DE3852251T2

DE3852251T2 - Ein-Chip-Mikrocomputer.

Info

Publication number: DE3852251T2
Application number: DE3852251T
Authority: DE
Inventors: Yasushi Akao; Shiro Baba; Yoshimune Hagiwara; Hideo Nakamura; Kouki Noguchi; Terumi Sawase
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-09-09
Filing date: 1988-09-08
Publication date: 1995-06-22
Anticipated expiration: 2008-09-09
Also published as: JPH01162971A; KR890005622A; EP0306962A2; EP0306962A3; DE3852251D1; EP0306962B1; KR920005836B1

Description

Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltung, insbesondere einen Ein-Chip-Mikrocomputer (im folgenden manchmal "MC" genannt). Sie bewirkt eine erhebliche Verringerung der Anzahl von Komponenten im Falle des Aufbaus eines Systems und ist gut dafür geeignet, den Vorgang des Einschreibens von Daten in einen eingebauten nichtflüchtigen Speicher und den des Überprüfens von Daten zu vereinheitlichen.
Wie es in der offengelegten JP-Patentanmeldung Nr. 285567/1986 (Patentfamilienmitglied US-A-5 142 625) beschrieben ist, ist eine bekannte Vorrichtung so aufgebaut, daß ein MC und eine PLA (programmierbare Logikanordnung) in die Form eines Chips gebracht werden und daß die PLA in Reaktion auf externe Eingaben ohne Berücksichtigung des Programms des MC arbeitet, woraufhin an den Ausgängen der PLA verschiedene Funktionen ausgeführt werden, um den MC entsprechend den Ergebnissen davon zu starten.
Die PLA ist eine Logikschaltung mit einem variablen logischen Aufbau, wobei die logischen Funktionen der Schaltung nach Wunsch durch elektrisches Einschreiben von Daten in nichtflüchtige Halbleiter-Speicherelemente erstellt werden können.
Im US-Patent 4 609 986 ist eine weiterentwickelte PLA mit einer EPROM-Technik beschrieben.
Darüberhinaus ist aus der offengelegten JP-Patentanmeldung 198667/1985 (Patentfamilienmitglied EP-A-0 159 548) eine integrierte Halbleiterschaltung bekannt, bei der eine Datenverarbeitungseinheit wie eine CPU und ein nichtflüchtiger Speicherblock zum Speichern von Software auf dem gleichen Chip angeordnet sind.
Elektrisch programmierbare Logikschaltungen sind in dem Produktkatalog der Altera Corporation, Seite 12, und in "Electronic Design" vom 7. August 1986, Seiten 94-97 beschrieben.
Obwohl die Vorrichtung der offengelegten JP-Patentanmeldung 285567/1986 bei bestimmten Anwendungsarten eine Verringerung der Anzahl von Komponenten erlaubt, tritt dabei das Problem auf, daß die Vielseitigkeit nicht ausreichend berücksichtigt ist, so daß ein großer Bereich von Anwendungen nicht abgedeckt wird. Das US-Patent 4 609 986 zeigt nur die PLA selbst, und Vorrichtungen, bei denen die PLA, d.h. eine programmierbare Logikschaltung, und ein MC auf einem Chip angeordnet werden, um die Vielseitigkeit eines Ein-Chip-Mikrocomputers zu erhöhen, werden nicht in Betracht gezogen.
In der offengelegten JP-Patentanmeldung 198667/1985 ist nur beschrieben, daß der Speicherblock zum Speichern eines Programmes, das die Software eines Ein-Chip-Mikrocomputers darstellt, aus einem nichtflüchtigen Speicher besteht, in den von außen durch den Benutzer selbst Daten eingeschrieben werden, wodurch dem Benutzer kurzfristig der gewünschte Ein-Chip-Mikrocomputer angeboten werden kann. Es ist nicht in Betracht gezogen, daß der Benutzer eine Logikvorrichtung frei selbst gestaltet, um die Hardware des Ein-Chip-Mikrocomputers zu erstellen.
Die Software (das Programm) des Ein-Chip-Mikrocomputers wird vom Benutzer selbst entwickelt, und die entwickelte Software wird in den ROM (Festwertspeicher) des Speicherblocks des Ein-Chip-Mikrocomputers eingeschrieben. Entsprechend erhält der Benutzer innerhalb kurzer Zeit einen Ein- Chip-Mikrocomputer mit der gewünschten Software, wobei der ROM aus dem nichtflüchtigen Speicher besteht und der Benutzer selbst nach Wunsch Daten von außerhalb des Chips in den nichtflüchtigen Speicher einschreibt.
Bezüglich der Hardware von Ein-Chip-Mikrocomputern haben jedoch die verschiedenen Benutzer oft verschiedene vorgegebene Spezifikationen, wobei die jeweiligen vorgegebenen Spezifikationen der Benutzer nicht gleichzeitig von einer einheit-5lichen Hardware erfüllt werden können. Entsprechend wird für jeden Benutzer daher eine ungerichtete Logikschaltung oder dergleichen dem Ein-Chip-Mikrocomputer als externe Schaltung hinzugefügt, um die vorgegebenen Spezifikationen des Benutzers zu realisieren. Das hat zu dem Problem geführt, daß die Anzahl der Komponenten für das Gesamtsystem groß wird.
Die Hardware des Ein-Chip-Mikrocomputers, für den jeder Benutzer die jeweiligen vorgegebenen Spezifikationen vorgibt, schließt verschiedene Einheiten wie einen Tasteneingabekodierer (einen Kodierer, der die über eine Tastatur eingegebene Information so umwandelt, daß sie vom Ein-Chip-Mikrocomputer akzeptiert wird), einen Anzeigedecoder (einen Decoder, der die vom Ein-Chip-Mikrocomputer ausgegebene Information so umwandelt, daß eine Anzeigeeinheit angesteuert werden kann), und einen Zeitkontroll-Zeitgeber ein.

Zusammenfassung der Erfindung

Es ist entsprechend Aufgabe der vorliegenden Erfindung, eine Logikvorrichtung (eine ungerichtete Logikschaltung) zu schaffen, die innerhalb des Mikroprozessors die Hardware eines Ein-Chip-Mikroprozessors enthält, wobei die logischen Funktionen der Logikvorrichtung nach Wunsch entsprechend den Einschreibinformationen, die dem Mikroprozessor von außen zugeführt werden, ausgebildet werden.
Gemäß einem Aspekt der vorliegenden Erfindung besteht die Logikvorrichtung, die innerhalb des Ein-Chip-Mikroprozessors angeordnet ist, aus nichtflüchtigen Halbleiterspeicherelementen, die elektrisch programmierbar sind.
In den nicht flüchtigen Halbleiterspeicher, der die Logikvorrichtung bildet, werden Daten von außen eingeschrieben, wodurch die logischen Funktionen der Logikvorrichtung nach Wunsch ausgebildet werden können, um die vorgegebenen Spezifikationen eines Benutzers zu erfüllen.
Da die logischen Funktionen der Logikvorrichtung nach Wunsch entsprechend den von außen eingeschriebenen Informationen ausgebildet werden können, können durch die nach Wunsch erstellten logischen Funktionen die verschiedenen vorgegebenen Spezifikationen der Benutzer erfüllt werden.
Die Informationen können innerhalb kurzer Zeit in die nichtflüchtigen Halbleiterspeicherelemente eingeschrieben werden, die die Logikvorrichtung bilden. Jeder Benutzer kann daher in kurzer Zeit einen Ein-Chip-Mikrocomputer erhalten, der eine Hardware für die jeweiligen vorgegebenen Spezifikationen besitzt.
Die vorliegende Erfindung ist demgemäß dafür geeignet, in kurzer Zeit Ein-Chip-Mikrocomputer in kleinen Mengen und vielfacher Ausführung zu erhalten.
Weitere Aufgaben und Merkmale der vorliegenden Erfindung gehen aus den im folgenden beschriebenen Ausführungsformen hervor.
Die Erfindung wird durch den Anspruch 1 (Vorrichtung) und den Anspruch 7 (Verfahren) beschrieben.

Kurzbeschreibung der Zeichnungen

Die Fig. 1 ist ein Blockschaltbild eines Ein-Chip-Mikrocomputers gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
die Fig. 2 ein detailliertes Blockschaltbild für die PLA der Fig. 1;
die Fig. 3 und 4 sind Schaltbilder zur genaueren Erläuterung der Schaltungsanordnung der PLA in der Fig. 1;
die Fig. 5(A) bis 5(D) sind Diagramme zur Erläuterung der Funktionen der Ausführungsform der Fig. 1;
die Fig. 6 ist ein Blockschaltbild eines Ein-Chip-Mikrocomputers gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
die Fig. 7 ein detailliertes Blockschaltbild für den Subprozessor der Fig. 6;
die Fig. 8 ein Blockschaltbild eines Ein-Chip-Mikrocomputers gemäß einer dritten Ausführungsform der vorliegenden Erfindung, bei der auf einem Chip auch ein nichtflüchtiger Speicherblock zum Speichern von Software ausgebildet ist;
die Fig. 9 ein detailliertes Blockschaltbild der Steuersignal-Erzeugungsschaltung der Fig. 8;
die Fig. 10 ein detailliertes Blockschaltbild der programmierbaren Logikschaltung der Fig. 8;
die Fig. 11(A) ein Diagramm, das den Adressenraum des Ein-Chip-Mikrocomputers bei einem Beispiel der vorliegenden Erfindung zeigt, während die Fig. 11(B) ein Diagramm ist, das den zeitlichen Ablauf der Dateneinschreib- und Testlesevorgänge des Ein-Chip-Mikrocomputers bei einem Beispiel der vorliegenden Erfindung zeigt;
die Fig. 12 ist ein Blockschaltbild eines Ein-Chip- Mikrocomputers gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
die Fig. 13 ein Blockschaltbild eines Ein-Chip-Mikrocomputers gemäß einer fünften Ausführungsform der vorliegenden Erfindung; und
die Fig. 14 ein Blockschaltbild eines Ein-Chip-Mikrocomputers gemäß einer sechsten Ausführungsform der vorliegenden Erfindung.

Genaue Beschreibung der bevorzugten Ausführungsformen

Anhand der Zeichnung werden nun Ausführungsformen der vorliegenden Erfindung beschrieben.
In der Fig. 1 ist der Aufbau einer ersten Ausführungsform eines Ein-Chip-Mikrocomputers gezeigt. Der Mikrocomputer besteht aus einem einheitlichen Halbleitersubstrat 1 und aus einem Prozessor 5, der aus einer CPU (Zentraleinheit) 2, einem RAM 3 und einem ROM 4 aufgebaut ist; einer PIA (programmierbaren Logikanordnung) 6, die als Logikschaltung mit variablem logischen Aufbau dient; und einem Ein/Ausgabeanschluß (I/O) 7; wobei die jeweiligen Blöcke durch einen gemeinsamen Bus 8 verbunden sind. Zusätzlich ist die PLA 6 über eine Signalleitung 9 bzw. 10 direkt mit dem I/O 7 bzw. der CPU 2 verbunden.
Der ROM 4 dient dazu, die Software (das Programm) des Ein-Chip-MC zu speichern. Die PLA 6 stellt die Logikvorrichtung zum Realisieren der Hardware des Ein-Chip-MCs dar, sie schließt nichtflüchtige Speicherelemente ein, die elektrisch programmierbar sind.
Die Fig. 2 ist eine genaue Darstellung des Aufbaus der PLA 6 der Fig. 1 und deren Umgebung. Die PLA 6 besteht aus einer UND-(logisches Produkt)-Schaltung 20, einer ODER-(logische Summe)-Schaltung 21, einem Ausgangslatch 22, einem Eingangslatch 23 und einem Selektor 24 sowie den Leitungen zum Verbinden der Schaltungen. Der Prozessor 5 und die PLA 6 sind durch eine Steuersignalleitung 8a, die dem Eingangslatch 23 der PLA 6 ein Steuersignal zuführt, das im Prozessor 5 erzeugt wird, einen Adressenbus 8b und einen Datenbus 8c verbunden. Die Kommunikation zwischen dem Halbleitersubstrat 1 und dem Außenbereich erfolgt über einen Ausgangsanschluß 7a, einen Ein/Ausgangsanschluß 7b und einen Eingangsanschluß 7c, wobei die Anschlüsse mit dem Datenbus 8c verbunden sind. Einzelheiten der Verbindung werden im folgenden beschrieben:
Die Eingaben an das Eingangslatch 23 der PLA 6 sind das Signal auf der Steuersignalleitung 8a, die Adresse auf dem Adressenbus 8b, die Daten auf dem Datenbus 8c, das Ausgangssignal 70c des Eingangsanschlusses 7c und das Ausgangssignal 9b des Ausgangsselektors 24, sie werden vom Eingangslatch 23 in die Eingangssignale der UND-Schaltung 20 umgewandelt. Das Ausgangssignal der UND-Schaltung 20 wird zum Eingangssignal der ODER-Schaltung 21, deren Ausgangssignal dem Ausgangslatch 22 eingegeben wird. Das Ausgangssignal 22a des Ausgangslatches 22 wird zum Selektor 24 geführt, und ein Teilsignal 22b davon wird der UND-Schaltung 20 eingegeben. Von den Ausgangssignalen des Selektors 24 werden die Signale 9a und 9b jeweils dem Ausgangsanschluß 7a bzw. dem Ein/Ausgangsanschluß 7b zugeführt und das Signal 9c an den Datenbus 8c angelegt.
Die Fig. 3 zeigt ein Beispiel, bei dem die UND-Schaltung 20 der Fig. 2 aus elektrisch programmierbaren nichtflüchtigen Speicherelementen (EPROM-Elementen) des durch ultraviolettes Licht löschbaren Typs aufgebaut ist. Dieses Beispiel ist als eine Anordnung gezeigt, bei dem die UND-Schaltung vier Eingänge (I&sub0; - I&sub3;) aufweist und vier unabhängige UND-Ausgangssignale (A&sub0; - A&sub3;) erzeugt. Die Elementmatrix besteht aus EPROM- Elementen M(0,0) bis M(7,3) in 8 Zeilen und 4 Spalten. Das EPROM-Element ist an sich bekannt und wird deshalb nicht genauer beschrieben. Der Fall, daß das Element eine Schwellenspannung Vte von niedrigem Pegel (etwa 1 V) besitzt, wird als der Löschzustand definiert, und der Fall, daß es eine Schwellenspannung Vtw von hohem Pegel (5 V oder darüber) besitzt, wird als der Schreibzustand definiert.
Die Daten werden in die Elemente in Spalten-(4-Bit)-Einheiten wie folgt eingeschrieben: Die einzuschreibenden Dateneinheiten werden an Dateneingänge (D&sub0; - D&sub3;) angelegt, und eine der Auswahlleitungen S&sub0; - S&sub3; wird ausgewählt (auf den Pegel "1" gesetzt). Auch ein Schreibfreigabesignal WE wird auf den Pegel "1" gesetzt und ein elektrischer Schreibanschluß Vp auf die Schreibspannung (zum Beispiel etwa 12 V) gebracht. Ob ein positives oder eine negatives Logiksignal einzuschreiben ist, wird dabei durch den Zustand des Eingangs I&sub0; bestimmt. Das heißt, wenn zum Beispiel der Eingang I&sub0; genommen wird, wird für I&sub0; = "1" die Wortleitung W&sub0;p ausgewählt und für I&sub0; = "0" die Wortleitung W&sub0;n. Die Spannung der dabei ausgewählten Wortleitung (die Anschlüsse der Speicherelemente) wird durch einen Widerstand Rj (j = 0 bis 7) auf das Potential Vp angehoben. Entsprechend den an den Eingängen D&sub0; - D&sub3; anliegenden Dateneinheiten erzeugen außerdem Spannungskonverter W&sub0; - W&sub3; im Falle von Dateneinheiten "0" eine 0 und im Falle von Dateneinheiten "1" die Drainspannung Vd, die für die Schreibvorgänge der Speicherelemente erforderlich ist, um die Schreibspannung über die jeweiligen Datenleitungen d&sub0; - d&sub3; den Speicherelementen zuzuführen. Daher wird die Schwellenspannung Vth der Speicherelemente, die sich anfänglich im Löschzustand befindet, auf der Schwellenspannung Vte des Löschzustandes gehalten, wenn bezüglich der ausgewählten Wortleitung W an den Dateneingang D eine "0" angelegt wurde, und sie wird zur Schwellenspannung Vtw des Schreibzustandes, wenn an den Dateneingang D eine "1" angelegt wurde.
Durch Ausführen der obigen Vorgänge für alle Zeilen wird das Programm des gesamten Bereiches M(0,0) bis M(7,3) der Matrix vervollständigt.
Wenn die UND-Schaltung 20 zum Auslesen von Daten betrieben wird, das heißt für das Herausnehmen des logischen Produkts, wird die Spannung Vp auf die Versorgungsspannung Vc oder eine Massespannung gesetzt und das Schreibfreigabesignal WE auf "0".
Außerdem werden alle Auswahlleitungen S&sub0; - S&sub3; auf "1" gesetzt, wodurch die Daten der UND-Einheit entsprechend den Werten der Eingänge I&sub0; - I&sub3; durch Leseverstärker SA&sub0; - SA&sub3; über die Datenleitungen d&sub0; - d&sub3; erfaßt und als logische Produkte (A&sub0; - A&sub3;) ausgegeben werden.
Die Fig. 4 zeigt die Anordnung der logischen Summen- (ODER)-Schaltung 21 der Fig. 2. Die ODER-Schaltung besteht aus einem ODER-Gatter OR1, das die tIND-Ausgangssignale A&sub0; und A&sub1; aufnimmt, einem ODER-Gatter OR2, das die UND-Ausgangssignale A&sub2; und A&sub3; aufnimmt, einem ODER-Gatter OR3, das die Ausgangssignale der ODER-Gatter OR1 und OR2 aufnimmt, und einer Ausgangs-Auswahlschaltung 50, die das Ausgangssignal des ODER-Gatters OR1 oder das des ODER-Gatters OR3 auswählt.
Wenn an den Eingang 51 der Auswahlschaltung 50 eine "l" angelegt wird, schaltet sich ein Transistor T1 "ein" und ein Transistor T2 "aus", und es werden an den jeweiligen Ausgängen dieser Schaltung die folgenden logischen Ausdrücke erhalten:
O&sub0; = A&sub0; + A&sub1;
O&sub1; = A&sub2; + A&sub3;
Wenn andererseits an den Eingang 51 eine "0" angelegt wird, schaltet sich der Transistor T1 "aus" und der Transistor T2 "ein", und an den jeweiligen Ausgängen werden die folgenden logischen Ausdrücke erhalten:
O&sub0; = A&sub0; + A&sub1; + A&sub2; + A&sub3;
O&sub1; = A&sub2; + A&sub3;
Bei dieser Ausführungsform gibt es durch Ändern des Eingangslatches 23 und des Selektors 24 der Fig. 2 mehrere Anwendungsmöglichkeiten, wie es in den Fig. 5(A) - 5(D) gezeigt ist:
(A) Als Eingangssignale des Eingangslatches 23 der Fig. 2 werden die Signale der Busse 8a bis 8c verwendet, und das Ausgangssignal des Selektors 24 wird an den Anschluß 7a oder 7b geführt, wodurch das Ausgangssignal des Prozessors 5 umgewandelt und über die PLA 6 vom Halbleitersubstrat 1 ausgegeben wird.
(B) Als Eingangssignal des Eingangslatches 23 dient das Signal des Anschlusses 7b oder 7c, und als Ausgangssignal 9c wird das Ausgangssignal des Selektors 24 ausgewählt, wodurch ein Signal von außerhalb des Halbleitersubstrates 1 umgewandelt und dann über die PLA 6 an den Prozessor 5 angelegt werden kann.
(C) Als Eingangssignale des Eingangslatches 23 dienen die Signale der Busse 8a bis 8c, und das Ausgangssignal des Selektors 24 wird ebenfalls an den Bus 8c angelegt, wodurch das Ausgangssignal des Prozessors 5 umgewandelt und dann über die PLA 6 wieder zum Prozessor 5 geführt wird.
(D) Als Eingangssignal des Eingangslatches 23 dient das Signal des Anschlusses 7b oder 7c, und das Ausgangssignal des Selektors 24 wird als Ausgangssignal 9a oder 9b verwendet, wodurch unabhängig vom Prozessor 5 ein Signal von außerhalb des Halbleitersubstrates 1 an die PLA 6 angelegt wird und das durch die Umwandlung in der PLA 6 erhaltene Signal vom Halbleitersubstrat 1 wieder abgegeben wird.
Es ist übrigens auch möglich, zwei oder mehr der obigen Aspekte (A) bis (D) zusammen zu verwenden. Zum Beispiel können bei der Kombination der Aspekte (A) und (B) die Eingangssignale der PLA 6 in zwei Gruppen aufgeteilt werden, von denen die eine aus den Ausgangssignalen (8a - 8c) des Prozessors 5 und die andere aus den Eingangssignalen (7b, 7c) von außerhalb des Halbleitersubstrates 1 besteht, und auch die Ausgänge der PLA 6 können in zwei Gruppen aufgeteilt werden, von denen die eine aus dem Eingangssignal (8c) des Prozessors 5 und die andere aus den Ausgangssignalen (7a, 7b) aus dem Halbleitersubstrat 1 besteht.
Da die PLA aus den elektrisch programmierbaren ROM- Elementen des durch ultraviolettes Licht löschbaren Typs besteht, kann sie auch wiederholt derart benutzt werden, daß die Elemente in einem Gehäuse mit einem Fenster untergebracht werden, und daß die logische Information elektrisch neu eingeschrieben wird, nachdem die alte Information durch Einstrahlen von ultraviolettem Licht durch das Fenster gelöscht worden ist.
Es erübrigt sich zu sagen, daß die PROM-Elemente der PLA auch aus EEPROM-(elektrisch löschbaren und programmierbaren ROM)-Elementen bestehen können.
Die insoweit beschriebene erste Ausführungsform verwendet die PLA (programmierbare Logikanordnung) als programmierbare Logikschaltung. Die PLA reagiert auf Eingangsdaten Di und bietet die Funktionen von Ausgangssignalen D&sub0; = F(Di) in der Form von logischen Produkten und logischen Summen.
Als zweite Ausführungsform wird nun ein Beispiel für eine integrierte Halbleiterschaltung beschrieben, bei der eine zweite programmierbare Logikschaltung (ein Subprozessor) mit Prozessorstruktur zu der programmierbaren Schaltung hinzugefügt ist und kompliziertere Funktionen wie bei der ersten Ausführungsform realisiert werden können. Die in der Fig. 6 gezeigte integrierte Halbleiterschaltung ist so aufgebaut, daß zu der Anordnung der Fig. 1 der mit dem gemeinsamen Bus 8, der PLA 6 und dem I/O 7 verbundene Subprozessor 100 hinzugefügt ist.
Die Fig. 7 zeigt den Aufbau des Subprozessors 100 und die Verbindungen zwischen dem Subprozessor 100, der PLA 6, dem I/O 7 und dem gemeinsamen Bus 8.
Der Subprozessor 100 besteht aus einem ROM 101 zum Speichern einer Anweisung, einer Steuerschaltung 102 zum Erzeugen eines Steuersignales auf der Basis der Informationen vom ROM 101, einem Adressenlatch 103 zum Speichern der nächsten Adresse des ROMs, einer ALU (Recheneinheit) 107, die mit ersten, zweiten und dritten Datenbussen 104, 105 und 106 verbunden ist, einem Registerfile 108, einem Statusregister (ST) 110, das mit der ALU verbunden und von einem programmierbaren Sequenzgenerator (PSG) 109 gesteuert wird, und einer Bus-Interfaceschaltung (IF) 111 zum Verbinden des Subprozessors mit dem gemeinsamen Bus 8.
Die PLA 6 ist über eine Leitung 112a mit dem gemeinsamen Bus 8 und über eine Leitung 112b mit dem I/O 7 verbunden. Über eine Leitung 112c wird ihr das Steuersignal 102a zugeführt, das von der Steuerschaltung 102 des Subprozessors 100 erzeugt wird, über eine Leitung 112d das Ausgangssignal 110a des Statusregisters 110 und über eine Leitung 112e das Signal 107a, das vom I/O 7 an die ALU 107 angelegt wird.
Bei dieser Ausführungsform sind der PSG 109 und das ROM 101 aus ROM-Elementen aufgebaut, die elektrisch programmierbar sind.
Selbstverständlich ist die PLA 6 aus ROM-Elementen aufgebaut, die elektrisch programmierbar sind.
Die Fig. 8 zeigt das Blockschaltbild eines Ein-Chip- Mikrocomputers, bei dem auch ein eingebauter nichtflüchtiger Speicherblock 4 zum Speichern von Software auf dem Chip vorgesehen ist.
In der Fig. 8 bezeichnet das Bezugszeichen 1 eine integrierte Halbleiterschaltung, die den Ein-Chip-Mikrocomputer darstellt, das Bezugszeichen 2 einen Datenprozessor wie eine CPU, das Bezugszeichen 4 den nichtflüchtigen Speicherblock in der Form eines Software speichernden ROMs, das Bezugszeichen 41 einen Adressenbus, das Bezugszeichen 42 einen Datenbus, das Bezugszeichen 500 eine Steuersignal-Erzeugungsschaltung, die Bezugszeichen 61 bis 63 und 66 Schaltelemente, die Bezugszeichen 525 und 527 Drei-Zustands-Inverter, die Bezugszeichen 526 und 528 Drei-Zustands-Treiber und die Bezugszeichen 81 und 82 Inverter. Der Datenprozessor 2, der nichtflüchtige Speicherblock 4 und eine programmierbare Logikschaltung 900 wie eine PLA oder ein Subprozessor mit nichtflüchtigen Speicherelementen sind entweder direkt oder über Schaltelemente mit dem Adressenbus 41 und dem Datenbus 42 verbunden. Der Adressenbus 41 und der Datenbus 42 sind über Signal leitungen 518 und 519 mit der Umgebung des Chips verbunden, um Daten aufzunehmen und abzugeben. Die Signale 5101 - 5104 sind Steuersignale für die Datenübertragung, die vom Datenprozessor 2 erzeugt werden, die Signale 5111 - 5122 Steuersignale, die dem Chip von außen zugeführt werden, und die Signale 520 - 528 Steuersignale zum Steuern der Signalübertragungszeitgebung zwischen dem Adressenbus 41 sowie dem Datenbus 42 und der CPU 2, dem nichtflüchtigen Speicherblock 4, der programmierbaren Logikschaltung 900 und den externen Ein/Ausgangssignalen 518, 519. Das Signal 514 ist ein Datenladesignal von außerhalb der LSI 1, das Signal 515 ein Schreibsignal aus der LSI 1, das Signal 518 ein externes Datensignal, das Signal 519 ein externes Adressensignal und das Signal 516 ein Hochspannungssignal, das für den Schreib- und Löschvorgang der nichtflüchtigen Elemente des nichtflüchtigen Speichers 4 und der programmierbaren Logikschaltung 900 erforderlich ist.
Bei der Ausführungsform der Fig. 8 sind die Adressen des nichtflüchtigen Speicherblocks 4 und der programmierbaren Logikschaltung 900, die mit dem gemeinsamen Datenbus 42 und dem Adressenbus 41 verbunden sind, im gleichen Raum angeordnet. Durch Bezeichnen der jeweils zugeordneten Adressen können daher Schreib- und Prüfvorgänge mit identischem Datenformat und in identischer Sequenz ausgeführt werden. Es sind somit keine verschiedenen Schreibsequenzen für den nicht flüchtigen Speicherblock 4 und die programmierbare Logikschaltung 900 erforderlich, sondern es ist eine gemeinsame Schreibvorrichtung verwendbar. Auch im Falle des Ausführens von Schreib- und Prüfvorgängen mittels des eingebauten Datenprozessors 2 ist ein Zugriff mit der gleichen Sequenz möglich.
Die Fig. 9 zeigt eine Ausführungsform der Steuersignal- Erzeugungsschaltung 500 der Fig. 8, die aus einer UND-Schaltung 51 und einer ODER-Schaltung 52 besteht. Die Bezugszeichen 5101 bis 5104 zeigen die Gruppe von Signalen an, die von dem in die LSI 1 eingebauten CPU-Block 2 erzeugt werden, und die Bezugszeichen 5121, 5122 und 513 die Gruppe von Signalen, die dem Chip von außen zugeführt werden. Die Bezugszeichen 514 bis 518 zeigen die Gruppe von Signalen an, die von der Steuersignal-Erzeugungsschaltung 500 erzeugt werden. Es wird nun die Arbeitsweise der Steuersignal-Erzeugungsschaltung 500 beschrieben. Wenn das Signal 513, das einen externen Vorgang anzeigt, auf niedrigem Pegel ist, liegt das entsprechende invertierte Signal 5131 auf hohem Pegel, um die Gruppe der Signale 5101 bis 5104 vom CPU-Block gültig zu machen. Wenn in diesem Zustand die Signale 5101 und 5104 auf hohem Pegel sind, geht das Signal 5291 für den Lesemodus einer Vorrichtung außerhalb der LSI hoch, und auch das Ladesignal 514 außerhalb des Chips geht hoch. Die Signale 520 und 528 gehen hoch, und ein Adressensignal 201 vom CPU-Block 2 veranlaßt, daß das externe Adressensignal 519 über den Schalter 61, den Adressenbus 41 und einen Ausgangstreiber 72 ausgegeben wird. Externe Daten, die dem Ladesignal 514 und dem Adressensignal 519 entsprechen, werden über die Signalleitung 518, das Eingangsgatter 81, einen internen Bustreiber 64 und Datenbusse 422, 423 in den CPU-Block 2 geladen, wenn das Steuersignal 527 auf "ein" ist. Da dabei das Steuersignal 524 auf niedrigem Pegel ist, erfolgt keine Vermischung von Daten aus dem nichtflüchtigen Speicher 4 - und der programmierbaren Logikschaltung 900, die an den internen Bus 42 angeschlossen sind.
Wenn das Signal 5131 und die Signale 5102 und 5104 auf hohem Pegel ist bzw. sind, geht auch das Signal 5292 für den Schreibmodus einer externen Vorrichtung hoch. Folglich geht das Schreibsignal 515 aus dem LSI hoch und auch die Signale 520, 521, 526 und 528 gehen hoch. Das Adressensignal 201 von der CPU 2 wird deshalb über die Abschnitte 61, 41 und 72 zu der Signalleitung 519 übertragen, während gleichzeitig Daten 202 von der CPU 2 über den-Schalter 62, einen Datenbus 425, den internen Bus 42, einen Datenbus 421 und einen Ausgangstreiber 71 zur Signalleitung 518 übertragen werden, wodurch der Schreibvorgang der externen Vorrichtung ausgeführt wird.
Wenn das Signal 5131 hoch ist und wenn die Signale 5101 und 5103 hoch sind, geht das Signal 5293 für den Lademodus einer internen Vorrichtung von der CPU 2 hoch, und die Steuersignale 520, 522 und 524 gehen auf "ein". Das Adressensignal 201 wird daher von der CPU 2 über die Abschnitte 61 und 41 abgegeben, um ein Adressensignal 426 für den nichtflüchtigen Speicherblock 4 und ein Adressensignal 5172 für die programmierbare Logikschaltung 900 zu erhalten, während gleichzeitig das Ladesignal 522 zugeführt wird. Durch vorheriges Zuordnen der verschiedenen Adressen im identischen Adressenraum zum nichtflüchtigen Speicherblock 4 und zur programmierbaren Logikschaltung 900 werden die Lesedaten von jeder adressierten Schaltung über einen Weg, der aus einem Bus 302 und dem Schalter 63 oder über einen Weg, der aus einem Bus 5173 und dem Schalter 66 besteht, zum Datenbus 42 gegeben und als Datensignal 423 für die CPU 2 geladen.
Wenn das Signal 513 hoch ist, geht andererseits das Signal 5131 auf niedrigen Pegel. Die Signale 520 und 521 gehen daher auf den niedrigen Pegel, und die Übertragung von Signalen aus der CPU 2 zum Adressenbus 41 und den Datenbus 42 wird unterdrückt, so daß der CPU-Block 2 von den internen Bussen getrennt ist. Wenn dabei das Signal 5121 hoch geht, geht auch das Signal 5294 für den Lesemodus von einem externen Anschluß hoch, und es werden die Steuersignale 522, 524, 525 und 526 erzeugt. Daher wird das Adressensignal 519 vom externen Anschluß über das Eingangsgatter 82 und einen internen Adressentreiber 65 zugeführt, um die Adresse 426 für den nichtflüchtigen Speicherblock 4 und die Adresse 5172 für die programmierbare Logikschaltung 900 zu erzeugen, während gleichzeitig das Ladesignal 522 an den nichtflüchtigen Speicher 4 und die programmierbare Logikschaltung 900 angelegt wird. Folglich wird in Reaktion auf die Adressierung vom externen Anschluß 519 ein Lesesignal von jeder der Schaltungen 4 und 900 über die Abschnitte 302 und 63 oder über die Abschnitte 5173 und 66 zum Datenbus 42 übertragen und als das Datensignal 518 über die Abschnitte 42, 421 und 71 ausgelesen.
Wenn das Signal 513 und das Signal 5122 hoch ist, wird das Signal 5295 für den Modus zum Einschreiben von Daten von einem externen Anschluß hoch, und die Steuersignale 525 und 527 werden hoch. Das Adressensignal 519 wird daher über den gleichen Weg wie im Lesemodus an den nichtflüchtigen Speicherblock 4 und die programmierbare Logikschaltung 900 angelegt, während gleichzeitig die Schreibdaten 518 über das Eingangsgatter 81, den internen Bustreiber 64 und den Datenbus 42 zu einem Datensignal 424 für den nichtflüchtigen Speicherblock 4 und zu einem Datensignal 5171 für die programmierbare Logikschaltung 900 werden. Dabei wird das Schreibsignal 516 vom externen Anschluß zu den Schaltungen 4 und 900 geführt, wodurch die Daten entsprechend der bezeichneten Adresse in den nichtflüchtigen Speicherblock 4 oder die programmierbare Logikschaltung 900 eingeschrieben werden. Die Spannung des Schreibsignals 516 wird gewöhnlich auf einen Wert von etwa 10 bis 25 V eingestellt, der für den Schreibvorgang bei den nichtflüchtigen Vorrichtungen ausreicht, die für den nichtflüchtigen Speicherblock 4 und die programmierbare Logikschaltung 900 verwendet werden. Wenn elektrisch programmierbare Vorrichtungen verwendet werden, wird, wenn sich das Signal 513 auf hohem Pegel befindet, eine Adresse über den gleichen Weg wie im Schreibmodus zugeführt, und an die Schaltungen 4 und 900 wird von einem externen Anschluß eine Löschspannung angelegt, oder es wird in der LSI eine Löschspannung erzeugt und dann an die Schaltungen 4 und 900 angelegt. Es können daher Schreib- und Löschvorgänge ausgeführt werden.
Wenn das Signal 5131 hoch ist und wenn die Signale 5102 und 5103 hoch sind, geht das Signal 5296 für den Modus des Einschreibens von Daten von der CPU in eine interne Vorrichtung auf den hohen Pegel, und die Steuersignale 520, 521 und 523 gehen hoch. Daher wird über die Abschnitte 201, 61, 41 und 5172 eine Adresse von der CPU 2 zur programmierbaren Logikschaltung 900 übertragen. Zusätzlich werden Daten von der CPU 2 über die Abschnitte 202, 62, 42 und 5171 zur Schaltung 900 übertragen, während gleichzeitig das Schreibsignal 523 zugeführt wird. Die Daten werden daher in die bezeichnete Adresse der programmierbare Logikschaltung 900 eingeschrieben.
In der Fig. 10 ist eine Ausführungsform der programmierbaren Logikschaltung 900 gezeigt. Das Bezugszeichen 91 bezeichnet dabei eine NOR-Anordnung, die aus einer nichtflüchtigen Vorrichtung gebildet wird, die Bezugszeichen 961 bis 963 bezeichnen Logikmodule, die Bezugszeichen 9461 bis 9463 Selektoren, das Bezugszeichen 9433 bezeichnet einen Leseverstärker, das Bezugszeichen 9434 eine Schreibschaltung, die Bezugszeichen 9431 und 9432 bezeichnen Adressendecoder, das Bezugszeichen 941 bezeichnet ein Datenregister, das Bezugszeichen 942 ein Adressenregister und das Bezugszeichen 9435 einen Multiplexer. Das Logikmodul 961 besteht aus einem NOR- Gatter 922, einem Flip-Flop 921, Selektoren 923 und 924, einem Ausgangstreiber 925 und UND-Gattern 926 und 927. Dieses Logikmodul 961 besitzt eine Logik mit variablem Aufbau, je nachdem wie die Kombination der logischen Ausdrücke der NOR- Anordnung 91 durch das Einschreiben von Daten in die nichtflüchtigen Elemente geändert wird und die Auswahlbedingungen der Selektoren 923 und 924 des Logikmodules 961 vorab bestimmt werden, wodurch verschiedene logische Anordnungen erstellt werden können. Die Schaltungen 961 bis 963 sind über die Signalleitungen 5171 bis 5173 mit dem Datenbus 42 und dem Adressenbus 41 verbunden und können über Anschlüsse 991 bis 993 Daten von und zur Außenseite des Chips übertragen. Wenn das Signal 513 auf niedrigem Pegel ist, das heißt wenn ein interner Betrieb angezeigt wird, ist die Eingabe/Ausgabe von Daten zum Logikmodul 961 und dem darin enthaltenen Flip-Flop 921 hin gerichtet, und wenn das Signal 513 auf hohem Pegel ist, das heißt wenn ein externer Betrieb angezeigt wird, werden Daten in die nichtflüchtigen Elemente, die die NOR-Logik der NOR-Anordnung 91 bilden, eingeschrieben und daraus ausgelesen. Es wird nun die Arbeitsweise dieser Ausführungsform beschrieben. Im Modus des Auslesens von Daten aus dem CPU- Block 2 liegt das Signal 513 auf niedrigem Pegel, eine Adresse wird zur Signalleitung 5172 übertragen, und das Lesesignal 522 geht auf den hohen Pegel. Die über die Signalleitung 5172 angelegte Adresse wird in das Adressenregister 942 eingegeben und danach durch ein UND-Gatter 951 sowie den Adressendecoder 9432 decodiert. Der Decoder 9432 ordnet jeder Bitbreite, die der Bitbreite des Datenbusses 42 entspricht, eine bestimmte Asdresse für die Reihe der Logikmodule 961 bis 963 zu. Die Daten des Flip-Flops 921 werden über das UND-Gatter 926 des Logikmodules abgegeben, das durch ein Decodersignal 5310 ausgewählt wurde, und die der Bitbreite des Datenbusses 42 entsprechenden Daten werden über eine Signalleitung 5311 und den Selektor 9435 auf der Signalleitung 5173 ausgelesen. Beim Einschreiben von Daten von der CPU 2 geht das Signal 513 auf den niedrigen Pegel, eine Adresse und die Daten werden entsprechend zu den Signalleitungen 5172 und 5171 übertragen, und das Schreibsignal 523 geht auf den hohen Pegel. Die Daten werden daher über ein UND-Gatter 953 zum Eingangssignal des UND-Gatters 927 des Logikmodules 961 und entsprechend der ausgewählten Adresse synchron mit dem Schreibsignal in den Flip-Flop eingeschrieben.
Wenn andererseits das Signal 513 auf hohem Pegel ist, das heißt wenn über einen externen Anschluß auf die programmierbare Logikschaltung 900 zugegriffen wird, wird das Ausgangssignal des Adressenregisters 942 über ein UND-Gatter 952 und den Adressendecoder 9431 ausgegeben, um eine der Wortleitungen 986 - 989 der NOR-Anordnung 91 auszuwählen. Beim Schreibvorgang werden die zu der Signalleitung 5171 übertragenen Daten in das Datenregister 941 eingegeben und über ein UND-Gatter 954 zur Schreibschaltung 9434 geführt. Die Schreibdaten werden synchron zu dem Schreibsignal 516 mit hoher Spannung, das dem Chip von außen zugeführt wird, zu den Eingangssignalen der Selektoren 9461 bis 9463, und die der Pitbreite des Datenbusses 42 entsprechenden Bitleitungen werden durch ein Selektor-Auswahlsignal 5312 vom Adressendecoder 9431 ausgewählt, wodurch die Daten zu den ausgewählten der Bitleitungen 981 - 985 der NOR-Anordnung 91 geführt werden und der Schreibvorgang der nichtflüchtigen Vorrichtung für jede Bitbreite des Datenbusses 42 ausgeführt wird. Dabei wird der Ausgang des Selektors 924 im Logikmodul 961 vom Signal 513 in einem Zustand hoher Impedanz gehalten, und eine Vermischung der Signale vom Logikmodul zu den Wortleitungen 986 bis 989 wird verhindert. Beim Auslesen von Daten durch einen externen Anschluß werden die Bitleitungsdaten der NOR-Anordnung 91, die vom Adressendecoder 9431 bezeichnet werden, wie beim Schreibvorgang über die Selektoren 9461 bis 9463 zugeführt und vom Leseverstärker 9433 ausgelesen, um über den Selektor 9435 zur Signalleitung 5173 gegeben zu werden.
Wie insoweit beschrieben, wird die programmierbare Logikschaltung 900 in Abhängigkeit von den Zuständen des Signals 513 zur Bezeichnung der externen Moden derart betrieben, daß Daten in das Flip-Flop 921 im Logikmodul 961 eingegeben oder davon ausgegeben werden, wenn das Signal 513 auf niedrigem Pegel ist, und daß Daten in die NOR-Anordnung 91, die aus der nichtflüchtigen Vorrichtung gebildet wird, eingeschrieben und ausgelesen werden, wenn das Signal auf hohem Pegel ist. Darüberhinaus kann die Länge der Daten so behandelt werden, als wäre sie gleich der Breite des internen Datenbusses 42. Wenn für die NOR-Anordnung 91 eine elektrisch löschbare Vorrichtung verwendet wird, kann durch Hinzufügen einer Löschschaltung der Löschvorgang mit der gleichen Schaltungsanordnung wie der Schreibvorgang erfolgen.
Bei dieser Ausführungsform wird bezüglich der Schreib- und Löschvorgänge für die nichtflüchtige Vorrichtung der NOR- Anordnung 91 der Adressenraum der programmierbaren Logikschaltung 900 vom nichtflüchtigen Speicher 4 geteilt, wobei diesen Abschnitten 900 und 4 verschiedene Adressen zugeordnet sind und die Schreib- und Löschvorgänge über den externen Anschluß des LSI gemeinsam erfolgen können. Wenn das Signal 513 im hohen Zustand ist, sind die Leitungen zum Übertragen der Signale von der CPU 2 durch die Gatter 61 und 62 der Fig. 8 getrennt, so daß die Abschnitte 900 und 4 elektrisch einem einzigen nichtflüchtigen Speicher gleichwertig sind.
Die bei dieser Ausführungsform erläuterte Vorgehensweise kann auch dann auf Zugriffe von der CPU auf dem Chip und vom externen Anschluß des Chips angewendet werden, wenn sich die Anordnung der programmierbare Logikschaltung ändert, wenn zum Beispiel eine Vielzahl von NOR-Anordnungen vorhanden ist, der Aufbau der Logik im Logikmodul anders ist, die Anzahl von Flip-Flops eine andere ist oder wenn die Signalleitungen 991 - 993 von den Logikmodulen zu den externen Anschlüssen nicht vorhanden sind.
Die Fig. 11(A) zeigt die Adressenaufteilung im Schreib- und Testlesemodus einer Schaltung, die aus nichtflüchtigen Speicherelementen aufgebaut ist, wenn der Prozessor 2 und eine EPROM-Einheit 4 wie in der Fig. 13 gezeigt als Datenprozessor 2 bzw. als nichtflüchtiger Speicherblock 4 der Fig. 8 verwendet werden, mit anderen Worten die Moden eines Mikro- EPROM (µEPROM) 600, des EPROM 4 und der programmierbaren Logikschaltung 900. In diesem Beispiel teilt sich die obige Schaltung, die aus den nichtflüchtigen Speicherelementen aufgebaut ist, den Adressenbus 41 und den Datenbus 42, und das EPROM, das µEPROM und die programmierbare Logikschaltung sind im selben Adressenraum angeordnet. Das heißt, daß das EPROM den Adressen AO - AE, das µEPROM den Adressen BO - BE und die programmierbare Logikschaltung den Adressen CO - CE entspricht. Die Abschnitte 2, 4 und 900 sind auf diese Weise im gleichen Adressenraum angeordnet, und die Spannungspegel, die Zeitgebung usw. für die Adressen-, die Daten- und die Steuer-Signale, die in den Schreib- und Testlesemoden erforderlich sind, entsprechen einem einzigen Standard-EPROM, wodurch die Schreib- und Testlesemoden mit der gleichen Schreibvorrichtung wie für ein einziges EPROM ausgeführt werden können.
Die Fig. 11(B) zeigt ein Zeitdiagramm für die Datenschreib- und Testlesemoden. Die für die Schreib- und Testlesemoden erforderlichen Anschlüsse sind ein Versorgungsspannungsanschluß (Vcc), ein Adressen-Eingabeanschluß, ein Daten-Ein/Ausgabeanschluß, ein /Vpp-Anschluß für eine hohe Spannung (etwa 12 Volt), die sowohl zum Steuern der Richtung der Daten-Ein/Ausgabe als auch zum Einschreiben der Daten dient, und ein Chipfreigabeanschluß . Die Anzahl von Adresseneingaben wird auf eine Zahl eingestellt, die den in der Fig. 11(A) gezeigten Adressenraum abdeckt, d.h. im Falle von 32 Kilobyte (Datenbreite 8 Bit = 1 Byte) auf 15.
Nachdem an den Anschluß Vcc eine vorgegebene Spannung (etwa 5 V) angelegt wurde, wird dem Adressenanschluß eine Adresseninformation zugeführt, und der Anschluß /Vpp wird von 0 V auf etwa 12 V gebracht, während an den Datenanschluß Schreibdaten angelegt werden und der Anschluß von 5 V auf 0 V gebracht wird. Dann wird mit den Einschreiben der Daten in das EPROM-Element begonnen, das durch die Adresseninformation ausgewählt wurde. Die Zeitspanne, während der der Anschluß auf 0 V gehalten wird, ist durch die Eigenschaften der EPROM-Elemente bestimmt, sie beträgt etwa 1 msek. Wenn der Anschluß von 0 V auf 5 V gebracht wird und der Anschluß /Vpp wieder auf 0 V, endet der Schreibmodus.
Um festzustellen, ob die eingeschriebenen Daten normal sind, wird die Adresseninformation festgehalten, und der Anschluß wird auf 0 V gebracht, während der Anschluß /Vpp auf 0 V gehalten wird. Dann können die Daten des Elements, das durch die Adresse ausgewählt wurde, zum Datenanschluß ausgelesen werden. Das heißt, es kann ein Lesetest ausgeführt werden. Ob ein normaler Schreibvorgang ausgeführt wurde oder nicht, ergibt sich aus der Übereinstimmung oder Nichtübereinstimmung zwischen den Schreibdaten und den Lesedaten an der gleichen Adresse.
Wenn sich aus der obigen Prüfung ein normaler Schreibvorgang ergibt, wird es dem Ein-Chip-Mikrocomputer erlaubt, eine von den in das nichtflüchtige Speicherelement seiner logischen Schaltung eingeschriebenen Daten abhängige Datenverarbeitung auszuführen.
Als dritte Ausführungsform zeigt die Fig. 12 ein Beispiel einer integrierten Halbleiterschaltung 1 mit einem Prozessor 2, einem EPROM 4 und einer Anzahl von programmierbaren Logikschaltungen 801 und 802, von denen jede nichtflüchtige Speicherelemente enthält, wobei alle der erwähnten Komponenten an einen Bus 8 angeschlossen sind. Die erste Logikschaltung 801 und die zweite Logikschaltung 802 sind jeweils an eine I/O-Einheit 803 bzw. 804 angeschlossen, um mit dem Umfeld der integrierten Schaltung in Verbindung treten zu können. Auch der Bus 8 kann über eine weitere I/O-Einheit 805 mit dem Umfeld der integrierten Schaltung in Verbindung treten. Eine Steuerschaltung 800 steuert die Moden der integrierten Halbleiterschaltung 1, d.h. den Normalbetrieb davon sowie die Schreib- und Lesetestmoden davon für die eingebauten nichtflüchtigen Speicherelemente, sie steuert die integrierte Schaltung auf der Basis von Steuerinformationen, die an einer Steuereingangsleitung 813 zugeführt werden.
Im normalen Modus führt die integrierte Halbleiterschaltung 1 gewöhnliche Operationen mit normalen Operationssignalen aus, die an den Steuerleitungen 806 - 812 anliegen.
Hinsichtlich des Einschreibens von Daten in eine der Vorrichtungen des EPROMs 4 mit nichtflüchtigen Speicherelementen und der Logikschaltungen 801 und 802 wird das Ausgangssignal des Prozessors 2 an den Bus 8 unterdrückt, wenn auf der Steuereingangsleitung 813 der Testmodus angezeigt wird, woraufhin die integrierte Schaltung wie folgt arbeitet:
(1) Wenn das EPROM 4 und die I/O-Einheit 805 von der Steuereingangsleitung 813 ausgewählt wurde:
Der Bus 8 wird nur vom EPROM 4 und der I/O-Einheit 805 mit Ausgangssignalen versorgt. Im Schreibmodus werden die Adressen- und Schreibdäten für das EPROM 4 von einer externen Leitung 816 erhalten, die für den Schreibvorgang erforderliche Informationen werden über die I/O-Einheit 805 sowie den Bus 8 zum EPROM 4 übertragen, und der Steuereingang 813 wird mit einem Schreibsignal versorgt, z.B. dem Steuersignal ( oder /Vpp), das in der Fig. 11(B) gezeigt ist. Im Testlesemodus wird an die Steuerleitung ein Lesesignal angelegt, und die Daten werden über den Bus 8 aus der I/O-Einheit 805 ausgelesen.
(2) Wenn das EPROM 4 und die I/O-Einheit 803 von der Steuereingangsleitung 813 ausgewählt wurde:
Der Bus 8 wird nur vom EPROM 4 und der Logikschaltung 801 mit Ausgangssignalen versorgt. Im Schreibmodus werden die für den Schreibvorgang erforderlichen Informationen von der I/O-Einheit 803 zugeführt und über die Logikschaltung 801 sowie den Bus 8 in den EPROM 4 eingeschrieben. Der Lesetest ist ähnlich, und die Daten des EPROM 4 werden über den Bus 8, die Logikschaltung 801 und die I/O-Einheit 803 zu einer externen Leitung 814 ausgelesen.
(3) Wenn die Logikschaltung 801 oder 802 und die I/O-Einheit 805 von der Steuereingangsleitung 813 ausgewählt wurde:
Der Bus 8 wird nur von der I/O-Einheit 805 und den Logikschaltungen 801 und 802 mit Ausgangssignalen versorgt. In die Logikschaltungen 801 und 802 werden über die I/O-Einheit 805 sowie den Bus 8 Daten eingeschrieben. Im Lesetestmodus werden die Daten über den Bus 8 sowie die I/O-Einheit 805 aus den Logikschaltungen 801 und 802 ausgelesen.
(4) Wenn die Logikschaltung 801 oder die Logikschaltung 802 und die I/O-Einheit 803 oder die I/O-Einheit 804 von der Steuereingangsleitung 813 ausgewählt wurde:
Der Schreibmodus wird derart ausgeführt, daß die für den Schreibvorgang der nichtflüchtigen Speicherelemente erforderlichen Informationen von der externen Leitung 814 oder eine externe Leitung 815 über die I/O-Einheit 803 oder die I/O- Einheit 804 direkt der Logikschaltung 801 oder der Logikschaltung 802 zugeführt werden, und daß das Schreibsignal wie im Fall (1) an die Steuereingangsleitung 813 angelegt wird. Auch im Testlesemodus werden die Daten über die I/O-Einheit 803 oder 804 direkt aus der Logikschaltung 801 oder 802 ausgelesen, ohne über den Bus 8 zu laufen.
Anhand der Fig. 13 wird nun ein Beispiel für einen Prozessor beschrieben, bei dem ein Mikroprogramm-Steuerverfahren angewendet wird. Bei dieser Ausführungsform sind das das Mikroprogramm speichernde EPROM (im folgenden kurz als "Mikro- EPROM" bezeichnet) 600 und das oben angegebene, programmspeichernde EPROM 624 als Vorrichtungen, die nichtflüchtige Speicherelemente aufweisen, auf dem gleichen Halbleitersubstrat ausgebildet.
Das Mikro-EPROM 600, das in dem Prozessor die CPU 2 bildet, ist mit einer Schreibschaltung 601, die ihrerseits mit einem Adressenbus 41 und einem Datenbus 42 zum Einschreiben der Daten des Mikro-EPROM über Leitungen 653 und 652 verbunden ist, mit einer Testleseschaltung 603, die über Leitungen 651 und 650 mit dem Adressenbus 41 und dem Datenbus 42 verbunden ist, um die eingeschriebenen Daten testen zu können, und mit einem Anweisungslatch 602 verbunden, das über eine Leitung 649 mit dem Datenbus 42 verbunden ist. Des weiteren ist das Mikro-EPROM mit einer Leseschaltung 604 verbunden, um im Normalbetrieb Daten auslesen zu können. Das Ausgangssignal der Leseschaltung 604 wird zu einer Steuerschaltung 607 geführt, die mit dem Anweisungslatch 602 und mit einer Adressenerzeugungsschaltung 606 zum Erzeugen der Adresse des Speichers verbunden ist, die an den Adressenbus 41 über eine Leitung 648 angeschlossen ist, und die mit einer Verarbeitungsschaltung 605 verbunden ist, die über eine Leitung 646 mit dem Datenbus 42 in Verbindung steht. Die Leseschaltung 604, die Steuerschaltung 607 und die Verarbeitungsschaltung 605 sind beim Bezugszeichen 670 mit einem Taktgeber verbunden.
Die EPROM-Vorrichtung 4 besteht aus dem EPROM 624, das mit einer Leseschaltung 621, einer Schreibschaltung 622 und einer Testleseschaltung 623 verbunden ist, die jeweils ihrerseits mit dem Adressenbus 41 und dem Datenbus 42 verbunden sind. Zusätzlich ist die Leseschaltung 621 mit der Steuerschaltung 607 des Prozessors 2 verbunden. Der Adressenbus 41 und der Datenbus 42 sind über Leitungen 654 und 655 mit einer Bus-Wiederbereitschaftsschaltung 671 verbunden, die vom Takt geber 670 angesteuert wird. Der Adressenbus 41 ist außerdem durch eine Leitung 612 mit einer Eingangsschaltung 608 verbunden, die mit einer Leitung 611 in Verbindung steht, die von außen zur integrierten Halbleiterschaltung führt, während der Datenbus 42 durch eine Leitung 614 mit einer Ein/Ausgabeschaltung 609 in Verbindung steht, die Daten von einer externen Leitung 613 erhält und dorthin liefert.
Die Ausgänge 630 - 639 einer Steuersignal-Erzeugungsschaltung 500, die mit einer von außen zugeführten Steuersignalleitung 610 verbunden ist, sind ihrerseits mit den erwähnten Schaltungen verbunden, um den Normalbetrieb und den Schreibtestbetrieb der EPROMs 600 und 624 zu steuern.
Es wird nun die Arbeitsweise dieser Ausführungsform beschrieben.
Beim Einschreiben von Daten in das Mikro-EPROM 600 wird an die Steuersignal-Eingangsleitung 610 ein Schreibmodussignal angelegt. In diesem Zustand sind von den Ausgängen 630 - 639 der Steuersignal-Erzeugungsschaltung 500 nur das Steuersignal 636 für die Schreibschaltung 601, das Steuersignal 638 für die Eingangsschaltung 608 und das Steuersignal 639 für die Ein/Ausgabeschaltung 609 gültig, die anderen Signale befinden sich in einem unterdrückten Zustand. Das heißt, daß Ausgangssignale des Prozessors 2, der EPROM-Vorrichtung 4 und der Bus-Wiederbereitschaftsschaltung 671 an den Datenbus 42 und den Adressenbus 41 unterdrückt werden und die Busse nur zum Einschreiben der Daten in das Mikro-EPROM 600 über die Schreibschaltung 601 verwendet werden. Die externe Verbindungsleitung 611 der Eingangsschaltung 608 wird mit den Adresseninformationen für das Auswählen eines Elementes aus der Gruppe der nichtflüchtigen Speicherelemente versorgt, die das Mikro-EPROM 600 bilden, die externe Verbindungsleitung 613 der Ein/Ausgabeschaltung 609 wird in der Eingaberichtung mit den Daten versorgt, die in das durch die Adresse ausgewählte Speicherelement einzuschreiben sind, und an der Steuereingangsleitung 610 liegt ein Schreibsignal an. Bei der Prüfung, ob die eingeschriebenen Daten korrekt sind, wird ein Signal für das Testlesen des Mikro-EPROM 600 an die Steuereingangsleitung 610 angelegt. Von den Ausgängen 630 - 639 der Steuersignal-Erzeugungsschaltung 500 sind dann das Steuersignal 653 für die Testleseschaltung 603, das Steuersignal 638 für die Eingangsschaltung 608 und das Steuersignal 639 für die Ein/Ausgabeschaltung 609 gültig.
In diesem Zustand wird die externe Eingangsleitung 611 mit Adresseninformationen versorgt, und an die Steuereingangsleitung 610 wird ein Testlesesignal für das Mikro-EPROM 600 ausgegeben. Die Ein/Ausgabeschaltung 609 wird dann in Ausgaberichtung geschaltet, und der adressierte Inhalt des Mikro-EPROMs 600 wird über die Testleseschaltung 603, die Verbindungsleitung 650, den Datenbus 42, die Verbindungsleitung 614 und die Ein/Ausgabeschaltung 609 an die externe Verbindungsleitung 613 ausgegeben.
Entsprechend den beschriebenen Schreib- und Testlesemoden des Mikro-EPROMs 600 werden diejenigen für die EPROM-Elemente 624 der EPROM-Vorrichtung 4 durch Steuern der Schreibschaltung 622, der Testleseschaltung 623 und der Eingangsschaltung 608 sowie der Ein/Ausgabeschaltung 609 mittels der Steuersignale von der Steuersignal-Erzeugungsschaltung 500 ausgeführt.
Der Betrieb der integrierten Halbleiterschaltung geht synchron zum Takt 670 wie folgt weiter:
Die von der Adressenerzeugungsschaltung 606 der CPU 2 erzeugte Adresseninformation wird über den Adressenbus 41 zur Leseschaltung 621 der EPROM-Vorrichtung 4 gegeben, während die Daten in den EPROM-Elementen 624 auf der Basis des Signals auf einer Lesesignalleitung 671 von der Steuerschaltung 607 der CPU 2 ausgelesen und über den Datenbus 42 in das Anweisungslatch 602 des Prozessors 2 geladen werden. Die im Anweisungslatch 602 enthaltenen Informationen werden zum Mikro- EPROM 600 geführt, und auf der Basis der Informationen wird das Element des Mikro-EPROM 600 ausgewählt. Die Information im ausgewählten Element wird von der Leseschaltung 604 ausgelesen.
Die ausgelesene Information dient als Steuerinformation für den Prozessor und die integrierte Halbleiterschaltung.
Das heißt, daß die von der Leseschaltung 604 ausgelesenen Daten des Mikro-EPROM 600 der Steuerschaltung 607 eingegeben werden, um die Verarbeitungsschaltung 605, die Adressenerzeugungsschaltung 606, das Anweisungslatch 602, die Speicherleseschaltung 621 usw. zu steuern. Im Normalbetrieb arbeiten der Datenbus 42 und der Adressenbus 41, nachdem sie von der Bus-Wiederbereitschaftsschaltung 671, die synchron zum Takt 670 arbeitet, in Bereitschaft gebracht wurden.
Die Folge der Operationen der integrierten Halbleiterschaltung schreitet daher synchron zu dem Takt fort, der dem Prozessor zugeführt wird. Die Anzahl der parallelen Ausgangsbits der Testleseschaltung 603 und der Leseschaltung 604 der CPU 2 braucht im übrigen nicht gleich zu sein. Bei dieser Ausführungsform ist außerdem die Anzahl der parallelen Ausgangsbits der Testleseschaltung 603 gleich der Anzahl der Bits des Datenbusses 42.
Die Fig. 14 zeigt als weitere Ausführungsform ein Beispiel, bei dem die Schreib- und Lesetestmoden eines eingebauten EPROM oder einer programmierbaren Logikschaltung von einem Prozessor ausgeführt werden, der in eine integrierte Schaltung eingebaut ist.
Dabei ist ein Prozessor 2, der von einer Steuereingangsschaltung 701 gesteuert wird, die mit einer Steuereingangsleitung 700 verbunden ist und dazu dient, den Modus der integrierten Halbleiterschaltung 1 zu steuern, ein ROM 702, das dazu dient, ein Schreibprogramm und ein Testprogramm zu speichern, ein EPROM 4 und eine programmierbare Logikschaltung 900, die aus nichtflüchtigen Speicherelementen aufgebaut ist, mit dem Datenbus 42 und dem Adressenbus 41 verbunden.
Eine Ein/Ausgabeschaltung 7, die vom Prozessor 2 gesteuert wird, um Daten, Adressen usw. zwischen der integrierten Halbleiterschaltung 1 und deren Umgebung auszutauschen, ist ebenfalls mit dem Datenbus 42 verbunden. Vom Prozessor 2 wird außerdem eine Steuerausgangsschaltung 703 zum Ausgeben von Steuerinformationen an eine externe Vorrichtung der integrierten Halbleiterschaltung 1 angesteuert. Wenn auf der Steuereingangsleitung 700 ein Signal für den Schreibmodus des EPROMs 4 mit PROM-Elementen oder der Logikschaltung 900 anliegt, werden über die Steuereingangsschaltung 701 Informationen zum Prozessor 2 übertragen, und der Prozessor 2 wird entsprechend dem im ROM 702 gespeicherten Schreibprogramm wie folgt betrieben:
Der Prozessor 2 fordert die Umgebung der integrierten Schaltung 1 über die Steuerausgangsschaltung 703 auf, die für den Schreibvorgang erforderlichen Informationseinheiten auszugeben, d.h. die Adresseninformation und die Daten, und er bringt die Ein/Ausgabeschaltung 7 in die Eingaberichtung und nimmt über den Datenbus 42 die Informationseinheiten auf. Dann identifiziert der Prozessor 2 das EPROM 4 oder die Logikschaltung 900 und führt den Schreibvorgang auf -der Basis der Informationseinheiten aus. Nach dem Ende des Schreibvorganges liest der Prozessor 2 die eingeschriebenen Daten aus, nimmt die Lesedaten auf und vergleicht die eingeschriebenen Daten mit den Schreibdaten, um festzustellen, ob der Schreibvorgang normal oder unnormal ausgeführt wurde. Das Ergebnis der Feststellung wird über die Steuerausgangsschaltung 703 an das Umfeld der integrierten Halbleiterschaltung 1 ausgegeben. Wenn der Schreibvorgang nicht normal erfolgte, wird der Prozessor 2 gestoppt und das Schreibprogramm nach der Ausgabe des Ergebnisses angehalten.
Wenn dagegen ein normaler Schreibvorgang ausgeführt wurde, wird erneut ein Anforderungssignal zum Erhalten von Informationen, die für einen Schreibvorgang erforderlich sind, ausgegeben. Diese Vorgänge werden daher wiederholt.
Das oben beschriebene Arbeitsbeispiel ist ein reines Beispiel, und es können in Abhängigkeit von der Art des Einstellens der Programme des ROMs 702 verschiedene Schreib- und Testsysteme ausgeführt werden.
Wie in Verbindung mit den obigen Ausführungsformen genau beschrieben wurde, kann mit der vorliegenden Erfindung die Vielseitigkeit eines Ein-Chip-MCs erhöht werden, derart, daß die Anzahl der Komponenten zum Aufbau des MCs und dessen Peripherie verringert ist. Da der Benutzer logische Informationen selbst einschreiben kann, können sich ergebende Schaltungsänderungen schnell erfolgen, wodurch sich eine große Kosteneinsparung ergibt.
Darüberhinaus können in einer Halbleiterschaltung mit einer programmierbaren Logikschaltung mit nichtflüchtigen Elementen, einem nichtflüchtigen Speicher und einem Datenprozessor (wie einer CPU) das Adressieren und das Gewinnen von Daten für den Schreib- und Löschvorgang der nichtflüchtigen Elemente in der programmierbaren Logikschaltung identisch gemacht werden. Bezüglich der Schreib- und Löschvorgänge einer nichtflüchtigen Vorrichtung ist im allgemeinen die Zeitspanne für das Einschreiben oder Löschen länger als beim Einschreiben oder Lesen in bzw. aus einem Speicher, z.B. einem RAM aus flüchtigen Halbleiterelementen, und es ist eine höhere Spannung erforderlich. Manchmal muß die nichtflüchtige Vorrichtung in einer besonderen Sequenz behandelt werden. Dazu mußt eine zugehörige Schreib- oder Löschschaltung vorgesehen werden. Im Gegensatz dazu wird bei der vorliegenden Erfindung die in der programmierbaren Logikschaltung enthaltene nichtflüchtige Vorrichtung mit den gleichen Adressen- und Datensteuersignalen versorgt wie der nichtflüchtige Speicher, mit dem Ergebnis, daß die Schreib- und Löschschaltung der nichtflüchtigen Vorrichtung mit dem nichtflüchtigen Speicher geteilt werden kann. Insbesondere beim Ausführen eines Schreiboder Löschvorganges von einem externen Anschluß aus wurde bisher für den Schreib-, Lösch- oder Testvorgang eine Schreibvorrichtung verwendet, die den Spezifikationen des nichtflüchtigen Speichers entsprach. Gemäß der vorliegenden Erfindung kann die gleiche Schreibvorrichtung auch für die eingebaute programmierbare Logikschaltung verwendet werden.

Claims

1. Ein-Chip-Microcomputer (1), umfassend

einen Datenbus (8c, 42) zur Übertragung von Daten oder Programmen vorgegebener Bitbreite,

einen Adressenbus (8b, 41) zur Übertragung einer Adresse in einen der Bitbreite entsprechenden Adressenbereich,

eine mit dem Datenbus und dem Adressenbus gekoppelte Zentraleinheit (2) zur Verarbeitung von Programmdaten,

einen mit dem Datenbus und dem Adressenbus gekoppelten nicht-flüchtigen Speicherblock (4) zur Speicherung von Programmen für den Betrieb des Ein-Chip-Microprozessors (1),

eine mit dem Datenbus und dem Adressenbus gekoppelte Logikschaltung (6, 900) mit einer Vielzahl nicht-flüchtiger Speicherelemente und programmierbarem, variablem, logischem Aufbau, der durch elektrisches Einschreiben von Informationen in die Vielzahl nicht-flüchtiger Speicherelementen programmiert wird, und

einen oder mehrere mit dem Datenbus gekoppelte Anschlüsse (7a, 7b, 7c) zur Verbindung mit einem externen Gerät, wobei die Anschlüsse über den Datenbus mit der Logikschaltung verbunden sind,

dadurch gekennzeichnet,

daß die Anschlüsse (7a, 7b, 7c) auch mit dem Adressenbus (8b, 41) gekoppelt und auch über diesen mit der Logikschaltung (6, 900) verbunden sind, und

daß von dem externen Gerät in der Vielzahl nicht-flüchtiger Speicherelementen der Logikschaltung vorgenommene Schreib- und Löschoperationen dadurch ausgeführt werden, daß in dem Adressenbereich für die Logikschaltung eine zugeordnete Adresse bestimmt wird, wobei sich der nicht-flüchtige Speicherblock (4) und die Logikschaltung in den Adressenbereich teilen.

2. Ein-Chip-Microcomputer nach Anspruch 1, ferner umfassend einen mit dem Datenbus (8c, 42) und dem Adressenbus (8b, 41) gekoppelten RAM-Speicher (3) zur Speicherung von Daten.

3. Ein-Chip-Microcomputer nach Anspruch 1 oder 2, wobei die Logikschaltung (6, 900) eine Ausführeinheit (20) für ein logisches Produkt, eine Ausführeinheit (21) für eine logische Summe und eine zwischen die Ausführeinheit für das logische Produkt, den Adressenbus (8b, 41) und den Datenbus (8c, 42) eingeschaltete Eingangs-Wähleinrichtung (23) aufweist.

4. Ein-Chip-Microcomputer nach Anspruch 3, wobei die Logikschaltung (6, 900) ferner eine Ausgangs-Wähleinrichtung (24) aufweist, mit der ein Ausgang der Ausführeinheit (21) für die logische Summe, der Datenbus (8c, 42) und die Anschlüsse (7a, 7b, 7c) verbunden sind.

5. Ein-Chip-Microcomputer nach einem der Ansprüche 1 bis 4, ferner umfassend:

eine zwischen den Adressenbus (8b, 41), den Datenbus (8c, 42) und die Zentraleinheit (2) eingeschaltete erste Signalübertragungseinrichtung,

eine zwischen den Adressenbus, den Datenbus und den nicht-flüchtigen Speicherblock (4) eingeschaltete zweite Signalübertragungseinrichtung,

eine zwischen den Adressenbus, den Datenbus und die Logikschaltung (6, 900) eingeschaltete dritte Signalübertragungseinrichtung,

eine zwischen den Adressenbus, den Datenbus und das externe Gerät eingeschaltete vierte Signalübertragungseinrichtung, und

eine Steuersignal-Erzeugungseinrichtung (500) zur Erzeugung von internen Steuersignalen, die die Signalübertragungsfunktionen jeder der ersten bis vierten Signalübertragungseinrichtungen bei Auftreten externer Steuersignale von dem externen Gerät aufheben.

6. Ein-Chip-Microcomputer nach einem der Ansprüche 1 bis 5, wobei die Logikschaltung (6, 900) in der Zentraleinheit (2) einen Micro-Festspeicher bildet.

7. Datenverarbeitungsverfahren zur Verwendung in Verbindung mit einem Ein-Chip-Microcornputer (1), mit folgenden Schritten:

(a) in eine Vielzahl nicht-flüchtiger Speicherelernente einer Logikschaltung (6, 900) werden erste Daten elektrisch eingeschrieben, um einen prograinmmierbaren, variablen, logischen Aufbau zu bilden,

(b) die im Schritt (a) elektrisch eingeschriebenen ersten Daten werden gelesen, und es wird getestet, ob die er- sten Daten normal eingeschrieben sind oder nicht, und

(c) sofern das Ergebnis des Schrittes (b) normal ist, wird bewirkt, daß der Ein-Chip-Microcomputer (1) den Schritt (a) für zweite Daten ausführt,

dadurch gekennzeichnet,

daß die von einen externen Gerät in der Vielzahl nichtflüchtiger Speicherelemente der Logikschaltung vorgenommenen Schreib- und Löschoperationen dadurch ausgeführt werden, daß in einem Adressenbereich für die Logikschaltung eine zugeordnete Adresse bestimmt wird, in die sich ein nicht-flüchtiger Speicherblock (4) in dem Ein-Chip-Microcomputer und die Logikschaltung teilen.