DE2723467A1

DE2723467A1 - Speichersteuerungsanordnung

Info

Publication number: DE2723467A1
Application number: DE19772723467
Authority: DE
Inventors: Richard Alan Vrba
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-06-07
Filing date: 1977-05-24
Publication date: 1977-12-22
Also published as: US4095265A; JPS52149445A; FR2354597A1; GB1573539A; FR2354597B1; IT1115319B

Description

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Die Erfindung betrifft eine Speichersteuerungsanordnung der im Oberbegriff des Hauptanspruches angegebenen Art.

Ist in einer Datenverarbeitungsanlage die zentrale Verarbei- ', tungseinheit mit einer Vielzahl von Speichern verbunden, ent- j stehen Auswahl- und Zeitprobleme insbesondere dann, wenn die j einzelnen Speicher jeweils verschiedene Zugriffsgeschwindigkeiten haben. Die zentrale Verarbeitungseinheit muß in einer ' solchen Anordnung die geeigneten Signale zur Auswahl des gewünschten Speichers liefern können. Außerdem muß dafür gesorgt werden, daß die von der zentralen Verarbeitungseinheit ausgegebenen Daten den angewählten Speicher erreichen können und ebenso die von den Speichern ausgegebenen Daten an einen gemeinsamen Punkt zusammengeführt und in die zentrale Verarbeitungseinheit eingegeben werden können.

Aus der US-PS 3 568 160 ist eine Speichersteuerung für eine Vielzahl von peripheren Geräten bekannt geworden. Die Auswahl beschränkt sich dabei jedoch auf eines unter einer Vielzahl von einander gleichen Geräten, die außerdem alle mit eigenen Taktsteuerungen versehen sein müssen. Diese Anordnung führt zur Verdoppelung von Steuer- und Takterzeugungseinrichtungen, da diese Einrichtungen jeweils sowohl in der Steuerung als aucty in dem angesteuerten Gerät vorhanden sein müssen. ^!

Es ist daher Aufgabe der vorliegenden Erfindung, eine verbesserte Speichersteuerungsanordnung zur Verbindung einer zentralen Verarbeitungseinheit mit einer Vielzahl von unterschiedlichen Speichern anzugeben.

Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichen des Hauptanspruches beschriebene Einrichtung gelöst.

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Die Erfindung ermöglicht eine Ersparnis an Steuer- und Takterzeugungseinrichtungen, indem die Speichersteuerung die Taktisignale zur Abwicklung eines Zugriffszyklus in einem der iSpeicher erzeugt. Diese Einsparung von Takteinrichtungen in den !Speichern führt zu einem verminderten Leistungsverbrauch in den Speichern, so daß auch die Erwärmung in den Speichern verringert wird, was einen sehr wesentlichen Vorteil darstellt. Die in der Speichersteuerung erfindungsgemäß vorgesehenen !Steuereinrichtungen ermöglichen außerdem die Einsparung von vergleichbaren Einrichtungen, wie z.B. Decodierern in den Speichereinrichtungen. Auch das führt zu einer Verminderung des Stromverbrauchs in den Speichern.

Die Erfindung liefert außerdem große Vorteile bei Realisierung des zentralen Prozessors und der Speicher auf engstem Raum, Wie z.B. auf einem einzigen Chip. Dabei ist wesentlich, daß !die Speichersteuerung eine ODER-Verknüpfung der verschiedenen Arten oder Gruppen von Speichern ermöglicht und daß in einer Realisierung auf mehreren Chips der Ersatz eines Speichers durch einen anderen nur den Ersatz des betreffenden Steuer- ι chips notwendig macht, ohne daß der Speicherdatenübertragungs- ' kanal oder der Rest der Datenverarbeitungsanlage von dieser

Auswechslung eines Speichers betroffen wären. ι

Die erfindungsgemäße Speichersteuerung ermöglicht durch die darin vorgesehenen Einrichtungen eine "Pipeline"-artige Datenverarbeitung durch den Prozessor. Darunter ist zu verstehen, daß vom Prozessor laufend Operationen oder Vorgänge unter Ausnutzung der vorhandenen Möglichkeiten initiiert werden, so daß sich ein kontinuierlicher Vorgangs- und Verarbeitungsstrom ergibt.

Vorteilhafte Heiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.

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Die Erfindung soll nun anhand der Zeichnung dargestellt werden.| Es zeigen:

Fig. 1 eine Datenverarbeitungsanlage in der die Speichersteuerungsanordnung verwendet wird, Fig. 2 ein Blockdiagramm der in Fig. 1 gezeigten

Speichersteuerung mit Auswahleinrichtungen und den Eingangs- und Ausgangsteilen in Detail,

Fig. 3 das Blockdiagramm der Eingangeauffächerung

der Speichersteuerungsanordnung mit den dazugehörigen Eingangs- und Ausgangswegen,

Fign. 4, 5 die Logikschaltungen der Speichersteuerungs-

6 und 7 anordnung im einzelnen und

Fig. 8 die Logikschaltungen der in Fig. 3 gezeigten Auffächereinrichtung.

Fig. 1 zeigt eine einfache Datenverarbeitungsanlage, die z.B. zur Textverarbeitung eingesetzt werden kann. Die Anlage weist eine zentrale Verarbeitungseinheit CPU 1 auf, die aus einem Prozessor und einer Taktsteuerung besteht. Der Ausgang der CPU 1 ist mit der Datensammelleitung 11 verbunden, die zu einem Speicher 2 und zu einer Sammelleitungsauswahleinheit 3 führt. Es ist Aufgabe dieser Sammelleitungsauswahleinheit 3, die peripheren Einheiten 6 bis 10, die über die Sammelleitung 13 mit der Auswahleinheit 3 verbunden sind, logisch und elektrisch von der übrigen Anlage zu isolieren, wenn keine der peripheren Einheiten angesprochen ist. Wird eine Datenübertragung zwischen Prozessor oder dem Speicher einerseits und den peripheren Einheiten andererseits gewünscht, wird über die Auswahleinheit 13 eine Verbindung hergestellt. Di« Sammel-AT 976 005 ~ " ~

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leitungauswahleinheit 3 wird vom Prozessor 1 über die Steuer-

Sammelleitung 15 gesteuert.

Die Anlage weist ferner eine Speichersteuerung 17 auf, welche !Steuer- und Taktsignale von der CPU 1 über die Steuersamme1-ileitung 19 empfängt. Der Ausgang der Speichersteuerung ist mit dem schreibbaren Teil RAM des Speichers 2 über die Steuerleitung 21, mit dem Nur-Lese-Teil ROS des Speichers 2 über die iSteuerleitung 20 und über die Leitung 22 mit der Eingangsauffächerungssteuerung 18 verbunden. Es ist Aufgabe der Speichersteuerung 17, Steuer- und Taktsignale von der CPU 1 zu decodieren, die notwendigen Auswahl- und Taktsignale für die Speicherteile ROS oder RAM des Speichers 2 zu erzeugen. Während des Zeitraumes, in dem die Speicher nicht benutzt werden, wird von den Speichern als Folge der Möglichkeiten der Speichersteuerung 17 nur wenig Strom verbraucht. ι

Der Ausgang des RAM-Teiles des Speichers ist mit der Einheit über die Datensammelleitung 5, und der Ausgang des ROS-Teiles des Speichers mit der Einheit 18 über die Datensammelleitung verbunden. Die Eingangsauffächerungssteuerung 18 empfängt Steuersignale von der CPU 1 über die Steuerleitung 23 und von der Speichersteuerung 17 über die Steuerleitung 22. Es ist die Aufgabe der Eingangsauffächerungssteuerung 18 eine Multiplex-

inrichtung zu schaffen für die Datenausgänge vom Speicher 2 auf die Ausgangssammelleitung 12, die mit der Dateneingangs-

immelleitung 14 des Prozessors verbunden ist. Die Einheit 18 enthält auch Kippschaltungen, um die Speicherausgänge für die Zeit zu verriegeln, die ein langsamer Prozessor benötigt, der mit Speichern zusammenarbeitet, die schneller sind als der rozessor.

ig. 2 zeigt die Speichersteuerung 17 im einzelnen. Die Steuerung 17 empfängt Takt-, Adreß- und Steuersignale über die Sammelleitung 19 vom Prozessor 1 und dem Taktgenerator in der

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zentralen Verarbeitungseinheit und erzeugt Takt- und Auewahlsignale für den Speicher 2. Für den RAM-Teil des Speichere erzeugt die Speichersteuerung 17 ein Kartenauswahlsignal CPCS auf den Leitungen 253, 257 oder 269, um eine der drei Karten auszuwählen, welche im RAM-Speicher enthalten sind, ferner ein Chipauswahlsignal CSX auf den Leitungen 273, 277, 281 oder 285, um die X-Adresse eines Chips auf der ausgewählten Karte anzusteuern, ferner ein Chipauswahlsignal CSY auf den Leitungen 289 oder 293, um die entsprechende Y-Adresse für das ausgewählte Chip auszuwählen, und schließlich ein Schreibsignal CPWRT 245, wenn die gewünschte Operation eine Schreib- j

operation in dem RAM-Teil des Speichers ist. |

Wie in Fig. 4 gezeigt ist, wird das Kartenauswahlsignal durch ι die Kombination der Adreßleitungen 13 (ADR13) auf dem Eingangsanschluß (Pin) 201, dem Instruktionssignal (INSTR) auf Eingangsanschluß 399 (Fig. 6), dem Signal WHIRL auf dem Eingangsanschluß 237, dem Signal auf der Adreßleitung 14 (ADR14) jauf dem Eingangsanschluß 205 und dem Diagnosesignal DIAG auf jdem Eingangsanschluß 223. Das Signal ADR13 wird vom Prozessor erhalten und gelangt zu einem NAND-Glied 200, wo es invertiert wird und das Signal SADR13 auf der Leitung 203 erzeugt. Das Signal ADR13 gelangt auch zum NAND-Glied 228 und 234.

Das Signal ADR14 wird ebenfalls vom Prozessor empfangen und in NAND-Glied 202 festgehalten, wobei das Signal SADR14 auf der Leitung 207 erzeugt wird. Das Signal INSTR wird vom Prozessor auf dem Eingangsanschlußdraht 399 erhalten und im NAND-Glied 360 festgehalten, wodurch das Signal INSTR auf der Leitung 401 erzeugt wird. Die Signale INSTR auf der Leitung 221 und DIAG auf der Leitung 223 treiben das NAND-Glied 210 und erzeugen ein Inhibitsignal auf der Leitung 225, um RAM-Zyklen während eiern Auslesen von Instruktionen zu verhindern, ausgenommen in iem Falle, in dem sich die Maschine im Diagnosemodus befindet.

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!Normalerweise werden Instruktionen vom ROM-Teil des Speichers geholt. Hierdurch ist es möglich, ein Programm zu laden und su Prüfzwecken im System zu verwenden, ohne daß das im ROM-Teil des Speichers gespeicherte System programmgestört wird. Das Ausgangssignal vom NAND-Glied 210 wird mit dem Prozessorsykluseingangssignal PROCY auf den EingangeanschluB 227 und der AdreBleitung 15 (ADR15) auf dem Eingangsanschluß 229 durch das NAND-Glied 212 kombiniert und erzeugt ein Auswahlsignal _; CSXY für den ROM-Speicher. Das Signal CSXY wird durch das ! NAND-Glied 238 invertiert und erzeugt ein Auewahlsignal CSXY. Das NAND-Glied 238 wird ebenfalls durch zwei externe Speicher-Steuersignale WHIRL auf dem EingangsanschluB 237 und RAMCY !auf dem EingangsanschluB 261 angesteuert. Diese beiden Signale jgestatten einen Zugriff zum RAM-Speicher unabhängig von einem zessorzyklusanforderungssignal PROCY.

ede der RAM-Karten kann Moduln enthalten, die jeweils bis BU vier Chips aufweisen können, je nach der Speichergröße auf lieser Karte. Das Signal auf der AdreBleitung 10 ADR10 bestimmt lie Y-Komponente des Chipauswahlsignales CSY1 oder CSY2. Die Combination der Signale auf den Adreßleitungen 11 ADR11 und

ler AdreBleitung 12 ADR12 bestimmt die X-Komponente des llpauswahlsignales CSXI, CSX2, CSX3 oder CSX4.

Schreibaignal CPHRT für den RAM-Speicher wird vom Prozesrsignal CHRT durch die Speichersteuerung 17 abgeleitet. ieses Prozessorsignal gelangt auf den Eingangsanschluß 231 ier Speichersteuerung und wird im NAND-Glied 214 festgehalten, am somit ein Signal HRT auf der Leitung 233 zu erzeugen. Dieses Signal wird mit dem Auswahlsignal CSXY auf der Leitung 235 dem externen Speichers teuer signal -MÜÜL auf dem Eingangs-

IuB 237 mittels des NAND-Gliedes 216 kombiniert und das ignal HRT erzeugt. Das Signal HHIRL verhindert eine Schreibation zum RAM-Teil des Speichers, während Zugriffe zu esem Teil ausgeführt werden, die durch das Signal WHIRL sgelöst wurden.

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Eine spezielle Logikschaltung erzeugt ein Takt-Strobesignal CSXYTM für den RAM-Speicher. Diese Logik enthält die NAND-Glieder 318 und 320, das NOR-Glied 322 und das UND-Glied 324. Das Taktsignal FSUR auf dem Anschluß 307 wird durch die Kombination der Taktsignale FSUR auf dem Anschluß 305 und dem Signal F25OOK auf den Anschluß 309 verkürzt. Damit wird ein j

Signal erzeugt, das geringfügig kürzer ist als das Signal ; FSUS. Das Strobesignal CSXYTM steuert die Zeitsteuerung der j Chipauswahlglieder für die Chip X und Y Auswahlsignale. j Das Signal CSXYTM wird nochmals verkürzt und erzeugt das j Schreib-Auswahlsignal durch die im NAND-Glied 220 kombinierten Signale F25OOK und FSUR, wodurch das Signal CPWRT erzeugt wird. Dieses Signal stellt einen Eingang zum NOR-Glied 222 über die Leitung 243 dar und erzeugt das RAM-Schreibsignal CPWRT auf dem Ausgangsanschluß 245, sofern zumindest die Schreiboperation nicht durch das externe Steuersignal WHIRL verhindert wird.

ROS-Auswahl

Die Speichersteuerung 17 in Fig. 1 erzeugt die Takt- und Steuer signale, die zum Betrieb des Nur-Lese-Speichers benötigt werden Der ROM-Teil des Speichers wird in einzelnen 8K-Byteblöcken SIOK, SI8K, SI16K,...S56K adressiert.

Die Schaltungsanordnung zur Erzeugung der Auswahlsignale LCS Und LRST1, die zum Betrieb des ROM-Speichers benötigt werden, ist in Fig. 7 gezeigt. Diese Auswahlsignale werden von der Speichersteuerung von den Systemtaktsignalen XA, B, XCC und F¹SUS abgeleitet. Die Signale XA, B und FSUS sind periodische Signale deren Frequenz und gegenseitige Verschiebung so gewählt wird, daß sie vielfaches der Taktsignale darstellen, lie für die verwendete Technologie, wie z.B. im vorliegenden Falle LSI MOS, benötigt werden. Das Signal XCC definiert den Beginn eines Zyklus und entspricht der Prozessorphase 1. Da· Signal XA gelangt zur Speichersteuerung auf den Eingangsan-

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schluB 299 und wird nach Pufferung zum Signal XA. Auf ähnliche Weise gelangt das Signal B zu der Speichersteuerung auf dem Anschluß 301, wird zwischengespeichert und damit zum Signal B. Die Reihe von Kippschaltungen gestattet eine Frequenzteilung der Systemtaktsignale und somit das benötigte Auswahlsignal LCS für den ROS-Teil des Speichers. Die Signale XÄ auf der Leitung 343 und B auf dem Eingangsanschluß 301 sind periodische Signale und treiben die Eingänge des NAND-Gliedes 362, welches das Verriegelungssignal MLSDL am Ausgang 357 des Treibers 364 erzeugt. Das notwendige logische Niveau bei MLSDL wird durch die Kombination der Signale XA und B mit dem Zyklussignal XCC auf dem Eingangsanschluß 303 erzeugt. Die Kippschaltung wird durch die Signale FSUS auf der Leitung 351, XA auf der Leitung 299 und B auf der Leitung 301 zurückgestellt, sofern zumindest der Prüfeingang TESTMI hoch ist.

Das Signal MLSDL treibt den Eingang des NAND-Gliedes 366 und wird mit dem Signal FSUS auf dem Eingangsanschluß 307, XA auf dem Eingangsanschluß 299 und B auf der Leitung 345 kombiniert, um das Zwischenverriegelungssignal IMLT auf der Leitung 368 zu erzeugen. Das Signal MLSDL steuert in Kombination mit dem Speicher ROM die Erzeugung des Signales ROMCY, welches die EingangsauffMcherungskippschaltung, die nachfolgend beschriepen wird, vorbereitet. Die Signale MLSDL und IMLT erzeugen über das NAND-Glied 356 das RAMT2-Taktsignal, welche, die Signallauswahlsignale für die Eingangsauffächerung vorbereiten. Die Zwischenkippschaltung wird durch die Signale XA, B und MLSDL zurückgestellt. Das Ausgangssignal IMLT des NOR-Gliedes 368 auf der Leitung 369 treibt einen Eingang des NAND-Gliedes 378, welches die Erzeugung des ROS-Chipauswahlsignales LCS auf der [leitung 367 steuert. Das Signal LCS wird durch die Glieder ind 380 gesetzt, wobei die Kombination der Signale B auf der leitung 345, ROM auf der Leitung 369, XÄ auf der Leitung 343 ind IMLT auf der Leitung 363 verwendet wird. Das Signal LCS Wird von den Signalen FSUS, XÄ und IMLT zurückgestellt. Das

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Das Signal ROM wird in den NAND-Gliedern 386 und 388 vom verriegelten Instruktionssignal LINSTR, dessen Erzeugung nachfolgend beschrieben wird, erzeugt. LCS stellt einen Eingang zu den Treibern für alle ROM-Speicherchips dar und wird mit den, Adressenauswahlsignalen kombiniert, um das gewählte Chip anzusteuern (Fig. 5). Das ROM-Chip wird vor dem Anlegen des Chipsignales zurückgestellt durch das Signal LRSTI, das durch die Signale XXX, B und MLSDL in den NAND-Gliedern 398 und 399 erzeugt wird. Die Adressenkippschaltungen für die ROM-Chipauswahl sind in Fig. 6 gezeigt. Die Kombination der Adressenleitungen 13 (ADR13) auf der Leitung 201 von der CPU1 in die Speichersteuerung 17, die Adressenleitung 14 auf der Leitung 205 und die Adressenleitung 15 auf der Leitung 295, in Kombination mit dem Signal INSR bestimmt, welches der neun 8K Byte-Chips selektiert wird. Das Signal INSTR auf dem Eingangsanschluß 399 bestimmt, ob das Kommando sich auf eine Instruktion oder Daten \ bezieht. Wie in Fig. 6 gezeigt, liegt das Signal INSTR an einem; Eingang des NAND-Gliedes 360 an (Eingangsanschluß 399) und wird; invertiert, wodurch das Signal INSTR auf der Leitung 401 er- j zeugt wird. Dieses Signal wird in einer Verriegelungsschaltung,! die aus den NAND-Gliedern 350 und 354, sowie aus dem NOR-Glied '.

393 besteht verriegelt. Das Setzsignal für alle diese Kippschal-

i tungen wird von den Taktsignalen XA auf dem Anschluß 299 und ;

dem Signal B auf dem Anschluß 301 erzeugt, sowie das Zwischen- \

Verriegelungssignal IMLT auf der Leitung 363 vom oben beschriebenen ROM-Taktgenerator. Das Rückstellsignal für die Adressen-Verriegelungsschaltungen und die Instruktionsverriegelungsschaltung wird aus dem SET-Signal erzeugt, das in einem UND-Glied mit dem RAM-Speicherstrobesignal CSXYTM kombiniert wird. Das Signal auf der Adressenleitung 13 wird in einer Verriegelungsschaltung verriegelt die aus den NAND-Gliedern 332 und 336, sowie aus dem NOR-Glied 334 besteht. Das Signal auf der Adressenleitung 14 (ADR14) auf dem Eingangsanschluß 205 wird in der Verriegelungsschaltung verriegelt, die aus den NAND-Gliedern 344 und 348, sowie aus dem NOR-Glied 346 besteht, und

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schließlich wird das Signal auf der Adressenleitung 15 (ADR15) jauf dem Eingangsanschluß 295 in einer Schaltung auf den NAND-jgliedern 326 und 330, sowie aus dem NOR-Glied 328 besteht.

!Die verriegelten Adressensignale (Fig. 6) steuern im Zusammen- |hang mit dem Chipauswahlsignal LCS (Fig. 7) die ROS-Auswahl-' schaltung in Fig. 5. Im gezeigten Ausführungsbeispiel beträgt

!die Speicherkapazität des Prozessors 64K Bytes. Es ist !ferner ein Instruktionsausgangssignal INSTR auf der Leitung 399 vorgesehen, das die folgenden Eigenschaften hat: !Während Instruktionsbyteausleseoperation ist das Signal niedrig, Während es hoch ist, während indirekter Daten-, Register- und Byteausleseoperationen, sowie während I/O-Zyklen. Das Signal INSTR wird von der Speichersteuerung dazu benutzt, die Bereiche des ROS-Speichers als Datenbereiche oder Instruktionsbytebereiche zu erkennen. Das Signal INSTR kann auch dazu benutzt !werden, die Speicherkapazität von 64K auf 96K Bytes zu erweitern. Durch diese Erweiterung können von der Speichersteuerung 32K Bytes-Speicherung angesteuert werden, die nur für Instruktionen reserviert sind, ferner 32K Bytes für ausschließlich Daten und restliche 32K Bytes für gemischten Speicherraum.

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JDurch die Speichersteuerung können maximal 24K Bytes des RAM- ,

[Teiles des Speichers angesteuert werden, so daß für den ROS-Teil des Speichers 72K Bytes bleiben. Wenn der RAM-Teil ausschließlich für Daten verwendet wird, kann der ROM-Teil wie folgt aufgeteilt werden: 8K nur für Daten, 32K nur für Instruktionen und 32K für Daten und Instruktionen gemischt.

In Fig. 5 sind die ersten 32K Bytes des ROM-Teiles nur als Inatruktionsteil adressierbar. Die Adressierung erfolgt über

e Chipauswahlleitungen SIOK, SI8K, SI16K und SI24K. Das ignal SD24K adressiert 8K ausschließlich Daten und die Signale 32K, 84OK, S48K und S56K adressieren 32K gemischt Daten und

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Instruktionen. Das verriegelte Instruktionssignal LINSTR auf der Leitung 391 und der niederwertige Teil LADR15 auf der Leitung 381 erzeugen in Kombination mit dem Signal ENROMD das Signal ENROMI, das den Zugriff zu den 32K Bytes von Instruktionen über die NAND-Glieder 272, 276, 280 und 284 steuert. Das Signal LINSTR steuert den Zugriff zu den 8K ausschließlichen Datenbytes über das NAND-Glied 288 und die Kombination der Signale LADR15 zum NAND-Glied 296, während die Signale LINSTR und RCM zum NAND-Glied 300 das Signal ENROMD auf der Leitung 415 erzeugen, das den Zugriff steuert zu den gemischten 32K Bytes im ROS-Speicher, über die NAND-Glieder 302, 306, 310 und 314, wobei die Signale zusätzlich noch dazu benutzt werden, das Signal ENROMI wie oben beschrieben zu erzeugen.

Die 32K Bytes von ROM, die nur für Instruktionen reserviert sind, können normalerweise nicht bei einem Datenzugriff erreicht werden, die zyklische Redundanzprüfung CRC macht es jedoch notwendig, zu dem gesamten ROS-Teil einen Datenzugriff | durchführen zu können. Hierzu ist das Signal ROM Prüfmodus, j RCM, auf dem Eingangsanschluß 341 vorgesehen. Es ist somit möglich, den gesamten Speicher zu prüfen und Fehler in vielen Fällen festzustellen, bevor tatsächlich eine Instruktion, die einen Fehler aufweist, durchgeführt wird. Das Signal RCM gelangjt über den Anschluß 341 zum Speicher. Hierdurch wird das NAND-Glied 300 gesteuert und erzeugt eine logische Null für ENROMD auf der Leitung 415, welches Signal so dann das NOR-Glied !zusammen mit dem Signal ENROM steuert, um ein Signal ENROMI zu erzeugen, das den Zugriff zum ausschließlichen Instruktionsbereich des ROS-Teiles gestattet.
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Eingangsauffächerung

Die Datenausgabe von den Speichern ROS und RAM zum Prozessor !wird von der Eingangsauffächerungesteuerung durchgeführt. Hie in Fig. 1 gezeigt ist, ist die Eingangsauffächerungssteuerung 1(8

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mit den Ausgängen des ROS-Teiles über die Sammelleitung 4 und mit den Ausgängen des RAM-Teiles über die Sammelleitung 5 verbunden. Die Einheit 18 erhält Steuersignale von der Speichersteuerung 17 über die Steuerleitungen 22 und vom Prozessor und der Systemtaktsteuerung über die Steuerleitung 23. Der Ausgang 12 der Eingangsauffächerungssteuerung 18 ist mit der Dateneingangssammelleitung 14 des Prozessors verbunden. Die Einheit 18 funktioniert als "Trichter", indem sie Daten von den drei Speicherausgangspfaden auswählt und auf eine einzige Sammelleitung zum Prozessor gibt.

Fig. 3 zeigt die Eingänge und Ausgänge der Eingangsauffächerungseinheit mehr im einzelnen. Die Einheit 18 hat drei Eingangsdatenpfade, eine Sammelleitung 5 für den RAM-Speicher und die beiden Datensammelleitungen 4 für den ROS-Teil des Speichers. Die Breite jeder dieser Datensammelleitungen ist neun Bits. Jede der drei Sammelleitungen kann als Funktion von CPU Adreßsignalen auf der Leitung 12 und der Steuerleitung 23 sowie von Speichersteuerungssteuersignalen ROMCY auf der Steuerleitung 311 ausgewählt werden. Das letztere Signal !bereitet den ROS-Pfad vor und sperrt den RAM-Pfad, während das Signal ADR12 die A- oder B-Kanäle der ROS-Datensaramelleitung 4 auswählt.

JFig. 8 zeigt die Eingangsauffächerungslogik mehr im einzelnen. Das Signal ADR12 ist mit einem Eingang des NAND-Gliedes 404 auf dem Anschluß 217 verbunden und wird durch die Vorderflanke des Taktsignales RAMT2 am Eingangsanschluß 313 verriegelt, um das Signal CHNNL A oder das inverse Signal CHNNL B zu erzeugen. Das Signal ROMCY wird mit dem Signal CHNNL A im NAND-Glied 412 und dem NOR-Glied 416 kombiniert, um das Signal ROMCHA auf der Leitung 451 zu erzeugen, oder mit dem Signal CHNNL B im NAND-Glied 416 und dem NOR-Glied 418, um das Signal ROMCHB auf der Leitung 455 zu erzeugen. Das Signal ROMCHA treibt den Eingang 451 der in dem strichlierten Kästchen gezeichneten Verriege-

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lungsschaltung und bereitet die Verriegelung von Daten vom Kanal A der ROS-Datensammelleitung 4 vor. Die Verriegelung der Daten wird zum Zeitpunkt der Vorderflanke des invertierten Verriegelungs-Taktsignales LTCK auf der Leitung 463 in das NAND-Glied 430 und 438 durchgeführt. Das Signal LTCK wird von zwei Taktsignalen für jeweils einen Speicherteil RAM und ROS abgeleitet: RAMT1 und RAMT2, oder ROMT1 und ROMT2. Die Signale RAMT1 auf dem Eingangsanschluß 309, R0MT1 auf dem Eingangsanschluß 301 und R0MT2 auf dem Eingangsanschluß 305 sind periodische Taktsignale, die von der Systemtaktsteuerung erzeugt werden. Das Signal RAMT2 auf dem Eingangsanschluß 313 wird von der Speichersteuerung zusammen mit dem ROS-Zyklussignal ROMCY auf den Eingangsanschluß 311 erzeugt. Das Signal ROMCY oder dessen Inversion steuern die Eingangsauffächerung zum Empfang von Daten vom ROM-Speicher oder einen der beiden ROS-Datensammelleitungskanäle zu empfangen. Die Signale ROMT2 und R0MT1 auf dem Eingangsanschluß 301 treiben das UND-Glied 422, dessen Durchschaltung vom Signal ROMCY durchgeführt wird. Das Signal RAMT2 wird vom NAND-Glied 444 invertiert und die Inversion auf die Leitung 447 gegeben. Die Signale RAMT2 und RAMT1 treiben das UND-Glied 420. Wenn beide zuletzt genannten Signale den logischen Wert eins haben, ist LTCK logisch null und wird die Datenverriegelungsschaltung abgeschaltet. Die Daten vom Speicherteil RAM werden bei der nächsten Rückflanke von RAMT1 [verriegelt, wenn ROMCY logisch null ist. Das Signal ROMCY wird den logischen Wert eins haben auf der Leitung 465 und die NAND-Glieder 432 und 428 vorbereiten. Mit dem Strobesignal LTCK werden die RAM-Daten die NAND-Glieder 438 und 440 passieren und zum Sammelleitungstreiber 442 gelangen. Dieser Treiber gibt

die Daten auf die Datensammelleitung DIO zum Prozessor.

Der Zugriff zum ROS-Speicher wird durchgeführt, wenn das Signal, ROMCY den logischen Wert eins hat. Das Signal ADR12 auf dem püngangsanschluß 217 aktiviert den Kanalselektor, um einen der beiden Kanäle A oder B auszuwählen. Das Signal ROMCY auf

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dem Eingangsanschluß 311 bereitet entweder das NAND-Glied 412 oder das NAND-Glied 414 vor, um den Kanaltreiber ROMCHA 451 oder ROMCHB 455 für den ausgewählten Kanal zu treiben. Der ausgewählte Kanaltreiber bereitet die Tore 434 oder 436 vor, um die Daten von dem ROS-Kanal A oder B (MOAO oder MOBO) weiterzugeben. Die Daten werden von der aus den NAND-Gliedern 428, 430 und 438 bestehenden Verriegelungsschaltung abgetastet und bereiten das NAND-Glied 440 vor, den Sammelleitungstreiber 442 zu steuern und die Daten auf die Sammelleitung 12 zum Prozessor während des nächsten Prozessorzyklus zu geben.

Arbeitsweise

Unter Bezugnahme auf die Fign. 2 und 4 soll nun angenommen werden, daß der Prozessor einen Zugriff zum RAM-Teil des Speichers 2 initiiert. Die Prozessorinstruktion INSTR wird zu der Speichersteuerung 17 auf den Eingangsanschluß 399 übertragen. Wenn dieses Signal logisch null ist, dann ist dieses Kommando ein Instruktionskommando, und wenn dieses Signal logisch eins ;ist, stellt dieses Kommando ein Datenkommando dar. Im Teil «AM sind nur Daten gespeichert. INSTR wird vom NAND-Glied 360

in Fig. 6 invertiert und das invertierte Signal auf die Leitung 401 gegeben. Dieses invertierte Signal INSTR treibt so-Idann das NAND-Glied 210, wenn dieses Glied nicht vom Signal

inhibiert ist, das angibt, daß eine Systemdiagnose durchefUhrt wird. Der Prozessor gibt auch sein Zykluskommando ROCY zum Speichersteuerungs-Eingangsanschluß 227. Die Signale ROCY und INTR werden vom NAND-Glied 212 mit dem Adressenignal ADR15 auf dem Eingangsanschluß 229 kombiniert und ereugen das inverse Chipauswahlsignal CSXY. Dieses treibt

8 NAND-Glied 238 und erzeugt das RAM-Auswahlsignal CSXY. as NAND-Glied 238 wird gesteuert vom Signal WHIRL auf die

itung 237 und vom Signal RAMCY auf den Eingangsanschluß 259, die beide logisch eins sind, wenn der Speicherteil RAM vom Prozessor adressiert wird. Die Signale WHIRL und RAMCY

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ermöglichen den Zugriff zu einem Teil des RAM-Speichers durch andere Einheiten außerhalb des Prozessors, d.h. sie ermöglichen die Benutzung des Teiles RAM als Speicher für periphere Geräte, ie z.B. Drucker oder Bildschirmgeräte.

Das RAM-Auswahlsignal CSXY auf der Leitung 249 gelangt zu allen Chipauswahltoren. In einer bevorzugten Ausführungsform wird \ der RAM-Speicher auf drei Schaltkarten untergebracht, von ^! denen jede 8K Bytes speichert. Ein Kartenauswahlsignal CPCS wird von der Speichersteuerung als Folge der Adressensignale ADR13 und ADR14 erzeugt. Das Signal ADR13 auf dem Eingangsan- ι Schluß 201 wird durch das NAND-Glied 200 invertiert. Ebenso wird das Signal ADR14 auf dem Eingangsanschluß 205 vom NAND-Glied 202 invertiert. Die invertierten Signale gelangen dabei jeweils auf die Leitungen 203 und 207.

Die RAM-Karte Nr. 1 wird selektiert (CPCS1), wenn beide Signalei ADR13 und ADR14 eins sind. ADR14 treibt das NAND-Glied 202

und das Glied 218 und erzeugt somit das Signal WADR14. Das NAND-Glied 218 wird vom Steuersignal der externen Geräte auf dem Eingangsanschluß 237 gesteuert. Dieses Signal ist auf logisch 1 während des Prozessorzyklus. Die Signale WADR14 auf der Leitung 241 und ADR13 auf dem Eingang 201 werden vom NAND-Glied 228 kombiniert und erzeugen das Signal CPCS1. Das NAND-Glied 228 wird vom Chipauswahlsignal CSXY auf der Leitung 249 vorbereitet. Der Ausgang des NAND-Gliedes 228 wird mit dem Ausgang des NAND-Gliedes 224 verbunden. Dieses Glied 224 Wird vom Signal DISPLM auf dem Eingangsanschluß 247 gesteuert, wodurch es einem externen Anzeigegerät ermöglicht wird, den luf der Karte 1 befindlichen Speicher als Datenquelle zu benutzen. Das Signal CPCS1 auf der Leitung 251 treibt den iSammelleitungstreiber 226 und erzeugt somit ein Kartenauswahlsignal CPCS1 auf dem Ausgangsanschluß 253. die Speicherkarten 2 und 3 werden im wesentlichen auf die gleiche Art selektiert, wobei jedoch das Signal ADR13 null und das Signal

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ADR14 eins ist für die Auswahl der Karte Nr. 2, und ADR13 eins ist und ADR14 null ist für die Auswahl der Karte Nr. 3.

Nach der Auswahl der gewünschten Karte erzeugt die Speichersteuerung Signale zur Auswahl der gewünschten X- und Y-Koordinate für den adressierten Speicher auf der ausgewählten Karte. Das X-Adressenauswahlsignal wird von der Speichersteuerung unter Benutzung der Signale auf der Prozessoradressenleitung ADR11 auf dem Eingangeanschluß 213 und ADR12 auf dem EingangsanschluB 217 erzeugt. In einem bevorzugten Ausführungsbeispiel kann jeder Modul auf den drei Schaltkarten bis zu vier integrierte Speicherchips enthalten. Die X- und Y-Auswahlsignale wählen dabei das gewünschte der vier Chips auf der Karte aus. Jede Karte hat vier X-Auswahlleitungen und zwei Y-Auswahlleitungen. Es wird das Chip ausgewählt, das sich am Kreuzungspunkt der ausgewählten X- und Y-Leitung befindet. Die vier X-Auswahlsignale werden mit dem ersten Y-Auswahlsignal kombiniert, um eines der beiden ersten zwei Chips auszuwählen, und mit dem zweiten Y-Signal um die anderen beiden Chips auszuwählen.

Das erste X-Auswahlsignal CSX1 auf dem Ausgangaanschluß 273 wird erzeugt, wenn beide Signale ADR11 und ADR12 logisch eins sind. Das Signal ADR11 auf dem Eingangsanschluß 213 und ADR12 auf dem Eingangsanschluß 212 treiben das NAND-Glied 244 und erzeugen das Auswahlsignal CXS1 auf der Leitung 271. Das NAND- ι glied 244 wird durch die Kombination des Chipauswahlsignals j CSXY auf der Leitung 249 und des Taktsignals CSXYTM auf der ^! Leitung 263 durchgeschaltet. Das CSXYTM-Signal ist das Strobesignal, das von der Speichersteuerung in den NAND-Gliedern [und 320 und den NOR-Gliedern 322 und 324 von dem periodischen ! jFSUS auf dem Eingangsanschluß 307 und FSUR auf dem Eingangsan- · Schluß 305, sowie dem Signal F25OOK auf dem Eingangsanschluß ί 309 erzeugt wird. Das Ausgangssignal des NAND-Gliedes 244 ■wird mit dem Ausgang des NAND-Gliedes 240 verbunden. Dieses

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wird gesteuert vom Strobetaktsignal CSXYTM und dem Anzeigesignal DISPLM, wodurch es einem externen Anzeigegerät ermöglicht wird, das X-Auswahlsignal CSX1 zu erzeugen.

Die X-Auswahlsignale CSX2, CSX3, CSX4 werden auf die gleiche Weise erzeugt, wobei jedoch eine jeweils verschiedene Kombination von logischen Einsen und Nullen für die Signale ADR11 und ADR12 verwendet wird. Das Chipauswahlsignal CSX2 ist logisah eins, wenn das Adressensignal ADR11 eine logische Null ist und das Signal ADR12 eine logische Eins ist. Das X-Chipauswahlsignal CSX3 ist eine logische Eins, wenn ADR11 eine logische Eins ist und ADR12 eine logische Null ist. Das X-Chipauswahlsignal CSX4 ist eine logische Eins, wenn ADR11 null ist und ADR12 logisch null ist.

Die Y-Komponente des Chipauswahlsignales wird von dem Signal auf der Prozessoradressenleitung ADR10 gegeben. Das Y-Auswahlsignal CSY1 ist logisch eins, wenn ADR10 logisch eins ist. ADR10 treibt das NAND-Glied 258 auf den Eingangsanschluß 209 und erzeugt das Signal CSYT auf der Leitung 287. Das NAND-Glied 258 wird vom Chipauswahlsignal CSXY auf die Leitung und dem Taktstrobesignal CSXYTM auf der Leitung 263 durchgesche tet. Das Signal CSYT, das logisch null ist, wird vom Leitungstreiber 260 invertiert und liefert eine logische Eins für CSY1 auf dem Ausgangsanschluß 289.

Das zweite Y-Auswahlsignal CSY2 auf dem Ausgangsanschluß 293 ist eine logische Eins, wenn das Signal ADR10 eine logische Null ist. Das Signal CSY2 wird vom NAND-Glied 264 und dem Leitungstreiber 266 erzeugt. Das Ausgangssignal des NAND-Gliedes 264 wird mit dem Ausgangssignal des NAND-Gliedes 262 zusammengeführt. Das NAND-Glied 262 wird vom externen Anzeigesignal DISPM auf dem Eingangsanschluß 265 und dem Strobesignal auf der Leitung 263 gesteuert, so daß die Erzeugung von CSY2 durch ein externes Anzeigegerät möglich ist, wie es auch im Zusammenhang mit CSX1 beschrieben wurde. Die Kombination der AT 976 OO5

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beiden Signale CSX1 und CSY2 können es also einem externen Anzeigegerät ermöglichen, das durch diese beiden Signale definierte Chip auszuwählen.

Zusammen mit dem Chipauswahlsignal muß auch ein Signal erzeugt werden, das angibt, ob die durchzuführende Operation eine Lese- oder Schreiboperation ist. Dieses Signal CWRT wird vom Prozessor ausgegeben und gelangt zur Speichersteuerung auf dem Eingangsanschluß 231. Wenn dieses Signal logisch null ist, betrifft die Instruktion eine Schreiboperation. Das Signal CWRT wird invertiert durch das NAND-Glied 214 und erzeugt das Signal WRT auf der Leitung 233. Dieses Signal liegt an, während das Strobesignal CSXYTM und die periodischen Taktsignale F25OOK und FSUR beide logisch eins sind. Diese Signale !treiben das NAND-Glied 220 und erzeugen das Signal CPWRT auf der Leitung 243. Das Signal WRT auf der Leitung 233 speist das NAND-Glied 216, das vom Chipauswahlsignal CSXY auf der Leijtung 235 und dem externen Signal WHIRL auf dem EingangsanjschluB 237 gesteuert wird. Die Steuerung dieses Schaltungs-'blockes durch das Signal WHIRl ist notwendig, da die externen Geräte, bis auf diejenigen, welche das Signal RAMCY benutzen, {keine Schreiboperation in den Speicher durchführen dürfen, sondern nur Ausleseoperationen. Da die gewünschte Operation eine Prozessorschreiboperation ist, steuert das Signal WRT auf der Leitung 239 den Leitungstreiber 222 und das Signal CPWRT auf dem Ausgangsanschluß 245 gelangt somit zum Speicher. Für eine Leseoperation ist der logische Wert des Prozessorausgangssignales CWRT null.

Unter Bezugnahme auf die Fign. 5, 6 und 7 soll nun die Arbeits-j weise des ROS-Speicherteiles und der dazugehörigen Auswahlschaltung beschrieben werden. Die Speichersteuerung erzeugt die benötigten Auswahl- und Taktsignale, sowie die zur Adressierung des ROS-Speichers benötigten Steuersignale. In dem gezeigten bevorzugten Ausführungsbeispiel enthält der

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ROS-Teil 72Κ Bytes, die in Einheiten von 8K Byte-Blocks adres- : siert werden können. Die ersten 32K Bytes werden dazu bestimmt,! nur Instruktionen zu speichern und werden durch die Signale SIOK, SI8K, SI16K und SI24K adressiert. Die nächsten 8K Bytes, SD24K, sind dazu bestimmt nur Daten zu speichern, während die restlichen 32K Bytes, S32K, S40K, S48K und S56K gemischt Daten und Instruktionen speichern können.

Die Taktsignale, die zum Betrieb des ROS-Speichers notwendig sind, werden von der in Fig. 7 gezeigten Logikschaltung erzeugt Eine Reihe von Verriegelungsschaltungen, deren Ausgangssignale MLSDL, IMLT und LCS sind, erzeugen die Taktsignale von den periodischen Taktsignalen XCC, XA, B und FSUS von der Systemtaktsteuerung. LCS ist das Chipauswahlsignal für den ROS-Speicher und wird dem Eingang jedes der 8K Byte-Block-Auswahltorschaltungen der Fig. 5 zugeführt. Das Instruktionssignal ENROMI auf der Leitung 411 und ENROMD auf der Leitung 415 bestimmt, ob der Zugriff zum ROS-Speicher für Daten oder Instruktionen ist, d.h. welcher Teil des ROS-Speichers adressiert werden darf. Innerhalb des ausgewählten Bereiches bestimmen die Adressensignale ADR13 und ADR14, welcher der 8K Byte-Blocks ausgewählt wird. In Fig. 6 setzt das Adressensignal JADR13 die Adressenverriegelungsschaltung, die aus den NAND-Gliedern 332 und 336, sowie aus dem ODER-Glied 334 besteht, wodurch das verriegelte Adressensignal LADR13 auf der Leitung 389 erzeugt wird. In entsprechender Weise wird das Adressensignal 14, ADR14 in der Verriegelungsschaltung verriegelt, die aus den NAND-Gliedern 347 und 348 sowie aus dem NOR-Glied 346 besteht, wodurch das Signal LADR14 auf der Leitung 385 erzeugt wird. Diese beiden Signale werden den Eingängen jedes der ROS-Auswahltore 272, 276, 280, 284, 288, 302, 306, 310 und 314 in Fig. 5 zugeführt. Durch geeignete Auswahl der logischen Einsen und Nullen für diese beiden Signale, zusammen nit dem ROS-Chipauswahlsignal LCS und dem ROS-Datensignal BNROMD, oder dem ROS-Instruktionssignal ENROMI wird der

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'gewünschte 8K Byte-Block im ROS-Speicher adressiert. Das ROS-iDatenslgnal und ROS-Instruktionssignal werden von der Kombination des Prozessoradressenslgnales ADR15 und des Prozessorinstruktionssignales INSTR erzeugt. Wenn das Instruktionssignal eine logische Eins ist, wird der Datenteil des ROS-Speichers adressiert, während der Instruktionsteil des ROS-Speichers adressiert wird, wenn das Signal logisch null ist.

Die Daten gelangen vom Ausgang des RAM-Teiles des Speichers auf die Datensammelleitung 5 und vom Ausgang des ROS-Teiles !entweder auf den Kanal A oder den Kanal B der Datensamme1-

leitung 4. Beide Kanäle gelangen zum Eingang der Eingangsauf fächerungsanordnung 18, welche die Daten von einem der drei gewählten Speicherausgänge auf eine einzelne zum Prozessor führende Sammelleitung gibt.

'Die Speichersteuerung erzeugt zwei Signale RAMT2 auf der !Leitung 313 und ROMCY auf der Leitung 311, die die Arbeitsweise der Auffächerungsanordnung steuern. Die Taktsignale für die Eingangsauffächerungsanordnung werden von den Taktsignalen S¹SUR, B und F25OOK abgeleitet. Wenn der Ausgang vom RAM-Teil des Speichers gewählt wird, ist das Signal RÄMT2 (Fig. 8) !logisch null. Das invertierte Signal RAMT2 auf der Leitung 447 ■ !treibt sodann das UND-Glied 420 in Kombination mit dem Takt- j signal RAMT1 auf den Eingangsanschluß 309, um das Auffächerungsdatenverriegelungsschaltungssignal LTCK am Ausgang des (JOR-Gliedes 426 auf der Leitung 463 zu setzen. Da der Datenausgang vom RAM-Speicher ausgewählt wurde, sind die anderen Steuersignale von der Speicherauswahl, ROMCY auf dem Eingangs anschluß 311 gleich null und das inverse Signal ROMCY auf ier Leitung 465 logisch eins. ROMCY steuert die Operation les NAND-Gliedes 432, um die Daten vom RAM-Speicher auf dem Singangsanschluß 5 in die Datenverriegelungsschaltung 5OO zu übertragen. Der Ausgang der Datenverriegelungsschaltung treibt ien Sammelleitungstreiber 442 und gibt die Daten somit auf

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die Sammelleitung 12 zum Prozessor.

Wenn Daten vom Ausgang des ROS-Teiles des Speichers 2 erhalten werden, ist das Signal ROMCY logisch eins und ebenso das Signal RAMT2. Dieses letztere Signal auf dem Eingangsanschluß ist das Taktsignal für die Kanalauswahlschaltung, um entweder Kanal A auf der Leitung 445 oder Kanal B auf der Leitung 443 des ROS-Ausganges auszuwählen. Das Signal ADR12 auf dem Eingangsanschluß 217 bestimmt, ob der Kanal A oder B ausgewählt wird. Der ausgewählte Kanal steuert zusammen mit dem Signal ROMCY, das den Wert eins hat, eines der NAND-Glieder 412 oder 416, um den gewünschten Kanaltreiber 414 oder 418 anzusteuern. Ist der Kanal A ausgewählt, hat das Signal ROMCHA auf der Leitung 451 den logischen Wert eins. Dieses Signal steuert das NAND-Glied 434, so daß die Daten vom Ausgangskanal MOAO des ROS-Speichers zu der Datenverriegelungsschaltung 5OO gelangen. Der Ausgang der Datenverriegelungsschaltung treibt den Sammelleitungstreiber 442, um die Daten auf die Datensammelleitung 12 zum Prozessor zu geben. Wird hingegen der Kanal B ausgewählt ist das Signal ROMCHB auf der Leitung 455 logisch eins. Dieses Signal schaltet somit das NAND-Glied 436 durch, wodurch die Daten vom Eingangsanschluß MOBO in die Datenverriegelungsschaltung 500 gelangen. Auch diese Daten gelangen

somit über die Datenverriegelungsschaltung zum Sammelleitungsjtreiber 442 und auf die Datensammelleitung 12 zum Prozessor.

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Claims

PATENTANSPRÜCHE

Speichersteuerungsanordnting für Zugriffe zu Speichern verschiedener Typen und Geschwindigkeiten, insbesondere zu einem Speicher mit einem nur lesbaren und einem schreibbaren Teil,

dadurch gekennzeichnet/ daß eine Speichersteuerung (17) vorgesehen ist, welche die zum Betrieb des Speichers (2) benötigten Steuer- und Taktsignale erzeugt, wobei die Taktsignale vom Taktgenerator (TAKT) der zentralen Verarbeitungseinheit (CPU) abgeleitet sind und daß eine von der Speichersteuerung gesteuerte Daten-Auf fächerungsanordnung (18) vorgesehen ist, welche die Ausgänge (4, 5) der verschiedenen Speicherbereiche (ROS, RAM) des Speichers mit der einzigen Datensammelleitung (12) zur Verarbeitungseinheit (1) verbindet.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der nur lesbare Teil (ROS) des Speichers (2) mit der Daten-Auffächerungsanordnung (18) über zwei wahlweise einschaltbare Kanäle (AB) verbunden ist.

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ORfQfNAL INSPECTED