DE3587344T2 - Vorrichtung mit programmierbarem Festspeicher und Speicheranordnung zu deren Anwendung. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf eine Speicheranordnung mit einer Halbleiterspeichervorrichtung, insbesondere auf eine Speicheranordnung, welche in der Halbleiterspeichervorrichtung gespeicherte Stammdaten davor schützt, kopiert zu werden.
• Bei einem Videospielsystem zum Beispiel umfaßt das System einen Mikrocomputer mit einem löschbaren programmierbaren Festwertspeicher (EPROM), welcher von der Art eines programmierbaren Festspeichers (PROM) ist, der elektrisch programmierbar ist. Das Spiel kann mittels des Mikrocomputers, der durch die in dem EPROM gespeicherten Programmdaten gesteuert wird, ausgeführt werden. Da das Programm die Software des Videospiels einschließt, ist es sehr wichtig, die Programmdaten davor zu schützen, daß sie kopiert werden. Allgemein ist das Erzeugen eines Programms eine schwere Aufgabe und erfordert eine Menge von Mann- Stunden, so daß der Verlust der Programmdaten ein großer wirtschaftlicher Schaden für einen Systemhersteller und einen Programmeigentümer bedeutet.
• Nicht nur bei Videospielsystemen, sondern auch bei anderen Systemen ist ein Programm derart wichtig, daß der Systemhersteller und Programmeigentümer Vorkehrungen gegenüber kriminellen Personen treffen muß, welche versuchen, durch Kopieren der Programmdaten ein ähnliches System nachzuahmen und zu verkaufen. Daher ist es erforderlich gewesen, einen Speicher zu realisieren, aus welchem die gespeicherten Daten nicht kopiert werden können.
• Es sind Versuche zum Schutz der gespeicherten Daten in einer Speichervorrichtung durchgeführt worden, aber nur für den einfachen Inhalt eines Speichers. Zum Beispiel gibt es eine Halbleiterspeichervorrichtung, die so verbessert ist, daß die in der Speichervorrichtung gespeicherten Daten nicht aus dem einfachen Inhalt einer Speichervorrichtung gelesen werden können. Jedoch, da die Maßnahme nur in der Speichervorrichtung ergriffen wird, kann sie leicht von Fachleuten auf diesem Gebiet vermutet werden. Dann gibt es viele illegale Kopien auf dem Markt. Der Schutz von gespeicherten Daten wird ein großes Problem auf dem Gebiet der Halbleiterspeichervorrichtungen.
• Eine programmierbare Festspeichervorrichtung gemäß dem Oberbegriff von Anspruch 1 ist in der EP-A-0 114 552 offenbart. Der Inhalt des jüngeren Dokuments wird gemäß Artikel 54 (3) und (4) EPÜ als Stand der Technik betrachtet.
• Eine Aufgabe der vorliegenden Erfindung ist es, eine Speicheranordnung mit einer Halbleiterspeichervorrichtung zu schaffen, so daß die in der Speichervorrichtung gespeicherten Daten aus dem einfachen Inhalt der Speichervorrichtung nicht kopiert werden können.
• Eine weitere Aufgabe der vorliegenden Erfindung ist es, die Speicheranordnung mit einem zusätzlichen Stromverbrauch, zu versehen, der weniger als ein Prozent des verbrauchten Stroms bei der bekannten Halbleiterspeichervorrichtung beträgt.
• Eine andere weitere Aufgabe der vorliegenden Erfindung ist es, die Halbleiterspeichervorrichtung in der Speicheranordnung vorzusehen, ohne deren Größe gegenüber der bekannten Halbleiterspeichervorrichtung zu vergrößern.
• Noch eine weitere Aufgabe der vorliegenden Erfindung ist es, die Speicheranordnung mit geringen Kosten bereitzustellen.
• Die vorliegende Erfindung kann ausgeführt werden durch: Verbesserung nicht nur der Speichervorrichtung, sondern auch der Peripherie der Speichervorrichtung, ausgedehnt bis zu einer Speicheranordnung; und Speichern der Schlüsseldaten an einem wahlfreien Platz in der Speicheranordnung, wobei dieses nicht in der Speichervorrichtung erfolgt. Bei Anwendung der oben genannten Verbesserung können die Schlüsseldaten nicht aus der Speichervorrichtung herausgefunden werden, und ebenso unmöglich in der Speicheranordnung gefunden werden, da die Speicheranordnung aus vielen Komponenten besteht; es wird eine lange Zeit in Anspruch nehmen, wenn es möglich ist.
• Als eine Halbleiterspeichervorrichtung kann ein EPROM verwendet werden, und das EPROM wird so modifiziert, daß es zusätzlich Adreßumsetzungsmittel aufweist, durch welche externe Adreßdaten in interne Adreßdaten umgesetzt werden; die externen Adressdaten sind solche, die an die Speichervorrichtung aus ihrer äußeren Umgebung angelegt werden, und die internen Adreßdaten sind für den Zugriff auf einen Speicherteil des EPROMs bestimmt, der Speicherzelle genannt wird. Der Adreßumsetzer besitzt einen flüchtigen Speicher, in welchem Schlüsseldaten, die in der Speicheranordnung, ausgenommen der Speichervorrichtung, bereitgestellt werden, vorübergehend gespeichert werden, und wobei die gespeicherten Schlüsseldaten für die Umsetzung benutzt werden. Das Speichern oder Löschen der Schlüsseldaten in den oder aus dem flüchtigen Speicher erfolgt jeweils durch An- oder Abschalten der Stromversorgung der Anordnung, so daß die Schlüsseldaten davor geschützt werden können, herausgefunden zu werden.
• Fig. 1 zeigt ein Blockschaltbild einer Computeranordnung, welche das EPROM nach dem Stand der Technik verwendet,
• Fig. 2 zeigt ein Blockschaltbild des EPROMS nach dem Stand der Technik in dem Computersystem von Fig. 1,
• Fig. 3 zeigt ein Blockschaltbild eines Computersystems, welches eine erfindungsgemäße Speicheranordnung mit einer ersten Ausführungsform eines erfindungsgemäßen EPROMs enthält,
• Fig. 4 zeigt ein Blockschaltbild einer ersten Ausführungsform des erfindungsgemäßen EPROMs,
• Fig. 5 zeigt ein Blockschaltbild eines Adreßumsetzers in der ersten Ausführungsform des erfindungsgemäßen EPROMs,
• Fig. 6 zeigt ein Blockschaltbild eines Computersystems, welches eine erfindungsgemäße Speicheranordnung mit einer zweiten Ausführungsform des erfindungsgemäßen EPROMs enthält,
• Fig. 7 zeigt ein Blockschaltbild einer zweiten Ausführungsform des erfindungsgemäßen EPROMs,
• Fig. 8 zeigt ein Blockschaltbild eines Adreßumsetzers in der zweiten Ausführungsform des erfindungsgemäßen EPROMs,
• Fig. 9 zeigt ein Diagramm, welches die Funktion der zweiten Ausführungsform des erfindungsgemäßen EPROMs veranschaulicht, und
• Fig. 10 zeigt ein Diagramm, das die Beziehung zwischen den einzuschreibenden, den gespeicherten und den gelesenen Stammdaten veranschaulicht, wobei jeweils alle ihre eigenen Adreßdaten haben.
• Vor dem Aufzeigen der vorliegenden Erfindung wird zum Verständnis der vorliegenden Erfindung die Wirkungsweise eines EPROMs nach dem Stand der Technik, das in den Fig. 1 und 2 gezeigt ist, erläutert.
• In Fig. 1 wird die Stromversorgung des Computersystems durch Betätigen einer Steuerschalttafel (CONT PANEL) 1 eingeschaltet. Das "Stromversorgung eingeschaltet"- Steuersignal wird einer Zentraleinheit (CPU) 2 zugeführt und steuert eine Stromversorgung (POW SUP) 3. Die POW SUP 3 liefert über mit Sternchen markierte Leitungen den Strom für jede Einheit der Anordnung. Die CPU 2 ist von konventioneller Bauart und wird durch die in einem Festspeicher (ROM) 41 gespeicherten Bearbeitungsdaten bearbeitet. Die Bearbeitungsdaten greifen von der CPU 2 über eine Leitung 104 zu, und die Daten werden der CPU 2 über eine Leitung 105 zugeführt. Ein EPROM 51 ist zum ständigen Speichern der Daten, wie der Programmdaten oder der Betriebssystemdaten, vorhanden, wobei die Daten nachfolgend zur Unterscheidung von anderen Daten, wie Schlüsseldaten und Adreßdaten, die "Stammdaten" genannt werden. Das EPROM 51 besitzt eine Vielzahl von Speicherzellen zum Speichern der Stammdaten, wobei jede Zelle eine individuelle Adresse besitzt. Auf die Stammdaten wird mittels externer Adreßdaten zugegriffen, die von der CPU 2 über eine Leitung 107 zum Lesen der Stammdaten aus dem EPROM 51 über eine Leitung 108 zugeführt werden. Die Adreßdaten bestehen aus einer Vielzahl von Bitsignalen, welche gleichzeitig dem EPROM zugeführt werden, nachfolgend die "Adreßsignale" genannt. Die aus dem EPROM 51 gelesenen Stammdaten werden in der CPU 2 bearbeitet und über einen Ausgangsanschluß (OUT-TERM) 6 verschiedenen Einheiten zugeführt. Der Zugriff zum Lesen der Stammdaten aus dem EPROM 51 wird in dem EPROM 51 mittels eines aus der CPU 2 über die Leitung 106 zugeführten Zugriffssteuersignal durchgeführt.
• In Fig. 2 bezeichnen die externen Leitungen mit den gleichen Bezugszeichen wie jene in Fig. 1, die gleichen Teile, jedoch besitzt die Leitung 108 nur einen Pfeil zum Lesen der Stammdaten, da die Figur nur einen Fall für das Lesen der Stammdaten zeigt; ein Symbol RD an der Leitung 108 bedeutet das Lesen der Daten aus dem EPROM 51. Eine Zellenanordnung (CELL ARRAY) 501 besteht aus einer Vielzahl von Speicherzellen, die in einer Matrix angeordnet sind. Die Matrix besteht aus Reihen und Spalten, daher ist eine Adreßsignalschaltung für den Zugriff auf die in der Zellenanordnung CELL ARRAY 501 gespeicherten Daten vorgesehen. Die Adreßsignalschaltung 502 ist ein konventioneller Typ, der aus einem Adreßpufferspeicher (ADRESS BUFF) 5021, einem Reihendecoder (ROW DEC) 5022 und einem Zeilendecoder (COLUMN DEC) 5023 besteht. Bezugszeichen AD0, AD1, --- und AD(n-1) bezeichnen die externen Adreßsignale. Die externen Adreßsignale werden dem Adreßpufferspeicher ADRESS BUFF 5021 zugeführt, der aus Pufferspeichereinrichtungen, wie zum Beispiel Invertern besteht. Das Ausgangssignal des Adreßpufferspeichers ADRESS BUFF 5021 wird jeweils dem Zeilendecoder ROW DEC 5022 und dem Spaltendecoder COLUMN DEC 5023 zugeführt, wobei jeder Decoder aus Decodiereinrichtungen, wie zum Beispiel logischen UND- Schaltungen, besteht und decodierte Adreßsignale erzeugt. Die decodierten Adreßsignale haben einen direkten Zugriff zu der Zellenanordnung CELL ARRAY 501, und die gespeicherten Stammdaten werden ausgelesen und einem Leseverstärker (SENSE AMP) 503 zugeführt. Ein Leseverstärker ist ein Pufferspeicherverstärker zum Schreiben oder Lesen der Stammdaten in die oder aus den Speicherzellen, jedoch ist der Leseverstärker SENSE AMP 503 in Fig. 2 nur zum Lesen der Stammdaten.
• Es wird eine detaillierte Beschreibung der vorliegenden Erfindung gebracht, die zwei Ausführungsformen bezüglich zweier Arten von Schlüsseldaten zeigt; die Fig. 3 bis 5 stehen für die erste Ausführungsform und der Rest steht für die zweite Ausführungsform.
• Fig. 3 stellt ein Computersystem dar, welches eine erfindungsgemäße Speicheranordnung mit einem erfindungsgemäßen EPROM 52 enthält, das eine erste Art von Schlüsseldaten benutzt. In der Figur bezeichnen die gleichen Bezugszeichen oder Symbole wie jene in Fig. 1 die gleichen Teile oder Einheiten. Das Computersystem ist ähnlich jenem aus Fig. 1, außer daß die Bearbeitungsdaten für die Bearbeitung der Schlüsseldaten modifiziert worden sind und eine Speichervorrichtung zum Speichern der Schlüsseldaten hinzugefügt worden ist. Der ROM 71 dient zum Speichern der Schlüsseldaten und ist in dem Computersystem oder der Speicheranordnung, außer dem EPROM 52, zum Schutz der Schlüsseldaten davor, herausgefunden zu werden, versteckt.
• Die Bearbeitungsdaten zum Bearbeiten der Schlüsseldaten sind in dem ROM 42 gespeichert. Auf die Schlüsseldaten in dem ROM 71 wird von der CPU 2 über die Leitung 110 zugegriffen, und sie werden der CPU 2 über die Leitung 111 und weiter dem EPROM 52 über die Leitung 107 zugeführt. Daher wird die Leitung 107 zum Zuführen der externen Adreßdaten und der Schlüsseldaten zu dem EPROM 52 benutzt. Jedoch werden die Schlüsseldaten dem EPROM 52 in einer kurzen Zeitperiode, wenn die Stromversorgung der Speicheranordnung eingeschaltet ist, zugeführt; die Periode und die Zeiteinstellung werden durch Verändern eines Spannungspegels eines Gatesignals in Hoch oder Niedrig verursacht, wobei das Gatesignal dem EPROM 52 von der CPU 2 über eine Leitung 112 zugeführt wird, und die Aufeinanderfolge des Anlegens der Schlüsseldaten wird in der CPU 2 aufgestellt, entsprechend den in dem ROM 42 gespeicherten Daten.
• Der EPROM 52 in Fig. 4 wird durch Hinzufügen eines Adreßumsetzers 504 zu dem EPROM 51 nach dem Stand der Technik in Fig. 1 erhalten. Der Adreßumsetzer 504 besteht aus einer Gruppe von Transfer-Gates (TRANSFER GATE A), aus Flipflop- Schaltungen (FF) 5042 und aus logischen Exlusiv-Oder-Gattern (EOR GATE) 5043. Wenn die Schlüsselsignale oder die externen Adreßsignale den Adreßeingangsanschlüssen T0, T1,--- und T(n- 1) zugeführt werden, werden die Signale zu dem Transfer-Gate TRANSFER GATE A 5041 und dem Exklusiv-Oder-Gatter EOR GATE 5043 weitergeleitet. Das Gate-Signal Φ wird dem Transfer- Gate TRANSFER GATE A 5041 über die Leitung 112 zugeführt (eine Ader der Leitung 107 kann statt der Leitung 112 benutzt werden, um externe Verbindungsdrähte des EPROMs 52 einzusparen). Beim Stand der Technik wurden die externen Adreßsignale direkt zu der Adreßsignalschaltung 502, wie in Fig. 2 gezeigt ist, geführt, bei der vorliegenden Erfindung jedoch werden die externen Adreßsignale einmal durch den Adreßumsetzer 504 in interne Adreßsignale umgesetzt, und die internen Adreßsignale werden zu der Adreßsignalschaltung 502 geleitet; die Ordnung der Adreßsignale wird durch die Schlüsseldaten verändert.
• Der EPROM 52 besitzt zwei funktionelle Modi; einen Lesemodus und einen Schreibmodus. Die Stammdaten können im Schreibmodus in den EPROM 52 eingeschrieben werden und im Lesemodus aus dem EPROM 52 gelesen werden. Der Schreibmodus wird werksseitig durchgeführt; die Stammdaten können werksseitig unter Verwendung einer exklusiven Einrichtung, wie zum Beispiel eines EPROM-Schreibers, geschrieben oder überarbeitet werden. Fig. 4 zeigt den EPROM im Schreibmodus.
• Das Blockschaltbild des Adreßumsetzers 504 ist in Fig. 5 gezeigt. In der Figur bezeichnen die-gleichen Bezugszeichen oder Symbole wie jene in Fig. 4 die gleichen Teile oder Einheiten. Der Adreßumsetzer 504 besitzt n externe Adreßeingangsanschlüsse T0, T1, -- und T(n-1) und einen Gatesignalanschluß T01, und n Ausgänge, welche auf interne Adreßeingangsanschlüsse TT0, TT1, --- und TT(n-1) des Adreßpuf ferspeichers ADRESS BUFF 5021 gehen;- das heißt, die externen Adreßsignale, die aus den Bitsignalen AD0, AD! --- und AD(n-1) bestehen, werden in interne Adreßsignale umgesetzt und den internen Adreßeingangsanschlüssen zugeführt. Der Gatesignalanschluß T01 und die oben erwähnte Leitung 112 sind nicht immer notwendig, es kann dafür ein Anschluß der externen Adreßeingangsanschlüsse und eine Ader der Leitung 107 verwendet werden, um Verbindungsdrähte von dem EPROM 52 zu sparen. Das Exklusiv-Oder-Gatter EOR GATE 5043 besteht aus n Exklusiv-Oder-Gatter G0, G1, --- und G(n- 1), wobei jedes zwei Eingangsanschlüsse und einen Ausgangsanschluß hat. Ein Eingangsanschluß des jeweiligen EOR-Gatters ist mit dem jeweiligen externen Adreßeingangsanschluß verbunden, der andere Eingangsanschluß ist mit dem Ausgang der jeweiligen Flipflopschaltung FF verbunden, welche später erklärt wird, und der Ausgangsanschluß des jeweiligen EOR- Gatters ist mit dem jeweiligen internen Adreßeingangsanschluß des Adreßpufferspeichers ADDRESS BUFF 5021 verbunden. Da jedes EOR-Gatter ein Exklusiv-Oder-Gatter ist, ergibt sich die Beziehung zwischen dem Eingangssignal und dem Ausgangssignal des Exklusiv-Oder-Gatters EOR-GATE wie folgt:
• wenn ein Eingangssignal ein Bitsignal 0 ist, wird das Ausgangsbitsignal gleich dem anderen Eingangsbitsignal; und wenn ein Eingangssignal ein Bitsignal 1 ist, wird das Ausgangssignal ein dem anderen Eingangsbitsignal gegenüber umgekehrtes Bitsignal. Das FF 5042 besteht aus n Flipflop (FF)-Schaltungen FF0, FF1, --- und FF(n-1). Die jeweilige FF- Schaltung ist eine RS-Flipflopschaltung und funktioniert wie folgt: wenn die Stromversorgung der FF-Schaltung eingeschaltet wird und kein Eingangssignal eintrifft, welches gleich jenem einen ankommenden Eingangssignal mit einem Pegel 0 ist, liegt der Eingangspegel der FF-Schaltung auf Low (ein Pegel 0), daher befindet sich die FF-Schaltung in einem "Rücksetz"-Status, ein Ausgangssignal mit einem Pegel 1 erzeugend; wenn ein Eingangssignal mit einem Pegel 1 der FF- Schaltung zugeführt wird, erhält die FF-Schaltung einen "Setz"-Status, ein Ausgangssignal mit einem Pegel 1 erzeugend, und der "Setz"-Status wird aufrechterhalten, bis die FF-Schaltung den Pegel 0 empfängt oder die Stromversorgung der FF-Schaltung abgeschaltet wird. Das Transfer-Gate TRANSFER GATE A besteht aus n Transfer-Gatter S0, S1, --- und S(n-1), wobei jedes ein MOS-Transistor ist, welcher als Schalter wirkt. Jedes Transfer-Gatter ist zwischen jeweiligen externen Adreßeingangsanschlüssen T0, T1, --- und T(n-1) und jeweiligen FF-Schaltungen angeordnet und wird durch das Gatesignal von dem Gatesignalanschluß T01 gesteuert. Wenn der Spannungspegel des Gatesignals Φ Hoch (H) wird, ist jedes Transfer-Gatter eingeschaltet, so daß der jeweilige externe Adreßeingangsanschluß mit der jeweiligen FF-Schaltung verbunden ist, und wenn der Pegel auf Niedrig (L) geändert wird, ist das Transfer-Gatter abgeschaltet, so daß die Verbindung unterbrochen wird. Das Gatesignal wird jedem Transfer-Gatter zugeführt, so daß alle Transfer-Gatter S0, S1, --- und S(n-1) gleichzeitig durch das Gatesignal beaufschlagt werden.
• In Fig. 5 ist die Anzahl der Vorrichtungen in jeder Gruppe gleich der Anzahl (n in der Figur) der externen Adreßsignale. Die Anzahl der Vorrichtungen muß nicht immer notwendigerweise gleich der Anzahl der Adreßsignale sein, jedoch ist es besser, je größer die Anzahl der Vorrichtungen ist, um die gespeicherten Daten davor zu schützen, kopiert zu werden.
• Im Schreib- oder Lesemodus verläuft die Arbeitsweise des EPROMs 52 in folgenden drei Schritten: zuerst werden die Schlüsseldaten dem EPROM 52 zugeführt und in der Flipflopschaltung FF 5042 gespeichert, wenn die Stromversorgung des EPROMs 52 zur Vorbereitung für den Empfang der externen Adreßsignale eingeschaltet wird; zweitens werden die externen Adreßsignale dem EPROM 52 zugeführt, so daß die Stammdaten eingeschrieben oder aus dem EPROM 52 gelesen werden; und drittens werden die in der Flipflopschaltung FF 5042 gespeicherten Schlüsseldaten gelöscht, wenn die Stromversorgung des EPROMS 52 abgeschaltet wird. Wenn sich der EPROM 52 in der Speicheranordnung befindet, werden die drei Schritte im Lesemodus ausgeführt, und der erste und zweite Schritt wird automatisch durch die CPU 2 ausgeführt, entsprechend den in dem ROM 42 gespeicherten Bearbeitungsdaten, wenn die Stromversorgung der Speicheranordnung - eingeschaltet ist, wobei der dritte Schritt nur ausgeführt wird, während die Stromversorgung der Speicheranordnung abgeschaltet wird.
• In der Speicheranordnung werden die Schlüsseldaten in dem ersten Schritt den externen Adreßeingangssignalanschlüssen zugeführt und zur gleichen Zeit wird das Gatesignal O H durch Anschalten der Stromversorgung. Daher ist das jeweilige Transfer-Gatter eingeschaltet und das jeweilige Schlüsseldatenelement mit einem Pegel 1 oder 0 wird der jeweiligen FF- Schaltung zugeführt, so daß die jeweilige FF-Schaltung gesetzt wird, um das Ausgangssignal eines Pegels 1 oder 0 entsprechend dem jeweiligen Eingangschlüsseldatenelement zu erzeugen. Dann wird das Gatesignal Φ auf L zurückgesetzt. Jedoch wird der Status der jeweiligen FF-Schaltung aufrechterhalten, bis die Stromversorgung abgeschaltet wird. Unterdessen empfängt auch das jeweilige EOR-Gatter das Schlüsseldatenelement und das Ausgangssignal der jeweiligen FF-Schaltung, welches das EOR-Gatter veranlaßt, einige Ausgangssignale zu erzeugen. Jedoch verfährt die CPU 2 in dem ersten Schritt so, daß die von dem EPROM 52 kommenden Daten nicht als Stammdaten behandelt werden, es ist daher nicht notwendig, die dem EOR-Gatter in dem ersten Schritt zugeführten Schlüsseldatensignale zu betrachten.
• In dem zweiten Schritt werden die externen Adreßsignale externen Adreßeingangssignalanschlüssen zugeführt, nachdem das Gatesignal Φ auf L zurückgekehrt ist. Daher sind alle Transfer-Gates geschlossen, so daß die die jeweiligen EOR- Gatter an dem einen Eingangsanschluß jeweilige externe Adreßsignale empfangen, und das Ausgangssignal der jeweiligen FF-Schaltung, welches auf einem Pegel 0 oder 1 gehalten worden ist, an dem anderen Eingangsanschluß, dabei das Ausgangssignal des internen Adreßsignals erzeugend. Tabelle 1 zeigt dafür ein Beispiel. Tabelle 1 Adreß-Symbol Externe Adreßsignale Schlüsseldaten Interne Adreßsignale
• Tabelle 1 setzt voraus, daß die Matrix der Zellenanordnung CELL ARRAY 501 aus 16 Reihen und 16 Spalten besteht und die Adreßsymbole AD0, 1, 2 und 3 für die Reihen stehen, und AD4, 5, 6 und 7 für die Spalten stehen. Drei Gruppen von externen Adreßsignalen sind als ein Beispiel in der Tabelle gezeigt, aus denen drei Gruppen von internen Adreßsignalen erhalten werden. Durch Vergleich zwischen den jeweiligen Gruppen von externen und internen Adreßsignalen wird es klar, daß die internen Adreßsignale umgesetzt werden, um vollständig verschieden von den externen Adreßsignalen zu sein. Die Schlüsseldaten können als die 8te Potenz von 2 Möglichkeiten genommen werden; 256 Möglichkeiten.
• Fig. 10 zeigt die Beziehung zwischen zu schreibenden, gespeicherten und gelesenen Stammdaten. Die zu schreibenden Stammdaten sind die, von denen beabsichtigt ist, sie mit den externen Adreßdaten in den EPROM 52 einzuschreiben, die gespeicherten Stammdaten sind die, welche in dem EPROM 52 mittels der internen Adreßdaten gespeichert sind, und die gelesenen Stammdaten sind die, welche aus dem EPROM unter Verwendung der gleichen Adreßdaten wie jene für das Schreiben der Stammdaten gelesen werden. Die Fig. 10(1), (21)-(22) und (31)-(32) zeigen jeweils die zu schreibenden, die gespeicherten und die gelesenen Stammdaten. Die Fig. 10 (21) und (22) zeigen beide gespeicherte Stammdaten, und die Fig. 10 (31) und (32) zeigen beide gelesenen Stammdaten, aber von unterschiedlichen Beschaffenheiten. In den Figuren bedeuten die Bezugszeichen A1, A2, A3, --- die Adreßdaten, D1, D2, D3,--- bedeuten die Stammdaten, und jeweils A und D, welche in seitlicher Richtung zueinander angeordnet sind, zeigen die Stammdaten D und deren Adreßdaten A. Es gibt zwei Bündel von durchgezogenen Pfeilen zwischen den Fig. 10(1) und (21) und zwischen (21) und (31), wobei das erste bedeutet, daß die externen Adreßdaten mittels dem Schlüsseldaten in interne Adreßdaten umgesetzt worden sind, wenn die Stammdaten in die- Zellenanordnung CELL-ARRAY 501 geschrieben werden, und das letztere bedeutet, daß die in der Zellenanordnung CELL-ARRAY 501 gespeicherten Stammdaten unter Verwendung der gleichen Schlüsseldaten gelesen werden. Das erstere wird werksseitig ausgeführt, und das letztere wird auf der Anwenderseite getätigt. Daher werden, wenn die Zellenanordnung CELL ARRAY 501 aus der Speicheranordnung herausgenommen wird, und versucht wird, die gespeicherten Daten auszulesen, die Daten mit den Adreßdaten ausgelesen, die gleich den internen Adreßdaten sind. Das gleiche Ergebnis ergibt sich, wenn die gespeicherten Stammdaten in der Speicheranordnung ohne Verwendung der Schlüsseldaten ausgelesen werden. Dies ist in den Fig. 10(22) und (23) gezeigt, und ein Bündel von gestrichelten Pfeilen, die parallel verlaufen, bedeutet, daß die gespeicherten Stammdaten ohne die Schlüsseldaten gelesen werden.
• In dem dritten Schritt wird die Stromversorgung des Systems abgeschaltet, dann werden die in der FF-Schaltung 5042 gespeicherten Schlüsseldaten aufgrund der Eigenschaft der flüchtigen Speicher gelöscht.
• Die drei Schritte können ebenfalls im Schreibmodus angewendet werden, wenn die Stammdaten werksseitig unter Verwendung eines EPROM-Schreibers in das EPROM 52 eingeschrieben werden.
• In der obigen Beschreibung werden die Schlüsselsignale jeweils parallel zueinander dem EPROM 52 zugeführt. Jedoch können die Schlüsseldaten dem EPROM 52 in Reihen von Schlüsselsignalen zugeführt werden. Dazu dient die zweite in den Fig. 6 bis 9 gezeigte Ausführungsform. Diese Schlüsseldaten werden "Serienschlüsseldaten" genannt. In den Figuren bezeichnen die gleichen Bezugszeichen oder Symbole wie jene in den Fig. 1 bis 5 die gleichen Teile oder Einheiten.
• Fig. 6 zeigt ein Blockschaltbild des Computersystems mit einer erfindungsgemäßen Speicheranordnung, welche die Serienschlüsseldaten benutzt. In der Figur speichert ein ROM 72 die Serienschlüsseldaten, eine Leitung 113 dient zur Zuführung der Serienschlüsseldaten, eine Leitung 114 dient zur Zuführung eines Taktsignals, welches benötigt wird, um die Serienschlüsseldaten zu verarbeiten.
• Fig. 7 zeigt ein Blockschaltbild eines erfindungsgemäßen EPROMs, welches die Serienschlüsseldaten benutzt. Wie in der Figur gezeigt, weist der EPROM den gleichen Aufbau wie der EPROM der ersten Ausführungsform auf, ausgenommen Mittel zum Umsetzen der Schlüsseldaten von seriell in parallel. Die Umsetzung wird durch ein Schieberegister (SHIFT REG) 5045 und ein Transfer-Gatter B (TRANSFER GATE B) 5044 in dem Adreßumsetzer 504 ausgeführt. Das Schieberegister SHIFT REG 5045 besteht aus einer Vielzahl von Schieberegisterelementen, deren Anzahl kleiner als die Anzahl der externen Adreßsignale ist, die gleichzeitig dem EPROM zugeführt werden; auch für diese Anzahl kann gesagt werden, daß es besser ist, je größer die Anzahl ist, um den EPROM davor zu schützen, kopiert zu werden. Das Exklusiv-Oder-Gatter EOR GATE 5043 ist gleich jenem der ersten Ausführungsform; ein Eingangssignalanschluß empfängt jeweils ein externes Adreßsignal und der andere Eingangssignalanschluß empfängt das jeweilige Ausgangssignal des Schieberegisters SHIFT REG 5045. Die Serienschlüsseldaten und das Taktsignal werden dem Transfer-Gate TRANSFER GATE B 5044 zugeführt, in welchem sie durch das Gatesignal Φ so durchgelassen werden, daß sie jeweils dem Schieberegister SHIFT REG 5045 zugeführt werden, wobei sie das Transfer-Gate TRANSFER GATE B durchlaufen, wenn das Gatesignal Φ H ist.
• Fig. 8 zeigt ein Blockschaltbild eines Adressenumsetzers 504 der zweiten Ausführungsform. Die Wirkungsweise des Adreßumsetzers wird anhand von Fig. 9 erklärt, welche die Beziehung zwischen dem Gatesignal, den Serienadreßsignalen, den Taktimpulsen und dem Ausgagssignal des Schieberegisters SHIFT REG 5045, die als Bitsignale gezeigt sind, veranschaulicht. Ebenso ist das Blockschaltbild des Schieberegisters SHIFT REG 5045 in Fig. 9 gezeigt. Das Transfer-Gate B 5044 besteht aus zwei Transfer-Gatter G01 und G02, wobei die Serienschlüsselsignale G01 und die Taktsignale G02 zugeführt werden, und beide Signale durch das Gatesignal Φ ausgetastet, wie in den Fig. 9(a), (b) und (c) gezeigt ist. Das Gatesignal Φ, die Schlüsselsignale und die Taktsignale werden in der CPU 2 bereitgestellt, und die Größe, Anzahl und Zeiteinstellung jedes Impulses des jeweiligen Signals sind abhängig von den Eigenschaften der externen Adreßdaten und der Schlüsseldaten. Fig. 9 zeigt ein Beispiel, wenn die Anzahl der externen Adreßsignale acht ist und das Schieberegister 5045 aus acht Elementen M0, M1, --- und M7 besteht, wie in Fig. 9(c) gezeigt ist. Die Taktsignale werden jedem Element des Schieberegisters 5045 zugeführt, die Schlüsselsignale werden dem Schieberegister von M0 bis M7 zugeführt, und die beiden Signale haben die in Fig. 9(b) und (c) gezeigte Beziehung (die Abzisse in Fig. 9(a), (b) oder (c) ist in der Zeit "t" ausgedrückt). In Fig. 9(a) und (b) erzeugt jedes Element des Schieberegisters das Ausgangssignal mit einem Pegel 1, wenn die führende Flanke des Taktimpulses mit dem hohen Pegel des Schlüsselsignals übereinstimmt, und das Element erzeugt das Ausgangssignal mit einem Pegel 0, wenn die führende Flanke mit dem niedrigen Pegel des Schlüsselsignals übereinstimmt. Der von jedem Element erzeugte Ausgangspegel wird an der nachgezogenen Flanke jedes Taktimpulses zum nächsten Element geschoben. Somit erzeugt das Element M0 einen Pegel 1 zum Zeitpunkt t&sub1; und der Pegel 1 wird zum Zeitpunkt- T&sub2; zum nächsten Element geschoben, usw. Als ein Ergebnis erzeugt, wenn alle Impulse dem Schieberegister zugeführt worden sind (-zum Zeitpunkt t&sub1;&sub6; in der Figur) das jeweilige Element den Ausgangspegel, wie er in Fig. 9(d) gezeigt ist, und dieser Status wird aufrechterhalten, bis die Stromversorgung des Schieberegisters abgeschaltet wird. Auf diese Weise werden die in Fig. 9(b) gezeigten Serienschlüsseldaten in die in Fig. 9(d) gezeigten parallelen Schlüsseldaten umgesetzt, wobei die umgesetzten parallelen Schlüsselsignale jeweils dem Exklusiv-Oder-Gatter 5043 zugeführt werden. Die Aufeinanderfolge des Zuführens des Gatesignals, der Schlüsseldaten und der Taktsignale zu dem EPROM, und die drei Schritte zum Schreiben in das oder Lesen der Stammdaten aus dem EPROM gleichen jenen in der ersten Ausführungsform.
• In der ersten und zweiten Ausführungsform ist der Adreßumsetzer 504 zwischen den Eingangsanschlüssen für die externen Adreßsignale und den Adressenpufferspeicher 5021 in der Adressensignalschaltung 502 angeordnet, wie in Fig. 4, 5, 7 oder 8 gezeigt ist. Jedoch kann der Adreßumsetzer 504 zwischen dem Adreßpufferspeicher 5021 und den Decodern (ROW DEC 5022 und COLUMN DEC 5023) in der Adreßsignalschaltung angeordnet werden.
• Bei der Verwendung der Speicheranordnung mit dem EPROM bei einem System, wie einem Computersystem, wie es in der ersten und zweiten Ausführungsform erwähnt ist, können die Stammdaten aus dem EPROM selbst nicht kopiert werden, da die Schlüsseldaten nicht im EPROM gespeichert werden, und die Schlüsseldaten nicht gefunden werden können, weil sie in der Peripherie des EPROMs (dort gibt es eine Menge von elektrischen Komponenten) gespeichert sind, und die Schlüsseldaten nur in dem geschlossenen System benutzt werden; niemand weiß, was und wo die Schlüsseldaten sind, außer dem Systemhersteller. Die in dem Adreßumsetzer verwendeten Komponenten bestehen aus Metalloxid-Halbleiter (MOS), so daß der zusätzliche Stromverbrauch so klein ist, daß er weniger als ein Prozent des Stromverbrauchs des gewöhnlichen EPROMs beträgt. Die Baugröße des EPROMs ist die gleiche wie jene des üblichen EPROMs, da die zusätzlichen Komponenten klein sind und auch die zusätzlichen Verbindungsdrähte gering sind. Daher ist die Vergrößerung der kosten auf Grund der vorliegenden Erfindung vernachlässigbar. Das EPROM kann auf herkömmliche Weise ohne die Schlüsseldaten benutzt werden, da jede FF-Schaltung oder jedes Element des Schieberegister das Ausgangssignal mit einem Pegel 0 erzeugt, wenn das Gatesignal Φ nicht angelegt wird, daher kann auf die Stammdaten nur über die externen Adreßsignale ohne die Schlüsseldaten zugegriffen werden.
• In den oben erwähnten Ausführungsformen wird das EPROM für die Halbleiterspeichervorrichtung verwendet, jedoch kann auch eine programmierbare Festspeichervorrichtung (PROM), deren gespeicherte Daten nicht gelöscht werden können, wenn die Daten in diese eingeschrieben worden sind, als Halbleiterspeichervorrichtung in der Speicheranordnung verwendet werden.

Claims (7)

1. Programmierbare Festwertspeichervorrichtung zum Speichern von Stammdaten, zum Empfang von externen Adreßdaten und Schlüsseldaten, mit

einer Vielzahl von Adreßeingangsanschlüssen (T0, T1, . . . , T(n-1) zum Empfang der genannten externen Adreßdaten,

einer Vielzahl von nichtflüchtigen Speicherzellen (501) zum Speichern der genannten Stammdaten,

flüchtigen Speichermitteln (5042, 5045) zum Speichern der Schlüsseldaten,

Adreßumsetzungsmittel (504) zum Umsetzen der genannten externen Adreßdaten in interne Adreßdaten gemäß den genannten in den genannten flüchtigen Speichermittel (5042, 5045) gespeicherten Schlüsseldaten, und

Mittel (502) für den Zugriff auf die genannten nichtflüchtigen Speicherzellen, die durch die genannten internen Adreßdaten bestimmt sind, dadurch gekennzeichnet, daß die genannten Schlüssseldaten direkt von den genannten Adreßeingangsanschlüssen zu den genannten flüchtigen Speichermittel (5042, 5045) als Reaktion auf ein Steuersignal (Φ) übertragen werden.

2. Programmierbare Festwertspeichervorrichtung nach Anspruch 1, gekennzeichnet durch von dem genannten Steuersignal (Φ) gesteuerte Übertragungsgates (5041, 5043), wobei die genannten Übertragungsgates (5041, 5043) die an den genannten Adreßeingangsanschlüssen angelegten genannten Schlüsseldaten zu den genannten flüchtigen Speichermittel übertragen.

3. Programmierbare Festwertspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die genannten Adreßumsetzungsmittel (1504) eine Vielzahl von logischen Gate-Schaltungen (5043) aufweisen.

4. Programmierbare Festwertspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die genannten logischen Gate- Schaltungen (5043) eine Vielzahl von Exklusiv-ODER-Gatter (G0, G1, . . . , G(n-1)) aufweisen.

5. Programmierbare Festwertspeichervorrichtung nach einem der vorhergehenden Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die genannten flüchtigen Speichermittel (5042) eine Vielzahl von Flipflop-Schaltungen (FF0, FF1, . . . , FF(n-1)) aufweisen.

6. Programmierbare Festwertspeichervorrichtung nach einem der vorhergehenden Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die genannten flüchtigen Speichermittel (5045) ein Schieberegister (M0, M1, . . . , M(n-1)) aufweisen.

7. Anwendung eines programmierbaren Festwertspeichers nach einem der Ansprüche 1 bis 4, gekennzeichnet durch nichtflüchtige Speichermittel (71) zum Speichern der genannten Schlüsseldaten, Mittel (2) zum Bearbeiten der Aufeinanderfolge des Einschreibens der genannten Stammdaten in das genannte Speichersystem unter Verwendung der genannten Schlüsseldaten und zum Auslesen der genannten gespeicherten Stammdaten aus dem genannten Speichersystem unter Verwendung der genannten Schlüsseldaten.