DE2347968B2 - Assoziative speicherzelle - Google Patents

Assoziative speicherzelle

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DE2347968B2 DE19732347968 DE2347968A DE2347968B2 DE 2347968 B2 DE2347968 B2 DE 2347968B2 DE 19732347968 DE19732347968 DE 19732347968 DE 2347968 A DE2347968 A DE 2347968A DE 2347968 B2 DE2347968 B2 DE 2347968B2
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Description

60
Die Erfindung bezieht sich auf eine assoziative Speicherzelle nach dem Oberbegriff des Patentanspruches 1.
Solche Speicherzellen sind bekannt. Beispielsweise sind in den US-Patentschriften 37 01 980 und 37 05 390 Speicherzellen beschrieben, die aus vier MOS-Transistoren bzw. aus drei bis fünf MOS-Transistoren bestehen. Von diesen Speicherzellen werden jeweils vier Operationen, nämlich Schreiben, Lesen, Vergleichen und Regenerieren, ausgeführt
In »Electronics« 11, Sept. 1972, S. 2OE bis 25E und »Elektronics« Okt 23, 1972 sind MNOS-Transistoren, insbesondere wegen der fast unbegrenzten langen Speichermöglichkeit, die vom Vorhandensein einer Stromquelle unabhängig ist, beschrieben.
In der US-Patentschrift 36 33 182 ist ein Speicherelement beschrieben, das aus einem Flip-Flop mit vier, bezüglich ihres Aufbaues nicht näher beschriebenen Feldeffekttransistoren und aus fünf weiteren Feldeffekttransistoren besteht Mit diesem Speicherelement werden ebenfalls die vier obengenannten Operationen ausgeführt
Bei solchen bekannten Speicheranordnungen sind keine elektronischen Schaltmittel zur Erhaltung der Information bei Ausfall der Versorgungsspannung vorgesehen.
Demgemäß besteht eine Aufgabe der Erfindung darin, eine assoziative Speicherzelle mit MOS-Transistoren anzugeben, bei der die eingeschriebene Information bei Ausfall der Versorgungsspannung erhalten bleibt
Diese Aufgabe wird durch eine wie eingangs bereits erwähn'.e assoziative Speicherzelle gelöst, die durch die in dem kennzeichnenden Teil des Patentanspruches 1 angegebenen Merkmale gekennzeichnet ist.
Ein Vorteil einer erfindungsgemäßen assoziativen Speicherzelle besteht darin, daß nach dem Einschreiben der Information in die MOS-Speichertransistoren der Speicherzelle nahezu beliebig viele Auslese- und Vergleichsvorgänge mit der Geschwindigkeit der üblichen MOS-Schaltkreise durchgeführt werden können.
Vorteilhafterweise kann jedoch die alte Information mit Hilfe von geeigneten Spannungsimpulsen gelöscht und eine neue Information in die MNOS-Speichertransistoren eingeschrieben werden.
Vorteilhafterweise dienen erfindungsgemäße assoziative Speicherzellen zum Aufbau von Datenkarteien, bei denen keine Pufferbatterien zum überbrücken eines Spannungsausfalls vorgesehen sind.
Weitere Erläuterungen zur Erfindung gehen aus der Beschreibung und den Figuren oevorzugter Ausführungsbeispiele der Erfindung und ihrer Weiterbildungen hervor.
F i g. 1 zeigt in schematischer Darstellung eine erfindungsgemäße assoziative Speicherzelle in Ein-Kanal-Technologie.
F i g. 2 zeigt in schematischer Darstellung das Schaltbild einer erfindungsgemäßen Speicherzelle in einer Technologie mit getrennten Substratgebieten.
F i g. 3 zeigt in schematischer Darstellung das Schaltbild einer erfindungsgemäßen Speicherzelle in einer Komplementär-MOS-Technologie.
Zu der Erfindung führten die folgenden Überlegungen. Wegen der relativ langen Zeiten (10 bis 50 μβ) und hohen Spannungen (± 35 V), die benötigt werden, um in MNOS-Transistoren Informationen einzuschreiben, sind MNOS-Speicher vor allem für elektrisch umprogrammierbare Festwertspeicher geeignet, deren Information nur einige Male eingeschrieben, aber mehrmals ausgelesen werden soll. Durch die Verwendung von MNOS-Speichertransistoren bleibt die Information bei Ausfall der Versorgungsspannung erhalten.
Bei assoziativen Speichern mit Halbleiterelementen ist häufig ein ähnlicher Betrieb wie bei umprogrammierbaren Festwertspeichern erwünscht. Dabei wird die
Information einmal eingeschrieben und anschließend mit anderen, von außen angelegter» Informationen verglichen. Stimmen die in dem Speicher abgespeicherte Information und die außen angelegte Information überein, so wird dies an einem Ausgang der Speicherschaltung angezeigt Im allgemeinen werden auf einen Schreibvorgang zahlreiche Lese- oder Vergleichsvorgänge folgea Bei solch einem Speicher kann es wünschenswert sein, daß die Information auch bei Netzspannungsausfall weiterhin gespeichert bleibt
In der F i g. 1 sind die MNOS-Transistoren mit 1 und 2 und die Schalttransistoren mit 3 und 4 bezeichnet Je ein MNOS-Transistor ist dabei mit je einem Schalttransistor in einem Ast in Reihe geschaltet Beispielsweise ist der MNOS-Transistor 1 mit dem Schalttransistor 3 und der MNOS-Transistor 2 mit dem Schnlttransistor 4 in Reihe geschaltet An den Punkten 7 und 17 liegt die Versorgungsspannung Udd an. Vorzugsweise liegt der Punkt 17 an Masse und der Punkt 7 an Masse und der Punkt 7 an -20 V. Der Punkt 17 ist ein gemeinsamer Punkt der beiden parallelgeschalteten Äste. Zwischen dem anderen gemeinsamen Punkt 16 dieser Äste und dem Punkt 7 ist vorzugsweise der Widerstand 6 angeordnet Gleichzeitig ist der Ausgang 5 der Speicherzelle mit dem Punkt 16 verbunden.
Die beiden MNOS-Transistoren besitzen jeweils eine veränderbare Einsatzspannung. In diesen Transistoren wird die Information bzw. das Komplement der Information abgespeichert Die Transistoren 3 und 4 sind übliche Schalttransistoren, vorzugsweise Feldeffekttransistoren. An die Gateleitungen 9 bzw. 10 der Schalttransistoren 3 bzw. 4 wird die einzuspeichernde Information bzw. die Vergleichsinformation angelegt. Die GateleiHingen der Speichertransistoren 1 und 2 sind gemeinsam über die Leitung 8 ansteuerbar. An dem Ausgang 5 der Speicherschaltung ist ablesbar, ob die abgefragte Information, die an den Gateanschlüssen 9 bzw. 10 der Schalttransistoren 3 bzw. 4 anliegt mit der in den Speichertransistoren 1 und 2 abgespeicherten Information übereinstimmt oder nicht
Im folgenden soll nun kurz der Einschreibvorgang für eine Schaltung in p-Kanal-Technik beschrieben werden. Im gelöschten Zustand der Speicherzelle mögen beide Speichertransistoren 1 und 2 die Einsatzspannung Un (ca. - 2 V) besitzen. Soll nun beispielsweise in die assoziative Speicherzelle die Information »1« eingeschrieben werden, so wird an die Gateleitung 9 des Schalttransistors 3 ein negativer Impuls angelegt. Dieser negative Impuls entspricht der Information »1«. Gleichzeitig wird auch an die Gateleitungen der Speichertransistoren 1 und 2 über die Leitung 8 ein hoher negativer Schreibimpuls angelegt. Da der Schalttransistor 3 infolge des an seinem Gateanschluß 9 anliegenden negativen Impulses leitend geschaltet ist, liegt die durch den an dem Gate des Speichertransistors 1 anliegenden hohen negativen Schreibimpuls verursachte Inversionsschicht in diesem Speichertransistor vorzugsweise an Massepotential. Dadurch kann sich die volle negative Schreibspannung am Isolator des MNOS-Speichertransistors 1 ausbilden; die Einsatzspannung dieses Speichertransistors wird verschoben. Der Speichertransistor 1 hat nun die Einsatz.spannung UT\ (ca. - 12 V). Da der Schalttransistor 4 sperrt, liegt die Inversionsschicht des Speichertransistors 2 über den Widerstand 6 etwa auf dem Potential der Versorgungsspannung Udd- Diese resultierende Spannung am Gateisolator reicht dann nicht aus, um die Einsatzspannuner zU verschieben. Der Speichertransistor 2 behält
1/2 5
0 0 1
1 0 0
0 1 0
1 1 1
also die Einsatzspannung Uw- Somit steht in dem Speichertransistor 2 das Komplement der Informatioa
Soll die Information »0« in die Speicherzelle eingeschrieben werden bzw. gespeichert bleiben, so wird, während an der Leitung 8 der hohe negative Schreibimpuls anliegt, der Schalttransistor 3 über seinen Gateanschluß 9 gesperrt und der Schalttransistor 4 über seinen Gateanschluß 10 leitend geschaltet
An Hand der im folgenden angegebenen Wahrheitstabelle soll nun der Vergleichsvorgang beim Lesen näher erläutert werdea
Ist die eingeschriebene Information »0« und die zu vergleichende Information ebenfalls »0«, so ist der Schalttransistor 4 leitend. Da gleichzeitig an die Gateleitungen der Speichertransistoren 1 und 2 über die Leitung 8 während des Vergleichens eine Lesespannung Ul angelegt wird, die dem Mittelwert der Einsatzspannungen ί/jo und Ut\ der Transistoren 1 und 2 entspricht, leitet nur der Speichertransistor 1. Der Speichertransistor 2 sperrt dagegen. Dadurch wird bewirkt, daß der Ausgang 5 der Speicherschaltung auf dem Potential der Versorgungsspannung - Udd, die an dem Punkt 7 der
Speicherschaltung anliegt, bleibt (Übereinstimmung). Wird dagegen von außen die Information »1« angelegt und ist in der Speicherschaltung aber eine »0« eingeschrieben, so leiten die Transistoren 1 und 3. Das Ausgangspotential am Ausgang 5 geht daher gegen Null Volt (Nichtübereinstimmung).
Ist eine »1« in der Speicherzelle abgespeichert und wird von außen eine »0« angelegt, so leiten die Transistoren 2 und 4, das Ausgangspotential an dem Ausgang 5 geht wieder gegen Null Volt (Nichtüberein-Stimmung).
Wird schließlich eine eingeschriebene »Ϊ« mit einer von außen angelegten »1« verglichen, so leiten die Transistoren 2 und 3, das Potential am Ausgang 5 bleibt wieder auf dem Versorgungspotential — L/Do(Überein-Stimmung).
Wie aus der Wahrheitstabelle ersichtlich ist, ist eine eindeutige Unterscheidung zwischen Übereinstimmung und Nichtübereinstimmung der Information möglich.
Soll die eingeschriebene Information nur ausgelesen werden, so wird an die Leitungen 8 und 9 eine Lesespannung angelegt, während der Anschluß 10 auf Massepotential gehalten wird.
Bei der oben beschriebenen assoziativen Speicherzelle wird die Information nicht bitweise, sondern wortweise eingeschrieben. Dies bedeutet, daß bei der Anordnung von erfindungsgemäßen assoziativen Speicherzellen in einer Speichermatrix vor jedem Schreibvorgang die ganze Zeile gelöscht werden muß.
Bei der in der F i g. 2 dargestellten erfindungsgemäßen assoziativen Speicherzelle kann die Information bitweise eingeschrieben werden. Dies wird dadurch erreicht, daß die Speichertransistoren 1 und 2 elektrisch voneinander getrennte und getrennt ansteuerbare Substratanschlüsse besitzen.
<>5 Einzelheiten der Fig. 2, die bereits in der Fig. 1 beschrieben wurden, tragen die entsprechenden Bezugszeichen. Die Speicherzelle der F i g. 2 ist vorzugsweise in einer Technologie mit Trenn-Diffusionen oder
in einer ESFl-Technologie aufgebaut Dabei wird unter ESFI-Technologie eine Technologie verstanden, bei der auf einem elektrisch isolierenden Substrat elektrisch voneinander getrennte inselförmige Siliziumschichten aufgebracht sind In diesen inselförmigen Siliziumschichten sind dabei die Transistoren 1 bis 4 angeordnet. Der MNOS-Speichertransistor 1 ist über die Leitung 82 und der MNOS-Speichertransistor 2 über die Leitung 81 ansteuerbar. Außerdem ist der Speichertransistor 1 über die Leitung 14, die mit seinem Substratanschluß, und der Speichertransistor 2 über die Leitung 15, die mit seinem Substratanschluß verbunden ist, ansteuerbar. Das Einspeichern von Information und das Vergleichen von einer an der assoziativen Speicherzelle anliegenden Information mit der in dieser Schaltung eingespeicherten Information erfolgt im wesentlichen wie bei der bereits im Zusammenhang mit der F i g. 1 beschriebenen Speicherzelle. Das Einschreiben der Information in die Speichertransistoren 1 und 2 erfolgt jedoch im Koinzidenz-Betrieb. Dies bedeutet, daß beim Einschreiben die Schreibspannung gleichzeitig an dem Gateanschluß und an dem Substratanschluß des Speichertransistors anliegen muß. Soll beispielsweise in den Speichertransistor 1 eingeschrieben werden, so muß die Einschreibspannung gleichzeitig an der Leitung 82 und an der Leitung 14 anliegen.
Bei der in der F i g. 3 dargestellten assoziativen Speicherzelle, in die die Information ebenfalls bitweise eingeschrieben werden kann, wird im Vergleich zur Speicherzelle nach der Fig.2 zum Ansteuern der Speichertransistoren 1 und 2 nur eine Gateleitung benötigt Einzelheiten der F i g. 3, die bereits im Zusammenhang mit anderen Figuren beschrieben wurden, tragen dieselben Bezugszeichen. Die MNOS-Speichertransistoren der erfindungsgemäßen Speicher zelle nach F i g. 3 sind zueinander komplementär. Beispielsweise handelt es sich bei den Transistoren 1 und 3 um p-Kanal-Transistoren und bei den Transistoren 2 und 4 um n-Kanal-Transistoren. Beim Anlegen eines negativen Schreibimpulses an den p-Kanal-Speichertransistor wird die Einsatzspaninung in den negativen Bereich verschoben. Der Transistor ist vom Anreicherungstyp. Derselbe Impuls an einem n-Kanal-Transistor verschiebt die Einsatzspannung auch in den
ίο negativen Bereich. Der Transistor ist jedoch nun vom Verarmungstyp, was bedeutet, daß er bei einer Gatespannung von Null Volt leitet. Beim Anlegen eines positiven Schreibimpulses läßt sich der entgegengesetzte Effekt erzielen. Beide Transistoren haben eine
is positive Einsatzspannung, der p-Kanal-Transistor ist vom Verarmungstyp und der n-Kanal-Transistor vom Anreicherungstyp.
Zum bitweisen Einschreiben muß die Schreibspannung wieder, wie auch bei der Schaltuni; nach F i g. 2, gleichzeitig an den Gateanschluß eines Speichertransistors und an seinen Substratanschluß angelegt werden. Da jedoch die MNOS-Speichertransistoren zueinander komplementär sind, benötigt man. infolge des oben beschriebenen Effektes, nur eine gemeinsame Gatelei-
2s tung 83 und eine gemeinsame Substratanschlußleitung 13 zum Einschreiben der Information in die Speichertransistoren. Beim Auslesen bleiben sowohl die Substratleitung 13 als auch die Gateleitung 83 auf Null Volt Es ist dann immer einer der beiden Transistoren 1
yo und 2 im leitenden Zustand. Das Auslesen und Vergleichen läuft ähnlich wie bei der erfindungsgemäßen Speicherzelle nach F i g. 1.
Bei der erfindungsgemäßen Speicherzelle nach F ι g. 3 ist die Zahl der Leitungen und damit die Elementtläche
.o vorteilhafterweise reduziert.
Hierzu 1 Blatt Zeichnuneen

Claims (6)

Patentansprüche:
1. Assoziative Speicherzelle mit zwei parallel geschalteten Ästen, wobei diese Äste aus zwei in Reihe geschalteten Transistoren vom MOS-Typ bestehen und an eine gemeinsame Versorgungsspannungsquelle angeschaltet sind, mit wenigstens einer Bitleitung und mit einem Ausgang für das assoziative Vergleichsergebnis, dadurch ge- ίο kennzeichnen daß in jeweils einem Ast ein MNOS-Speichertransistor (1, 2) und jeweils ein Schalttransistor (3, 4) vorgesehen sind, daß die einzuspeichernde Information bzw. die Vergleichsinformation an Gateleitungen (9, 10, 91) der Schalttransistoren (3, 4) anlegbar ist, wobei diese Gateleitungen die Bitleitungen darstellen, und daß in <en MNOS-Transistoren (1, 2) die Information tpeicherbar ist, wobei gleichzeitig an den Gateanichlüssen (8,81), 82,83) der MNOS-Transistoren ein Schreibimpuls anliegt
2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Transistoren (1, 2,3 und 4) in Ein-Kanal-Technik ausgeführt sind und daß die Gateelektroden der MNOS-Speichertransistoren (1 und 2) gemeinsam über eine Leitung (8) ansteuerbar sind.
3. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Transistoren (1,3 des einen Astes jeweils in eigenen Substraten, die voneinander und von den Substraten der Transistoren (2, 4) des anderen Astes getrennt sind, aufgebaut sind, daß der Speichertransistor (1) des einen Astes über eine Substrat-Anschlußleitung (14) und eine erste Gate-Anschlußleitung (82) und der Speichertransistor (2) des anderen Astes über eine Substrat-Anschlußleitung (15) und eine zweite Gate-Anschlußleitung (81) ansteuerbar sind.
4. Speicherzelle nach Anspruch 3, dadurch gekennzeichnet, daß sie in einer ESFI-Technologie aufgebaut ist, wodurch sämtliche Transistoren (1 bis
4) elektrisch getrennt sind.
5. Speicherzelle nach Anspruch 3, dadurch gekennzeichnet, daß die Transistoren (1 bis 4) durch eine Trenn-Diffusion elektrisch getrennt sind.
6. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Transistoren (1 und 3) des einen Astes komplementär zu den Transistoren (2 und 4) des anderen Astes sind, daß die Schalt -Transistoren (3 und 4) über eine gemeinsame Gatean-Schlußleitung (91) ansteuerbar sind und daß die MNOS-Speichertransistoren Transistoren (1 und 2) über eine gemeinsame Gateanschlußleitung (83) und über eine gemeinsame Substratanschlußleitung (13) ansteuerbar sind.
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