KR100299993B1 - 게이트 어레이 장치용 정적 랜덤 액세스 메모리 - Google Patents

게이트 어레이 장치용 정적 랜덤 액세스 메모리 Download PDF

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Abstract

게이트 어레이 장치(10)는 다수의 정적 랜덤 액세스 메모리 셀(11)을 포함한다. 각각의 메모리 셀(11)은 n-채널 통과 게이트 트랜지스터(12 및 14), n-채널 구동 트랜지스터(16 및 18) 및 p-채널 트랜지스터(20 및 22)를 포함한다. 메모리 셀(11) 내의 모든 트랜지스터는 거의 동일한 크기이다. 저항 소자(23)는 각각의 메모리 셀(11) 내의 p-채널 트랜지스터(20 및 22)에 접속되어, 새로운 전원 전압(

Description

게이트 어레이 장치용 정적 랜덤 액세스 메모리
제1도는 양호한 게이트 어레이 장치용 정적 랜덤 액세스 메모리를 간략하게 도시한 개략도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 게이트 어레이 장치 11 : 정적 랜덤 액세스 메모리 셀
12, 14 : n-채널 통과 게이트 트랜지스터
20, 22 : p-채널 트랜지스터 16, 18 : n-채널 구동 트랜지스터
23 : 저항 소자
본 발명의 일반적으로 집적 회로 장치, 특히 게이트 어레이 장치용 정적 랜덤 액세스 메모리에 관한 것이다.
종래의 정적 랜덤 액세스 메모리 셀은 어드레스 라인에 의해 활성화된 n-채널 통과 게이트 트랜지스터로 구성된다. n-채널 통과 게이트 트랜지스터는 메모리 셀 내에서 n-채널 구동 트랜지스터 및 p-채널 트랜지스터를 구동시킨다. 저 전력 판독/기록 동작을 고속으로 달성하기 위해서는 통과 게이트 트랜지스터의 게이트 폭은 전형적으로 구동 트랜지스터 폭의 약 1/3 정도이며, p-채널 트랜지스터의 게이트 폭은 통과 게이트 트랜지스터의 폭과 같거나 작아야 한다. 이러한 크기의 구성은 저 전력 판독/기록 동작을 고속으로 달성하고 메모리 셀이 데이타 기록 동작을 양호하게 수행할 수 있게 한다.
그러나, 게이트 어레이 장치에서는, 특히 트랜지스터의 크기에 대한 제어를 행할 수 없어서 회로 설계자는 이용가능한 트랜지스터로 설계해야만 한다. 게이트 어레이 장치 내의 트랜지스터들의 크기는, 신호 상승 시간과 하강 시간을 가능한 한 동일하게 유지하기 위해 거의 동일하다. 게이트 어레이 내의 비슷한 크기의 베이스 셀 트랜지스터들로 인해 정적 랜덤 액세스 메모리 셀 설계가 어렵게 된다. 따라서, 게이트 어레이 장치 내에, 이용가능한 트랜지스터의 크기 제한을 극복할 수 있는 정적 랜덤 액세스 메모리를 구비하는 것이 바람직하다.
상술한 내용으로부터, 게이트 어레이 내의 베이스 셀 트랜지스터들의 비슷한 크기에도 불구하고 최적의 성능을 달성할 수 있는 게이트 어레이 장치용 정적 랜덤 액세스 메모리 셀을 제공할 필요가 있는 것을 알 수 있을 것이다. 또한, 메모리 셀의 성능을 향상시키기 위해 트랜지스터의 크기를 감소시킨 효과를 갖는 게이트 어레이 장치용 정적 랜덤 액세스 메모리 셀을 제공하는 것이 필요하다.
본 발명에 따르면, 종래의 게이트 어레이 기반의 정적 랜덤 액세스 메모리에 관련된 단점 및 문제점들이 상당히 감소되거나 또는 제거된 게이트 어레이 장치용 정적 랜덤 액세스 메모리가 제공된다.
본 발명은 게이트 어레이 내부에 거의 동일한 크기를 갖는 다수의 베이스 셀 트랜지스터를 포함한다. 베이스 셀 트랜지스터는 정적 랜덤 액세스 메모리 셀 내에 연결된 n-채널 트랜지스터 및 p-채널 트랜지스터를 포함한다. 저항 소자가 p-채널 트랜지스터에 접속되어 p-채널 트랜지스터의 크기가 n-채널 트랜지스터의 크기 이하로 감소되는 효과와 동일한 효과를 발생시켜 메모리 셀의 속도 및 안정성을 증가 시키게 된다.
본 발명의 정적 랜덤 액세스 메모리 셀은 종래 기술 범위의 게이트 어레이 정적 랜덤 액세스 메모리를 능가하는 다양한 기술적인 장점들을 제공한다. 예를 들어, 한 가지 기술적인 장점은 게이트 어레이의 베이스 셀 트랜지스터만을 사용하여 메모리 셀의 속도와 안정성을 향상시킨다는 것이다. 다른 기술적인 장점은 정적 랜덤 액세스 메모리 설계를 위한 게이트 어레이 내부의 베이스 셀 트랜지스터들의 크기가 비슷한 것을 극복한 것이다. 또 다른 기술적인 장점은 특정 트랜지스터의 크기를 감소시키는 것과 동일한 효과를 발생시켜 데이타 기록 동작 성능을 개선한 것이다. 다른 기술적인 장점은 다음의 상세한 설명, 도면 및 특허 청구의 범위로부터 본 분야의 숙련된 기술자들에게는 명백한 것이다.
본 발명과 본 발명의 장점을 더 완전하게 이해하기 위해, 동일한 소자에는 동일한 번호를 붙인 첨부된 도면과 함께 상세한 설명이 기술된다.
제1도는 게이트 어레이 장치(10)의 개략도이다. 게이트 어레이 장치(10)는 셀(11)로서 예시된 바와 같은 다수의 정적 랜덤 액세스 메모리 셀을 포함한다. 셀(11)은, 각각 열 어드레스 라인(CO및 C1)에 연결된 소스, 및 행 어드레스 워드 라인에 연결된 게이트를 갖는 n-채널 통과 게이트 트랜지스터(12 및 14)를 포함한다. 통과 게이트 트랜지스터(12)는 n-채널 구동 트랜지스터(16)의 드레인 및 n-채널 구동 트랜지스터(18)의 게이트에 연결된 드레인을 갖는다. 통과 게이트 트랜지스터(12)의 드레인은 또한 p-채널 트랜지스터(20)의 소스 및 p-채널 트랜지스터(22)의 게이트에 연결된다. 통과 게이트 트랜지스터(14)는 구동 트랜지스터(16)의 게이트 및 구동 트랜지스터(18)의 드레인에 연결된 드레인을 갖는다. 통과 게이트 트랜지스터(14)의 드레인은 또한 p-채널 트랜지스터(20)의 게이트 및 p-채널 트랜지스터(22)의 소스에 연결된다. 구동 트랜지스터(16 및 18)의 소스는 접지와 같은 중간 전압 레벨에 연결된다. p-채널 트랜지스터(20 및 22)의 드레인은 양호하게는 p-채널 트랜지스터(24, 26 및 28)를 포함하는 저항 소자(23)에 연결된다. p-채널 트랜지스터(24, 26 및 28)는 전원 전압(VCC)에 연결된다.
저항 소자(23)는 p-채널 트랜지스터(20 및 22)의 크기를 구동 트랜지스터(16 및 18)의 크기 이하로 감소시키는 것과 동일한 효과를 가져온다. 저항 소자(23)는 특정 열 내의 각각의 정적 랜덤 액세스 메모리 셀(11)에 대해점에서 새로운 전원 전압을 발생시킨다. 새롭게 발생된 전원 전압이 동일 열 내의 각각의 메모리 셀(11)에 연결되었지만, 동일 열 내에 위치된 셀의 데이타는 셀 판독/기록 동작에 기인한 공통공급점에서의 전압 강하에 의해 파괴되지 않는데, 그 이유는 한번에 열당 하나의 셀만이 적절한 어드레스 신호에 의해 선택되기 때문이다. 그러나, 공급점에서의 기생 캐패시턴스로 인해 기록 동작의 감속을 일으킬 수도 있는데, 그 이유는 발생된 전원 전압이 하나의 열 내의 각각의 셀에 구속되어 있기 때문이다. 고속 기록 동작을 위해서는, 어레이 내의 각각의 열에 대해 하나 이상의 저항 소자(23)를 사용하여 발생된전원 전압을 적절한 섹션들로 분할할 필요가 있을 것이다.
게이트 어레이는 여러가지 광범위한 응용을 위해 일반적인 트랜지스터로 제조되기 때문에, 게이트 어레이 내의 트랜지스터는 최적 성능 특성을 갖지 못하며 주문 제조형 트랜지스터에 비해 크기가 크다. 적절한 정적 랜덤 액세스 메모리 동작을 위해서는, p-채널 트랜지스터는 통과 게이트 트랜지스터만큼 작고, 구동 트랜지스터보다 더 작아야 한다. 그러나, 게이트 어레이 장치에서, p-채널 트랜지스터의 크기는 n-채널 트랜지스터와 같거나 더 커서, 양호한 메모리 셀 동작을 위해 트랜지스터에 의해 형성되는 래치를 플립하기가 어렵게 된다. 저항 소자(23)는, p-채널 트랜지스터를 약화시킴으로써 부분 최적의 일반적인 게이트 어레이 트랜지스터의 성능을 향상시키는 매카니즘을 제공하여 p-채널 트랜지스터의 크기를 감소시키는 것 같은 효과를 가져온다. 저항 소자(23)에 의해 제공되는 저항의 크기는, p-채널 트랜지스터를 얼마만큼 약화시키는가와 이로 인한 p-채널 트랜지스터 크기 감소 효과량을 결정한다. 적절한 동작을 위해, 저항 소자(23)에 의해 제공되는 저항의 크기는, p-채널 트랜지스터의 크기를 n-채널 트랜지스터의 크기의 절반으로 감소시키는 효과를 가지기에 충분해야 한다.
따라서, 본 발명에 따라 상술된 장점을 만족하는 게이트 어레이 장치용 정적 랜덤 액세스 메모리가 제공되었음이 분명하다. 양호한 실시예가 상세하게 기술되었지만, 다양한 변화, 대체 및 변형이 가능하다는 것을 이해해야 한다. 예를 들어, 저항 소자(23)는 양호한 실시예에서 도시되는 p-채널 트랜지스터 이외의 다른 소자로 구성될 수 있다. 또한, 본 분야에 숙련된 자는 양호한 실시예에서 도시되는 것으로 부터 트랜지스터 기술을 변형시킬 수 있다. 다른 예는 본 분야에 숙련된 기술자들에 의해 쉽게 확인가능할 것이고, 첨부된 특허 청구의 범위에 의해 한정되는 본 발명의 범위 및 취지를 벗어남이 없이 행해질 수 있다.

Claims (17)

  1. 게이트 어레이 장치에 있어서, 다수의 정적 랜덤 액세스 메모리 셀 - 상기 메모리 셀 각각은 거의 동일한 크기를 갖는 n-채널 트랜지스터 및 p-채널 트랜지스터를 구비하며, 상기 n-채널 트랜지스터 및 p-채널 트랜지스터는 쌍을 이루어 직렬로 접속되는 서로 반대 유형의 트랜지스터들로서 상기 셀로의 판독 또는 기록 동안에만 도통됨 - 과, 상기 메모리 셀에 결합되는 저항 소자 - 메모리 셀 내에서 p-채널 트랜지스터가 n-채널 트랜지스터보다 물리적으로 작게 구성되는 최적 설계된 메모리 셀과 거의 동등한 속도 및 안정성을 가지도록, 상기 저항 소자가 상기 메모리 셀의 속도 및 안정성을 증가시키도록 동작함 - 를 포함하는 것을 특징으로 하는 게이트 어레이 장치.
  2. 제1항에 있어서, 다수의 저항 소자를 더 포함하며, 상기 메모리 셀은 열(column) 및 행(row)으로 구분되고, 상기 저항 소자 각각은 상기 메모리 셀의 개별적인 열에 결합되는 것을 특징으로 하는 게이트 어레이 장치.
  3. 제2항에 있어서, 상기 저항 소자 각각은, 상기 메모리 셀의 개별적인 열 내의 각 메모리 셀의 p-채널 트랜지스터에 접속되는 것을 특징으로 하는 게이트 어레이 장치.
  4. 제3항에 있어서, 상기 저항 소자 각각에는, 상기 저항 소자로부터의 기생 캐패시턴스를 감소시키기 위한 다수의 저항 소자가 결합되어 있는 것을 특징으로 하는 게이트 어레이 장치.
  5. CMOS 게이트 어레이 장치용 정적 랜덤 액세스 메모리 셀에 있어서, 다수의 p-채널 및 n-채널 MOS 스위칭 트랜지스터 - 상기 트랜지스터 각각은 거의 동일한 물리적 크기를 가지며, 상기 트랜지스터는 상호접속되어, 두 쌍의 직렬 연결된 p-채널 및 n-채널 MOS 스위칭 트랜지스터를 포함하는 정적 랜덤 액세스 메모리 셀을 형성하여서, 실질적으로 상기 메모리 셀로의 데이터 판독 또는 기입 동안에만 상기 메모리 셀 내의 상기 트랜지스터가 도통되도록 함 - 와, 상기 메모리 셀의 속도 및 안정성을 증가시키기 위해 상기 두 쌍의 직렬 연결된 p-채널 및 n-채널 트랜지스터와 직렬로 결합되는 저항 소자를 포함하는 것을 특징으로 하는 정적 랜덤 액세스 메모리 셀.
  6. CMOS 게이트 어레이 장치용 정적 랜덤 액세스 메모리 셀에 있어서, 제1 및 제2 n-채널 통과 게이트 트랜지스터 - 상기 통과 게이트 트랜지스터 각각은 게이트, 소스 및 드레인을 갖고 있으며, 상기 통과 게이트 트랜지스터 각각의 게이트는 상기 메모리 셀을 활성화하기 위한 신호 라인에 연결되어 있음 - 와, 제1 및 제2 n-채널 구동 트랜지스터 - 상기 구동 트랜지스터 각각은 게이트, 소스 및 드레인을 갖고 있으며, 상기 구동 트랜지스터 둘다의 소스는 뉴트럴(neutral) 전원에 접속되며, 상기 제1 구동 트랜지스터는 상기 제2 통과 게이트 트랜지스터의 드레인에 접속되는 게이트와, 상기 제1 통과 게이트 트랜지스터의 드레인에 접속되는 드레인을 가지며, 상기 제2 구동 트랜지스터는 상기 제1 통과 게이트 트랜지스터의 드레인에 접속되는 게이트와, 상기 제2 통과 게이트 트랜지스터의 드레인에 접속되는 드레인을 가짐 - 와, 제1 및 제2 p-채널 트랜지스터 - 상기 제1 및 제2 p-채널 트랜지스터 각각은 게이트, 소스 및 드레인을 갖고 있으며, 상기 p-채널 트랜지스터는 상기 통과 게이트 트랜지스터 및 상기 구동 트랜지스터에 결합되며, 상기 제1 p-채널 트랜지스터는 상기 제1 구동 트랜지스터의 게이트에 접속되는 게이트와, 상기 제1 구동 트랜지스터의 드레인에 접속되는 소스를 가지며, 상기 제2 p-채널 트랜지스터는 상기 제2 구동 트랜지스터의 게이트에 접속되는 게이트와, 상기 제2 구동 트랜지스터의 드레인에 접속되는 소스를 가짐 - 와, 상기 제1 및 제2 p-채널 트랜지스터의 드레인과, 전원 사이에 결합되는 저항 소자를 포함하며, 상기 n-채널 트랜지스터 및 p-채널트랜지스터 모두는 거의 동일한 물리적 크기를 갖고 있는 것을 특징으로 하는 정적 랜덤 액세스 메모리 셀.
  7. CMOS 게이트 어레이용 정적 랜덤 액세스 메모리에 있어서, 열 및 행으로 배열된 다수의 정적 랜덤 액세스 메모리 셀을 포함하며, 상기 셀 각각은, 제1 및 제2 n-채널 통과 게이트 트랜지스터 - 상기 통과 게이트 트랜지스터 각각은 게이트, 소스 및 드레인을 갖고 있으며, 상기 통과 게이트 트랜지스터 각각의 게이트는 상기 메모리 셀을 활성화하기 위한 신호 라인에 연결되어 있음 - 와, 제1 및 제2 n-채널 구동 트랜지스터 - 상기 구동 트랜지스터 각각은 게이트, 소스 및 드레인을 갖고 있으며, 상기 구동 트랜지스터 둘다의 소스는 뉴트럴(neutral) 전원에 접속되며, 상기 제1 구동 트랜지스터는 상기 제2 통과 게이트 트랜지스터의 드레인에 접속되는 게이트와, 상기 제1 통과 게이트 트랜지스터의 드레인에 접속되는 드레인을 가지며, 상기 제2 구동 트랜지스터는 상기 제1 통과 게이트 트랜지스터의 드레인에 접속되는 게이트와, 상기 제2 통과 게이트 트랜지스터의 드레인에 접속되는 드레인을 가짐 - 와, 제1 및 제2 p-채널 트랜지스터 - 상기 제1 및 제2 p-채널 트랜지스터 각각은 게이트, 소스 및 드레인을 갖고 있으며, 상기 p-채널 트랜지스터는 상기 통과 게이트 트랜지스터 및 상기 구동 트랜지스터에 결합되며, 상기 제1 p-채널 트랜지스터는 상기 제1 구동 트랜지스터의 게이트에 접속되는 게이트와, 상기 제1 구동 트랜지스터의 드레인에 접속되는 소스를 가지며, 상기 제2 p-채널 트랜지스터는 상기 제2 구동 트랜지스터의 게이트에 접속되는 게이트와, 상기 제2 구동 트랜지스터의 드레인에 접속되는 소스를 가짐 - 와, 상기 제1 및 제2 p-채널 트랜지스터의 드레인과, 전원 사이에 결합되는 저항 소자를 구비하며, 상기 n-채널 트랜지스터 및 p-채널트랜지스터 모두는 거의 동일한 물리적 크기를 갖고 있는 것을 특징으로 하는 정적 랜덤 액세스 메모리.
  8. 제7항에 있어서, 상기 저항 소자는 제3 p-채널 트랜지스터를 포함하는 것을 특징으로 하는 정적 랜덤 액세스 메모리.
  9. 제8항에 있어서, 상기 제3 p-채널 트랜지스터는, 상기 셀의 하나의 열 내에서 각 메모리 셀의 상기 제1 및 제2 p-채널 트랜지스터의 상기 드레인에 접속되는 소스와, 상기 뉴트럴 전원에 접속되는 게이트를 갖는 것을 특징으로 하는 정적 랜덤 액세스 메모리.
  10. 제7항에 있어서, 상기 저항 소자는 상기 전원에 직렬로 접속되는 다수의 p-채널 트랜지스터를 포함하는 것을 특징으로 하는 정적 랜덤 액세스 메모리.
  11. 제5항에 있어서, 상기 저항 소자는 상기 p-채널 트랜지스터에 전원을 연결시키는 것을 특징으로 하는 정적 랜덤 액세스 메모리 셀.
  12. 제5항에 있어서, 상기 저항 소자는 p-채널 트랜지스터를 포함하는 것을 특징으로 하는 정적 랜덤 액세스 메모리 셀.
  13. 제5항에 있어서, 상기 저항 소자는 전원에 직렬로 접속되는 다수의 p-채널 트랜지스터를 포함하는 것을 특징으로 하는 정적 랜덤 액세스 메모리 셀.
  14. 제5항에 있어서, 상기 저항 소자는 상기 p-채널 트랜지스터 각각의 드레인에 접속되는 것을 특징으로 하는 정적 랜덤 액세스 메모리 셀.
  15. 제6항에 있어서, 상기 저항 소자는 p-채널 트랜지스터를 포함하는 것을 특징으로 하는 정적 랜덤 액세스 메모리 셀.
  16. 제6항에 있어서, 상기 p-채널 트랜지스터는, 상기 제1 및 제2 p-채널 트랜지스터의 드레인에 접속되는 소스와, 상기 뉴트럴 전원에 접속되는 게이트를 갖는 것을 특징으로 하는 정적 랜덤 액세스 메모리 셀.
  17. 제6항에 있어서, 상기 저항 소자는 상기 전원에 직렬로 접속되는 다수의 p-채널 트랜지스터를 포함하는 것을 특징으로 하는 정적 랜덤 액세스 메모리 셀.
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