JP2002197049A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 特殊な製造技術や製造工程を使用することな
く、また、専用マイクロコンピュータのように長期の開
発日程を要することなく、汎用マイクロコンピュータよ
りも専用マイクロコンピュータに近い高機能な周辺回路
機能をソフトウェア処理により実現することができるよ
うにしたマイクロコンピュータを提供する。 【解決手段】 複数の周辺回路２、３、５、６、７を備
えたマイクロコンピュータにおいて、複数の周辺回路
２、３、５、６、７間の接続関係をプログラムで制御す
るための接続回路４を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の周辺回路を
備えたマイクロコンピュータに関するものである。

【０００２】

【従来の技術】マイクロコンピュータは、中央処理装置
（ＣＰＵ）、データ及びプログラム用のメモリの他にＩ
／Ｏポート、タイマカウンタなどの各種の周辺回路で構
成されている。また、マイクロコンピュータには専用と
汎用とがあり、専用マイクロコンピュータはＡＳＩＣと
も呼ばれている。

【０００３】専用マイクロコンピュータの場合、個別の
用途に応じて周辺回路を設計するため、効率の良い処理
能力を期待できるが、その反面、新規設計部分の開発期
間が必要であり、マイクロコンピュータを組み込む装置
の開発日程によっては、開発が間に合わないことがあ
る。

【０００４】汎用マイクロコンピュータは、様々な用途
への対応を考慮するため、その機能は多様化している。
しかしながら、それらの機能または性能が対象にするア
プリケーションが要求する仕様を満たすとは限らない。
そのため、要求される仕様を満足することができるよう
な機種を選択することになるが、その機種に搭載されて
いる機能が要求される仕様を満足することができるか否
かの見極めが難しく、その見極めを誤った場合、プログ
ラム設計中にマイクロコンピュータの機種変更やアプリ
ケーションの仕様変更を招くという事態にもなりかねな
い。いずれにせよ、マイクロコンピュータの機種選択を
誤った場合、アプリケーションの開発が遅れてしまう。

【０００５】汎用マイクロコンピュータでは、複数の周
辺回路を連動させて動作させることにより、高機能を実
現しようと工夫されている。例えば、タイマカウンタと
Ｉ／Ｏポートとの連動により実現する「インプットキャ
プチャ」という機能がある。

【０００６】この機能は、外部入力信号の立ち上がりま
たは立ち下がりエッジが検出される度にタイマのカウン
ト値を専用のレジスタに格納するというものであり、外
部入力信号がハイレベルまたはローレベルである時間を
測定する場合などに有効である。

【０００７】タイマが４[MHz]のシステムクロックで動
作しており、外部入力信号としてハイレベルが１.５[μ
s]、ローレベルが０.５[μs]のパルスが入力される場合
を例に挙げて、外部入力信号の時間測定について図２１
を用いて説明する。外部入力信号ＥＸＴ＿ＩＮが立ち上
がるまたは立ち下がる毎に、タイマのカウント値Ｔが専
用のレジスタＲに格納され、その後、カウント値Ｔがリ
セットされてからタイマがカウントを再開する。

【０００８】また、外部入力信号ＥＸＴ＿ＩＮが立ち上
がるまたは立ち下がる毎に、割り込み要求が発生する。
外部入力信号ＥＸＴ＿ＩＮによる割り込み要求発生時の
ソフト処理では、そのフローチャートを図２２に示すよ
うに、割り込み要求が発生した原因が外部入力信号ＥＸ
Ｔ＿ＩＮの立ち上がりであるか否かを判定する（Ｓ８０
１）。立ち上がりであれば（Ｓ８０１のＹｅｓ）、レジ
スタＲの値を外部入力信号ＥＸＴ＿ＩＮのローレベルで
ある時間（以下、ロー時間）として待避させる（Ｓ８０
２）。一方、立ち上がりでなければ（Ｓ８０１のＮ
ｏ）、レジスタＲの値を外部入力信号ＥＸＴ＿ＩＮのハ
イレベルである時間（以下、ハイ時間）として待避させ
る（Ｓ８０３）。

【０００９】ここで、タイマのカウント値は同じレジス
タに上書きされるので、新しい値が上書きされる前にレ
ジスタの値を待避させる必要があるが、今の例では、外
部入力信号のハイ時間を待避するのに使える時間は０.
５[μs]しかない。これは４[MHz]のシステムクロックで
動作するＣＰＵでは２ステートに相当するが、２ステー
ト以内に割り込み処理のある番地までジャンプして、割
り込みソフト処理を実行し終えるのが不可能である場合
が考えられる。

【００１０】この場合、測定を可能にするためには、２
つのインプットキャプチャ機能を使用する必要がある。
すなわち、インプットキャプチャ機能をもつ２つのＩ／
Ｏポートに測定対象の信号を入力し、２つのタイマで別
々の時間を測定する。これについて図２３を用いて説明
する。

【００１１】一方のインプットキャプチャ機能により、
その外部入力信号ＥＸＴ＿ＩＮ１の立ち上がり及び立ち
下がりで、タイマのカウント値Ｔ１がレジスタＲ１に格
納された後、カウント値Ｔ１がリセットされてからタイ
マがカウントを再開する。そして、他方のインプットキ
ャプチャ機能により、その外部入力信号ＥＸＴ＿ＩＮ２
が立ち下がる毎に、タイマのカウント値Ｔ２がレジスタ
Ｒ２に格納された後、カウント値Ｔ２がリセットされて
からタイマがカウントを再開する。

【００１２】また、外部入力信号ＥＸＴ＿ＩＮ１の立ち
上がり及び立ち下がり、並びに、外部入力信号ＥＸＴ＿
ＩＮ２の立ち下がりで割り込み要求が発生する。割り込
み要求発生時のソフト処理のフローチャートを図２４及
び図２５に示す。外部入力信号ＥＸＴ＿ＩＮ１により割
り込み要求が発生した場合、割り込み要求が発生した原
因が外部入力信号ＥＸＴ＿ＩＮ１の立ち上がりであれば
（Ｓ９０１のＹｅｓ）、対応するレジスタＲ１の値をロ
ー時間として待避させる（Ｓ９０２）。一方、外部入力
信号ＥＸＴ＿ＩＮ２により割り込み要求が発生した場
合、対応するレジスタＲ２の値からレジスタＲ１に待避
させているロー時間を引いた値をハイ時間として待避さ
せる（Ｓ１００１）。

【００１３】しかしながら、この方法では、タイマ以外
にＩ／Ｏポートを余分に使ってしまうことになる。マイ
クロコンピュータが専用チップであれば、単一の端子か
らの信号を異なる回路ブロックに供給することになる。
さらに、問題となるのは、この方法にプログラマが思い
至るまでに消費する時間である。

【００１４】また、プログラマがこの方法を考えついた
としても、インプットキャプチャ機能をもつＩ／Ｏポー
トが余っている必要がある。マイクロコンピュータを組
み込む装置が開発される経緯で、マイクロコンピュータ
のプログラム開発が行われているときには、マイクロコ
ンピュータを含む回路は決定している場合がほとんどで
ある。

【００１５】このようなことから、マイクロコンピュー
タのプログラミング中に特殊な機能をもつＩ／Ｏポート
の仕様割り当てを変更しなければならない事態が発生す
れば、装置全体の開発計画に影響を及ぼしかねない。ま
た、装置設計の初期に、すなわち、マイクロコンピュー
タの機種選択時に、このような特殊な機能をもつＩ／Ｏ
ポートの２つもが１つの信号測定のために占有されると
いう事態を予想できるかどうか疑問である。

【００１６】このように、汎用マイクロコンピュータを
特殊なオペレーションを含んだ装置に組み込む場合、予
想外の事態が発生することは少なくなく、それが装置全
体の開発計画の遅延を招くこともしばしば起こる。

【００１７】尚、専用マイクロコンピュータの開発時間
がとれず、汎用コンピュータの周辺回路機能で装置の供
給仕様を満足することができるか否かの見極めが難しい
場合、特開平５−１２７９１３号の公報に開示されてい
るように、プログラマブルゲートアレイで所望の周辺回
路をプログラムと同時に開発する方法も考えられる。

【００１８】しかしながら、プログラムゲートアレイの
原理からして、同じ周辺回路機能を実現するためには回
路面積が大きくなる。また、必要な周辺回路機能が不明
なため、ゲート数を多めに確保しておく必要があり、専
用マイクロコンピュータよりもコストが高くなる。さら
に、プログラマブルゲートアレイの製造プロセスは特殊
であるため、これらを同一チップ上に製造するためには
特殊な技術が必要になり、装置に組み込むためのマイク
ロコンピュータで実用になっていないのが現状である。

【００１９】

【発明が解決しようとする課題】このように、専用コン
ピュータでは開発日程が長いという問題があり、汎用マ
イクロコンピュータでは装備されている周辺回路機能が
組み込み対象の装置が要求する仕様を満足するか否かの
見極めが難しく、プログラム開発中に装置の要求仕様を
満足しないことが判明した場合、汎用マイクロコンピュ
ータの機種変更や装置の仕様変更を余儀なくされる。

【００２０】汎用マイクロコンピュータの限定された周
辺回路機能で装置の要求仕様を満たす方法をプログラマ
が考え出したとしても、それがプログラムだけで対応可
能とは限らず、装置全体の回路変更が必要な場合もあ
る。また、そのような特殊な解決方法をプログラマが考
え出すのにも時間を要する。いずれにせよ、装置全体の
開発計画の遅延につながる。

【００２１】また、装置設計においては製造コストの問
題から選択できる汎用マイクロコンピュータの機種が限
定されることがほとんどであるにもかかわらず、装置の
要求仕様を満足する周辺回路機能がコスト的に上の機種
にしか用意されていない場合などには、選択の余地が与
えられず、コスト高を招く。

【００２２】そこで、本発明は、特殊な製造技術や製造
工程を使用することなく、また、専用マイクロコンピュ
ータのように長期の開発日程を要することなく、汎用マ
イクロコンピュータよりも専用マイクロコンピュータに
近い高機能な周辺回路機能を実現することができるよう
にしたマイクロコンピュータを提供することを目的とす
る。

【００２３】

【課題を解決するための手段】上記の目的を達成するた
め、本発明では、複数の周辺回路を備えたマイクロコン
ピュータにおいて、複数の周辺回路間の接続関係をプロ
グラムで制御するための接続回路を備えている。

【００２４】この構成により、個々の基本的な周辺回路
を、接続のための回路を用いてプログラムで接続するこ
とによって、個々の基本的な周辺回路では実現し得ない
高機能を実現することができるようになる。

【００２５】

【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。本発明の一実施形態であるマ
イクロコンピュータのブロック図を図１に示す。同図に
おいて、１はＣＰＵ、２は入力レジスタ、３は出力レジ
スタ、４は接続回路、５は第１のタイマ、６は第２のタ
イマ、７は論理回路、８はデータバスである。

【００２６】周辺回路の１つである第１のタイマ５、第
２のタイマ６はそれぞれ図２、図３に示すようにダウン
カウンタで構成されている。ダウンカウンタの動作は次
の通りである。

【００２７】カウント値は不図示のクロック信号に同期
して１ずつ小さくなる。端子Ｓｔａｒｔへの入力の立ち
上がりエッジでカウントを開始する。端子Ｓｔｏｐへの
入力の立ち上がりエッジでカウントを停止する。端子Ｏ
ＵＴ０〜ＯＵＴ７からは現在のカウント値を示す８ビッ
トの信号を出力する。カウント値にオーバーフローが発
生したとき（カウント値が0x00になったとき）には、端
子Ｏｖｅｒｆｌｏｗからの出力がハイレベルになる。

【００２８】端子Ｒｅｓｅｔへの入力の立ち上がりエッ
ジでリセットがかかる。すなわち、端子ＩＮ０〜ＩＮ７
に入力される８ビットの信号が示す値にカウント値が設
定されるとともに、端子Ｏｖｅｒｆｌｏｗからの出力が
ローレベルになる。また、端子Ｒｅｓｅｔへの入力がハ
イレベルである間は、端子Ｓｔａｒｔへの入力は無効に
なる（端子Ｓｔａｒｔへの入力に立ち上がりエッジが生
じてもカウントを開始することはない）。

【００２９】尚、本実施形態では、第１のタイマ５にオ
ーバーフローが発生すると、割り込み要求を発生する回
路、及び、第２のタイマ６にオーバーフローが発生する
と、割り込み要求を発生する回路が設けられている。

【００３０】周辺回路の基本部品の１つである論理回路
７は、図４に示すように、３入力のＯＲゲート７０１、
フリップフロップ７０２、インバータ７０３、ＡＮＤゲ
ート７０４、ＡＮＤゲート７０５、ＯＲゲート７０６、
及び、インバータ７０７から成っている。

【００３１】入力信号ＩＮ１、ＩＮ２、ＩＮ３はＯＲゲ
ート７０１に入力されている。フリップフロップ７０２
では、データ端子Ｄに自身の反転端子Ｑ’から出力され
る信号が入力されており、クロック端子ＣＫにＯＲゲー
ト７０１から出力される信号が入力されており、リセッ
ト端子Ｒに入力信号Ｄ＿ＲＥＳＥＴが入力されている。
インバータ７０３には入力信号ＴＲＧが入力されてい
る。

【００３２】ＡＮＤゲート７０４には、ＯＲゲート７０
１から出力される信号、及び、インバータ７０３から出
力される信号が入力されている。ＡＮＤゲート７０５に
は、入力信号ＴＲＧ、及び、フリップフロップ７０２の
反転端子Ｑ’から出力される信号が入力されている。

【００３３】ＯＲゲート７０６にはＡＮＤゲート７０４
から出力される信号、及び、ＡＮＤゲート７０５から出
力される信号が入力されている。ＯＲゲート７０６から
出力される信号は出力信号ＯＵＴ１として出力されると
ともに、インバータ７０７を介して出力信号ＯＵＴ２と
して出力される。

【００３４】以上より、論理回路７では、入力信号ＴＲ
Ｇがローレベルであるときには、出力信号ＯＵＴ１及び
ＯＵＴ２にはＯＲゲート７０１から出力される信号が反
映され、入力信号ＩＮ１、ＩＮ２、ＩＮ３のいずれか１
つでもハイレベルならば、出力信号ＯＵＴ１はハイレベ
ル、出力信号ＯＵＴ２はローレベルとなり、入力信号Ｉ
Ｎ１、ＩＮ２、ＩＮ３の全てがローレベルならば、出力
信号ＯＵＴ１はローレベル、出力信号ＯＵＴ２はハイレ
ベルとなる。

【００３５】一方、入力信号ＴＲＧがハイレベルである
ときには、入力信号Ｄ＿ＲＥＳＥＴがハイレベルであれ
ば、出力信号ＯＵＴ１はハイレベル、出力信号ＯＵＴ２
はローレベルであり、また、入力信号Ｄ＿ＲＥＳＥＴが
ローレベルであるときには、入力信号ＩＮ１、ＩＮ２、
ＩＮ３について、全てがローレベルである状態から、い
ずれか１つでもハイレベルである状態になる毎に、出力
信号ＯＵＴ１及びＯＵＴ２が反転する。

【００３６】周辺回路の１つである入力レジスタ２は、
図５に示すように３２ビットのラッチ回路で構成されて
おり、端子Ｄ０〜Ｄ３１に入力される３２ビットの信号
ＩＮＲＥＧ０〜ＩＮＲＥＧ３１の値を不図示のクロック
信号に同期して取り込むとともに、ＣＰＵ１が予め決め
られた特定のアドレスをリードしようとするときにアド
レスデコーダから出力される信号ＣＰＵ＿ＲＤがハイレ
ベルであるときには、信号ＩＮＲＥＧ０〜ＩＮＲＥＧ３
１の最後に取り込んだ値を端子Ｏ０〜Ｏ３１からデータ
バス８上に出力する。すなわち、信号ＣＰＵ＿ＲＤがハ
イレベルであるときには、データバス８上の３２ビット
の信号ＣＰＵ＿ＢＵＳ０〜３１の値は、入力レジスタ２
によって最後に取り込まれた信号ＩＮＲＥＧ０〜ＩＮＲ
ＥＧ３１の値になる。

【００３７】入力レジスタ２にはＣＰＵ１のメモリ領域
としてアドレス0xF0000000が割り当てられており、この
割り当てられたアドレスをＣＰＵ１のプログラムでリー
ドアクセスすると、信号ＣＰＵ＿ＲＤがハイレベルにな
るようになっている。

【００３８】周辺回路の１つである出力レジスタ３は、
図６に示すように３２ビットのラッチ回路で構成されて
おり、ＣＰＵ１が予め決められた特定のアドレスにライ
トしようとするときにアドレスデコーダから出力される
信号ＣＰＵ＿ＷＲがハイレベルであるときには、不図示
のクロック信号に同期してデータバス８上の３２ビット
の信号ＣＰＵ＿ＢＵＳ０〜３１の値を端子Ｄ０〜Ｄ３１
から取り込むとともに、最後に取り込んだ値を端子Ｏ０
〜Ｏ３１から出力する。出力レジスタ３の端子Ｏ０〜Ｏ
３１から出力される３２ビットの信号ＯＵＴＲＥＧ０〜
３１は接続回路４に入力されている。

【００３９】尚、出力レジスタ３にはＣＰＵ１のメモリ
領域としてアドレス0xF0000004が割り当てられており、
この割り当てられたアドレスをＣＰＵ１のプログラムで
ライトアクセスすると、信号ＣＰＵ＿ＷＲがハイレベル
になるようになっている。また、信号ＣＰＵ＿ＷＲがロ
ーレベルであるときには、出力レジスタ３の端子Ｏ０〜
Ｏ３１から出力される信号ＯＵＴＲＥＧ０〜ＯＵＴＲＥ
Ｇ３１は変化しないようになっている。

【００４０】接続回路４は、図７に示すセレクタ４０１
〜４１２、及び、図８に示すセレクタ４１３〜４１６で
構成されている。セレクタ４０１〜４１２は、端子Ｓ
０、Ｓ１、及び、Ｓ２に入力される信号の状態に応じ
て、端子Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５の中から
１つを選択し、選択した端子に入力される信号を端子Ｏ
ＵＴから出力する。端子Ｓ０、Ｓ１、及び、Ｓ２に入力
される信号の状態と、選択される端子との関係を図９に
示しておく。尚、同図中において、１はハイレベルであ
ること、０はローレベルであることをそれぞれ示す。

【００４１】但し、端子ＣＳに入力される信号がローレ
ベルであるときには、端子Ｓ０、Ｓ１、及び、Ｓ２に入
力される信号の状態が変化しても、端子Ｄ０、Ｄ１、Ｄ
２、Ｄ３、Ｄ４、Ｄ５の選択状態は変化しない、言い換
えれば、端子ＯＵＴから出力される信号は変化しない。

【００４２】セレクタ４０１〜４１２の端子Ｄ０、Ｄ
１、Ｄ２、Ｄ３、Ｄ５には、それぞれ第１のタイマ５の
端子Ｏｖｅｒｆｌｏｗから出力される信号ＯＶＥＲＦＬ
ＯＷ１、第２のタイマ６の端子Ｏｖｅｒｆｌｏｗから出
力される信号ＯＶＥＲＦＬＯＷ２、論理回路７の出力信
号ＯＵＴ１、ＯＵＴ２、マイクロコンピュータの外部か
ら入力される割り込み付き外部入力信号ＥＸＴ＿ＩＮ／
ＩＮＴが入力されている。尚、割り込み付き外部入力信
号とは、その立ち上がりエッジ及び立ち下がりエッジで
割り込み要求が発生する回路に入力されている信号のこ
とである。

【００４３】セレクタ４０１、４０２、…、４１２の端
子Ｄ４には、それぞれ出力レジスタ３の端子Ｏ１６から
出力される信号ＯＵＴＲＥＧ１６、端子Ｏ１７から出力
される信号ＯＵＴＲＥＧ１７、…、端子Ｏ２７から出力
される信号ＯＵＴＲＥＧ２７が入力されている。

【００４４】セレクタ４０１の端子Ｓ０、Ｓ１、Ｓ２に
は、それぞれデータバス８上の信号ＣＰＵ＿ＢＵＳ０、
ＣＰＵ＿ＢＵＳ１、ＣＰＵ＿ＢＵＳ２が入力されてい
る。セレクタ４０２の端子Ｓ０、Ｓ１、Ｓ２には、それ
ぞれデータバス８上の信号ＣＰＵ＿ＢＵＳ３、ＣＰＵ＿
ＢＵＳ４、ＣＰＵ＿ＢＵＳ５が入力されている。セレク
タ４０３の端子Ｓ０、Ｓ１、Ｓ２には、それぞれデータ
バス８上の信号ＣＰＵ＿ＢＵＳ６、ＣＰＵ＿ＢＵＳ７、
ＣＰＵ＿ＢＵＳ８が入力されている。セレクタ４０４の
端子Ｓ０、Ｓ１、Ｓ２には、それぞれデータバス８上の
信号ＣＰＵ＿ＢＵＳ９、ＣＰＵ＿ＢＵＳ１０、ＣＰＵ＿
ＢＵＳ１１が入力されている。セレクタ４０５の端子Ｓ
０、Ｓ１、Ｓ２には、それぞれデータバス８上の信号Ｃ
ＰＵ＿ＢＵＳ１２、ＣＰＵ＿ＢＵＳ１３、ＣＰＵ＿ＢＵ
Ｓ１４が入力されている。セレクタ４０６の端子Ｓ０、
Ｓ１、Ｓ２には、それぞれデータバス８上の信号ＣＰＵ
＿ＢＵＳ１５、ＣＰＵ＿ＢＵＳ１６、ＣＰＵ＿ＢＵＳ１
７が入力されている。

【００４５】セレクタ４０７の端子Ｓ０、Ｓ１、Ｓ２に
は、それぞれデータバス８上の信号ＣＰＵ＿ＢＵＳ１
８、ＣＰＵ＿ＢＵＳ１９、ＣＰＵ＿ＢＵＳ２０が入力さ
れている。セレクタ４０８の端子Ｓ０、Ｓ１、Ｓ２に
は、それぞれデータバス８上の信号ＣＰＵ＿ＢＵＳ２
１、ＣＰＵ＿ＢＵＳ２２、ＣＰＵ＿ＢＵＳ２３が入力さ
れている。セレクタ４０９の端子Ｓ０、Ｓ１、Ｓ２に
は、それぞれデータバス８上の信号ＣＰＵ＿ＢＵＳ２
４、ＣＰＵ＿ＢＵＳ２５、ＣＰＵ＿ＢＵＳ２６が入力さ
れている。セレクタ４１０の端子Ｓ０、Ｓ１、Ｓ２に
は、それぞれデータバス８上の信号ＣＰＵ＿ＢＵＳ２
７、ＣＰＵ＿ＢＵＳ２８、ＣＰＵ＿ＢＵＳ２９が入力さ
れている。セレクタ４１１の端子Ｓ０、Ｓ１、Ｓ２に
は、それぞれデータバス８上の信号ＣＰＵ＿ＢＵＳ０、
ＣＰＵ＿ＢＵＳ１、ＣＰＵ＿ＢＵＳ２が入力されてい
る。セレクタ４１２の端子Ｓ０、Ｓ１、Ｓ２には、それ
ぞれデータバス８上の信号ＣＰＵ＿ＢＵＳ３、ＣＰＵ＿
ＢＵＳ４、ＣＰＵ＿ＢＵＳ５が入力されている。

【００４６】セレクタ４０１〜４１０の各端子ＣＳに
は、ＣＰＵ１のアドレスデコーダから出力される信号Ｃ
ＰＵ＿ＷＲ＿Ｓ１が入力されている。セレクタ４１１及
び４１２の各端子ＣＳには、ＣＰＵ１のアドレスデコー
ダから出力される信号ＣＰＵ＿ＷＲ＿Ｓ２が入力されて
いる。

【００４７】尚、セレクタ４０１〜４１０には、ＣＰＵ
１のメモリ領域としてアドレス0xF0000008が割り当てら
れており、この割り当てられたアドレスをＣＰＵ１のプ
ログラムでライトアクセスすると、信号ＣＰＵ＿ＷＲ＿
Ｓ１がハイレベルになるようになっている。また、セレ
クタ４１１及び４１２には、ＣＰＵ１のメモリ領域とし
てアドレス0xF000000Cが割り当てられており、この割り
当てられたアドレスをＣＰＵ１のプログラムでライトア
クセスすると、信号ＣＰＵ＿ＷＲ＿Ｓ２がハイレベルに
なるようになっている。

【００４８】セレクタ４０１の端子ＯＵＴから出力され
る信号は、第１のタイマ５の端子Ｓｔａｒｔに入力され
る信号ＳＴＡＲＴ１になっている。セレクタ４０２の端
子ＯＵＴから出力される信号は、第１のタイマ５の端子
Ｒｅｓｅｔに入力される信号ＲＥＳＥＴ１になってい
る。セレクタ４０３の端子ＯＵＴから出力される信号
は、第１のタイマ５の端子Ｓｔｏｐに入力される信号Ｓ
ＴＯＰ１になっている。

【００４９】セレクタ４０４の端子ＯＵＴから出力され
る信号は、第２のタイマ６の端子Ｓｔａｒｔに入力され
る信号ＳＴＡＲＴ２になっている。セレクタ４０５の端
子ＯＵＴから出力される信号は、第２のタイマ６の端子
Ｒｅｓｅｔに入力される信号ＲＥＳＥＴ２になってい
る。セレクタ４０６の端子ＯＵＴから出力される信号
は、第２のタイマ６の端子Ｓｔｏｐに入力される信号Ｓ
ＴＯＰ２になっている。

【００５０】セレクタ４０７、４０８、４０９、４１
０、４１１の端子ＯＵＴから出力される信号は、それぞ
れ論理回路７の入力信号ＩＮ１、ＩＮ２、ＩＮ３、ＴＲ
Ｇ、Ｄ＿ＲＥＳＥＴになっている。セレクタ４１２の端
子ＯＵＴから出力される信号はマイクロコンピュータの
外部に出力される信号ＥＸＴ＿ＯＵＴになっている。

【００５１】セレクタ４１３〜４１６は、端子Ｓ０に入
力される信号の状態に応じて、端子Ｄ１＿０、Ｄ１＿
１、…、Ｄ１＿７の組み合わせと、端子Ｄ２＿０、Ｄ２
＿１、…、Ｄ２＿７の組み合わせとのいずれか一方を選
択し、選択した組み合わせの端子に入力される８ビット
の信号を端子Ｏ０〜Ｏ７から出力する。端子Ｓ０に入力
される信号がローレベルであるときには、端子Ｄ１＿
０、Ｄ１＿１、…、Ｄ１＿７の組み合わせを選択し、一
方、端子Ｓ０に入力される信号がハイレベルであるとき
には、端子Ｄ２＿０、Ｄ２＿１、…、Ｄ２＿７の組み合
わせを選択する。尚、端子ＣＳに入力される信号がロー
レベルであるときには、端子Ｓ０に入力される信号の状
態が変化しても、端子の選択状態は変化しない、言い換
えれば、端子Ｏ０〜Ｏ７から出力される信号は変化しな
い。

【００５２】セレクタ４１３及び４１４の端子Ｄ１＿
０、Ｄ１＿１、…、Ｄ１＿７、及び、Ｄ２＿０、Ｄ２＿
１、…、Ｄ２＿７には、それぞれ出力レジスタ３から出
力される下位１６ビットの信号ＯＵＴＲＥＧ０、１、
…、７、８、９、…、１５が入力されている。

【００５３】セレクタ４１５及び４１６では、端子Ｄ１
＿０〜Ｄ１＿７には第１のタイマ５の端子ＯＵＴ０〜Ｏ
ＵＴ７から出力される８ビットの信号ＤＯＵＴ１＿０〜
ＤＯＵＴ１＿７が、端子Ｄ２＿０〜Ｄ２＿７には第２の
タイマ６の端子ＯＵＴ０〜ＯＵＴ７から出力される８ビ
ットの信号ＤＯＵＴ２＿０〜ＤＯＵＴ２＿７がそれぞれ
入力されている。

【００５４】セレクタ４１３、４１４、４１５、４１６
の端子Ｓ０には、それぞれデータバス８上の信号ＣＰＵ
＿ＢＵＳ０、ＣＰＵ＿ＢＵＳ１、ＣＰＵ＿ＢＵＳ２、Ｃ
ＰＵ＿ＢＵＳ３が入力されている。

【００５５】セレクタ４１３〜４１６の各端子ＣＳに
は、ＣＰＵ１のアドレスデコーダから出力される信号Ｃ
ＰＵ＿ＷＲ＿Ｓ３が入力されている。尚、セレクタ４１
３〜４１６には、ＣＰＵ１のメモリ領域としてアドレス
0xF0000010が割り当てられており、この割り当てられた
アドレスをＣＰＵ１のプログラムでライトアクセスする
と、信号ＣＰＵ＿ＷＲ＿Ｓ３がハイレベルになるように
なっている。

【００５６】セレクタ４１３の端子Ｏ０〜Ｏ７から出力
される信号は、第１のタイマ５の端子ＩＮ０〜ＩＮ７に
入力される８ビットの信号ＤＩＮ１＿０〜ＤＩＮ１＿７
になっている。セレクタ４１４の端子Ｏ０〜Ｏ７から出
力される信号は、第２のタイマ６の端子ＩＮ０〜ＩＮ７
に入力される８ビットの信号ＤＩＮ２＿０〜ＤＩＮ２＿
７になっている。

【００５７】セレクタ４１５の端子Ｏ０〜Ｏ７から出力
される信号は、入力レジスタ２の端子Ｄ０〜Ｄ７に入力
される信号ＩＮＲＥＧ０〜ＩＮＲＥＧ７になっている。
セレクタ４１６の端子Ｏ０〜Ｏ７から出力される信号
は、入力レジスタ２の端子Ｄ８〜Ｄ１５に入力される信
号ＩＮＲＥＧ８〜ＩＮＲＥＧ１５になっている。

【００５８】プログラムでは、データバス８への入出力
には、不図示の３２ビットのレジスタＲｅｇ０〜Ｒｅｇ
３１を使用する。すなわち、データバス８上の信号ＣＰ
Ｕ＿ＢＵＳ０は、レジスタＲｅｇ０のビットを１にする
とハイレベルになり、レジスタＲｅｇ０のビットを０に
するとローレベルになる。また、データバス８上の信号
ＣＰＵ＿ＢＵＳ０がハイレベルであるときにレジスタＲ
ｅｇ０の値を評価すると１になり、信号ＣＰＵ＿ＢＵＳ
０がローレベルであるときにレジスタＲｅｇ０の値を評
価すると０になる。この関係は、レジスタＲｅｇ１とデ
ータバス８上の信号ＣＰＵ＿ＢＵＳ１、レジスタＲｅｇ
２とデータバス８上の信号ＣＰＵ＿ＢＵＳ２、…、レジ
スタＲｅｇ３１とデータバス８上の信号ＣＰＵ＿ＢＵＳ
３１についても同じである。

【００５９】所定の機能をもった周辺回路を構築するた
めのプログラムのフローチャートの一例を図１０に示
す。まず、レジスタＲｅｇ０＝１、レジスタＲｅｇ１＝
１、レジスタＲｅｇ２＝０、レジスタＲｅｇ３＝０、レ
ジスタＲｅｇ４＝０、レジスタＲｅｇ５＝１、レジスタ
Ｒｅｇ６＝０、レジスタＲｅｇ７＝１、レジスタＲｅｇ
８＝０、レジスタＲｅｇ９＝０、レジスタＲｅｇ１０＝
１、レジスタＲｅｇ１１＝０、レジスタＲｅｇ１２＝
０、レジスタＲｅｇ１３＝０、レジスタＲｅｇ１４＝
１、レジスタＲｅｇ１５＝１、レジスタＲｅｇ１６＝
１、レジスタＲｅｇ１７＝０、レジスタＲｅｇ１８＝
１、レジスタＲｅｇ１９＝０、レジスタＲｅｇ２０＝
１、レジスタＲｅｇ２１＝０、レジスタＲｅｇ２２＝
０、レジスタＲｅｇ２３＝１、レジスタＲｅｇ２４＝
０、レジスタＲｅｇ２５＝０、レジスタＲｅｇ２６＝
１、レジスタＲｅｇ２７＝０、レジスタＲｅｇ２８＝
０、レジスタＲｅｇ２９＝１にする（Ｓ１０１）。

【００６０】次に、アクセスするアドレスを接続回路４
のセレクタ４０１〜４１０に設定する、すなわち、アド
レス0xF0000008にライトアクセスする（Ｓ１０２）。こ
れにより、セレクタ４０１〜４１０の端子ＣＳに入力さ
れる信号ＣＰＵ＿ＷＲ＿Ｓ１がハイレベルになり、セレ
クタ４０１〜４１０で選択される信号を切り換えられ
る。

【００６１】次に、レジスタＲｅｇ０＝０、レジスタＲ
ｅｇ１＝０、レジスタＲｅｇ２＝１にする（Ｓ１０
３）。次に、アクセスするアドレスを接続回路４のセレ
クタ４１１に設定する、すなわち、アドレス0xF000000C
にライトアクセスする（Ｓ１０４）。これにより、セレ
クタ４１１の端子ＣＳに入力される信号ＣＰＵ＿ＷＲ＿
Ｓ２がハイレベルになり、セレクタ４１１で選択される
信号が切り換えられる。

【００６２】Ｓ１０１〜Ｓ１０４の処理により、論理回
路７のインバータ７０７からの出力信号ＯＵＴ２、出力
レジスタ３の端子Ｏ１７からの出力信号ＯＵＴＲＥＧ１
７、論理回路７のＡＮＤゲート７０６からの出力信号Ｏ
ＵＴ１が、それぞれ第１のタイマ５の端子Ｓｔａｒｔへ
の入力信号ＳＴＡＲＴ１、端子Ｒｅｓｅｔへの入力信号
ＲＥＳＥＴ１、端子Ｓｔｏｐへの入力信号ＳＴＯＰ１に
なる。

【００６３】また、論理回路７のＡＮＤゲート７０６か
らの出力信号ＯＵＴ１、出力レジスタ３の端子Ｏ２０か
らの出力信号ＯＵＴＲＥＧ２０、論理回路７のインバー
タ７０７からの出力信号ＯＵＴ２が、それぞれ第２のタ
イマ６の端子Ｓｔａｒｔへの入力信号ＳＴＡＲＴ２、端
子Ｒｅｓｅｔへの入力信号ＲＥＳＥＴ２、端子Ｓｔｏｐ
への入力信号ＳＴＯＰ２になる。

【００６４】また、外部入力信号ＥＸＴ＿ＩＮ／ＩＮ
Ｔ、出力レジスタ３の端子Ｏ２３からの出力信号ＯＵＴ
ＲＥＧ２３、端子Ｏ２４からの出力信号ＯＵＴＲＥＧ２
４、端子Ｏ２５からの出力信号ＯＵＴＲＥＧ２５、端子
Ｏ２６からの出力信号ＯＵＴＲＥＧ２６が、それぞれ論
理回路７のＯＲゲート７０１への入力信号ＩＮ１、ＩＮ
２、ＩＮ３、インバータ７０３及びＡＮＤゲート７０５
への入力信号ＴＲＧ、フリップフロップ７０２の端子Ｒ
への入力信号Ｄ＿ＲＥＳＥＴになる。

【００６５】次に、レジスタＲｅｇ０＝０、レジスタＲ
ｅｇ１＝１、レジスタＲｅｇ２＝０、レジスタＲｅｇ３
＝１にする（Ｓ１０５）。次に、アクセスするアドレス
を接続回路４のセレクタ４１３〜４１６に設定する、す
なわち、アドレス0xF0000010にライトアクセスする（Ｓ
１０６）。これにより、セレクタ４１３〜４１６の端子
ＣＳに入力される信号ＣＰＵ＿ＷＲ＿Ｓ３がハイレベル
になり、セレクタ４１３〜４１６で選択される信号が切
り換えられる。

【００６６】Ｓ１０５及びＳ１０６の処理により、出力
レジスタ３の端子Ｏ０〜Ｏ７からの出力信号ＯＵＴＲＥ
Ｇ０〜ＯＵＴＲＥＧ７が第１のタイマ５の端子ＩＮ０〜
ＩＮ７への入力信号ＤＩＮ１＿０〜ＤＩＮ１＿７にな
り、出力レジスタ３の端子Ｏ８〜Ｏ１５からの出力信号
ＯＵＴＲＥＧ８〜ＯＵＴＲＥＧ１５が第２のタイマ６の
端子ＩＮ０〜ＩＮ７への入力信号ＤＩＮ２＿０〜ＤＩＮ
２＿７になり、第１のタイマ５の端子ＯＵＴ０〜ＯＵＴ
７からの出力信号ＤＯＵＴ１＿１〜ＤＯＵＴ１＿７が入
力レジスタ２の端子Ｄ０〜Ｄ７への入力信号ＩＮＲＥＧ
０〜ＩＮＲＥＧ７になり、第２のタイマ６の端子ＯＵＴ
０〜ＯＵＴ７からの出力信号ＤＯＵＴ２＿１〜ＤＯＵＴ
２＿７が入力レジスタ２の端子Ｄ８〜Ｄ１５への入力信
号ＩＮＲＥＧ８〜ＩＮＲＥＧ１５になる。したがって、
図１１に示すような周辺回路が構築される。

【００６７】次に、レジスタＲｅｇ０〜７の値を全て
１、レジスタＲｅｇ８〜１５の値を全て１、レジスタＲ
ｅｇ１７の値を１、レジスタＲｅｇ２０の値を１、レジ
スタＲｅｇ２３の値を０、レジスタＲｅｇ２４の値を
０、レジスタＲｅｇ２５の値を０、レジスタＲｅｇ２６
の値を１にする（Ｓ１０７）。

【００６８】次に、アクセスするアドレスを出力レジス
タ３に設定する、すなわち、アドレス0xF0000004にライ
トアクセスする（Ｓ１０８）。これにより、出力レジス
タ３の入力信号ＣＰＵ＿ＷＲがハイレベルになり、出力
レジスタ３がデータバス８上の信号を取り込む状態にな
る。

【００６９】Ｓ１０７及びＳ１０８の処理により、第１
のタイマ５及び第２のタイマ６では、端子ＩＮ０〜ＩＮ
７への入力が全てハイレベル、端子Ｒｅｓｅｔへの入力
がハイレベルになり、また、論理回路７では、ＯＲゲー
ト７０１への外部入力信号ＥＸＴ＿ＩＮ以外の２入力が
ローレベル、フリップフロップ７０２の端子Ｒへの入力
がハイレベル、インバータ７０３への入力、及び、ＡＮ
Ｄゲート７０５への１入力がハイレベルになる。

【００７０】したがって、外部入力信号ＥＸＴ＿ＩＮ／
ＩＮＴが立ち上がる毎に、第１のタイマ５の端子Ｓｔａ
ｒｔへの入力、及び、第２のタイマ６の端子Ｓｔｏｐへ
の入力が立ち上がる。また、外部入力信号ＥＸＴ＿ＩＮ
／ＩＮＴが立ち下がる毎に、第１のタイマ５の端子Ｓｔ
ｏｐへの入力、及び、第２のタイマ６の端子Ｓｔａｒｔ
への入力が立ち上がる。但し、第１のタイマ５の端子Ｒ
ｅｓｅｔへの入力、及び、第２のタイマ６の端子Ｒｅｓ
ｅｔへの入力がハイレベルであるので、第１のタイマ５
及び第２のタイマ６にはリセットがかかった状態になっ
ており、第１のタイマ５及び第２のタイマ６がカウント
動作をすることはない。

【００７１】外部入力信号ＥＸＴ＿ＩＮ／ＩＮＴのハイ
時間及びロー時間の測定を開始するためのプログラムの
フローチャートを図１２に示す。まず、レジスタＲｅｇ
１７の値を０、レジスタＲｅｇ２０の値を０、レジスタ
Ｒｅｇ２３の値を０、レジスタＲｅｇ２４の値を０、レ
ジスタＲｅｇ２５の値を０、レジスタＲｅｇ２６の値を
１にする（Ｓ２０１）。次に、アクセスするアドレスを
出力レジスタ３に設定する、すなわち、アドレス0xF000
0004にライトアクセスする（Ｓ２０２）。

【００７２】この処理により、論理回路７では、ＯＲゲ
ート７０１への外部入力信号ＥＸＴ＿ＩＮ以外の２入力
がローレベル、フリップフロップ７０２の端子Ｒへの入
力がハイレベル、インバータ７０３への入力、及び、Ａ
ＮＤゲート７０５への１入力がハイレベルになる。ま
た、第１のタイマ５及び第２のタイマ６の端子Ｒｅｓｅ
ｔへの入力がローレベルになり、第１のタイマ５及び第
２のタイマ６のリセットが解除される。したがって、第
１のタイマ５は、外部入力信号ＥＸＴ＿ＩＮ／ＩＮＴの
立ち下がりでカウント値0xFFからカウントを開始し、外
部入力信号ＥＸＴ＿ＩＮ／ＩＮＴの立ち上がりでカウン
トを停止する状態になる。また、第２のタイマ６は、外
部入力信号ＥＸＴ＿ＩＮ／ＩＮＴの立ち上がりでカウン
ト値0xFFからカウントを開始し、外部入力信号ＥＸＴ＿
ＩＮ／ＩＮＴの立ち下がりでカウントを停止する状態に
なる。

【００７３】次に、外部入力信号ＥＸＴ＿ＩＮ／ＩＮＴ
のハイ時間及びロー時間の測定を開始した後、外部入力
信号ＥＸＴ＿ＩＮ／ＩＮＴの立ち上がりあるいは立ち下
がりに伴って割り込み要求が発生した場合に行うプログ
ラムのフローチャートを図１３に示す。まず、アクセス
するアドレスを入力レジスタ２に設定する、すなわち、
アドレス0xF0000000にリードアクセスする（Ｓ３０
１）。次に、外部入力信号ＥＸＴ＿ＩＮ／ＩＮＴの立ち
上がりであるか否かを判定する（Ｓ３０２）。

【００７４】Ｓ３０２での判定の結果、立ち上がりであ
れば（Ｓ３０２のＹｅｓ）、レジスタＲｅｇ０〜７の値
をソフト処理で使用するＲＡＭなどに待避させる（Ｓ３
０３）。次に、レジスタＲｅｇ０〜７の値を全て１、レ
ジスタＲｅｇ１７の値を１、レジスタＲｅｇ２０の値を
０、レジスタＲｅｇ２３の値を０、レジスタＲｅｇ２４
の値を０、レジスタＲｅｇ２５の値を０、レジスタＲｅ
ｇ２６の値を１にする（Ｓ３０４）。次に、アクセスす
るアドレスを出力レジスタ３に設定する、すなわち、ア
ドレス0xF0000004にライトアクセスする（Ｓ３０５）。
次に、レジスタＲｅｇ１７の値を０にする（Ｓ３０
６）。次に、アクセスするアドレスを出力レジスタ３に
設定する（Ｓ３１１）。

【００７５】一方、Ｓ３０２での判定の結果、立ち上が
りでなければ（Ｓ３０２のＮｏ）、レジスタＲｅｇ８〜
１５の値をソフト処理で使用するＲＡＭなどに待避させ
る（Ｓ３０７）。次に、レジスタＲｅｇ８〜１５の値を
全て１、レジスタＲｅｇ１７の値を０、レジスタＲｅｇ
２０の値を１、レジスタＲｅｇ２３の値を０、レジスタ
Ｒｅｇ２４の値を０、レジスタＲｅｇ２５の値を０、レ
ジスタＲｅｇ２６の値を１にする（Ｓ３０８）。次に、
アクセスするアドレスを出力レジスタ３に設定する、す
なわち、アドレス0xF0000004にライトアクセスする（Ｓ
３０９）。次に、レジスタＲｅｇ２０の値を０にする
（Ｓ３１０）。次に、アクセスするアドレスを出力レジ
スタ３に設定する（Ｓ３１１）。

【００７６】以上のプログラムにより、第１のタイマ５
のカウント値Ｔ１及び第２のタイマ６のカウント値Ｔ
２、並びに、レジスタＲｅｇ０〜７及びレジスタＲｅｇ
８〜１５の値が外部入力信号ＥＸＴ＿ＩＮ／ＩＮＴに応
じて図１４に示すように変化する。但し、外部入力信号
ＥＸＴ＿ＩＮ／ＩＮＴのロー時間が０.５[μs]、ハイ時
間が１.５[μs]、第１のタイマ５及び第２のタイマ６の
クロック信号の周波数を４[MHz]であると想定してい
る。

【００７７】すなわち、外部入力信号ＥＸＴ＿ＩＮ／Ｉ
ＮＴが立ち上がると、第１のタイマ５のカウント値Ｔ１
がレジスタＲｅｇ０〜７に格納され、その後、レジスタ
Ｒｅｇ０〜７の値が待避され、その後、第１のタイマ５
に一時的にリセットがかかり、そのカウント値Ｔ１が0x
FFに設定される。尚、外部入力信号ＥＸＴ＿ＩＮ／ＩＮ
Ｔが立ち上がると、第１のタイマ５がカウントを停止す
るとともに、第２のタイマ６がカウント値0xFFからカウ
ントを開始する。

【００７８】また、外部入力信号ＥＸＴ＿ＩＮ／ＩＮＴ
が立ち下がると、第２のタイマ６のカウント値Ｔ２がレ
ジスタＲｅｇ８〜１５に格納され、その後、レジスタＲ
ｅｇ８〜１５の値が待避され、その後、第２のタイマ６
には一時的にリセットがかかり、そのカウント値Ｔ２が
0xFFに設定される。尚、外部入力信号ＥＸＴ＿ＩＮ／Ｉ
ＮＴが立ち下がると、第２のタイマ６がカウントを停止
するとともに、第１のタイマ５がカウント値0xFFからカ
ウントを開始する。

【００７９】以上の動作において、外部入力信号ＥＸＴ
＿ＩＮ／ＩＮＴが立ち上がった時点で待避させた値がロ
ー時間、外部入力信号ＥＸＴ＿ＩＮ／ＩＮＴが立ち下が
った時点で待避させた値がハイ時間になる。

【００８０】このように、本実施形態のマイクロコンピ
ュータでは、個々の基本的な周辺回路（第１のタイマ
５、第２のタイマ６、論理回路７）を接続回路４を用い
てプログラムで接続することにより、外部入力信号ＥＸ
Ｔ＿ＩＮのハイ時間及びロー時間を測定する機能を実現
することができる。尚、外部入力信号ＥＸＴ＿ＩＮのハ
イ時間及びロー時間を測定するために２つのタイマを使
用しているが、これら２つのタイマは１つの割り込み機
能付き入力ポートによりコントロールされており、複数
の入力ポートを１つの測定に費やすことはない。また、
図２１を用いて説明した従来技術に比して、同等のマイ
クロプロセッサ処理であれば、処理が間に合わなくなっ
て次の測定結果がレジスタに上書きされてデータを壊し
てしまう危険性が低い。これら２点からも解るように、
特定用途への専用マイクロコンピュータの周辺回路と同
じような無駄のない高機能な周辺回路を構築することが
可能である。

【００８１】所定の機能をもった周辺回路を構築するた
めのプログラムのフローチャートの別の例を図１５に示
す。まず、レジスタＲｅｇ０＝１、レジスタＲｅｇ１＝
１、レジスタＲｅｇ２＝０、レジスタＲｅｇ３＝０、レ
ジスタＲｅｇ４＝０、レジスタＲｅｇ５＝１、レジスタ
Ｒｅｇ６＝０、レジスタＲｅｇ７＝０、レジスタＲｅｇ
８＝１、レジスタＲｅｇ９＝０、レジスタＲｅｇ１０＝
０、レジスタＲｅｇ１１＝０、レジスタＲｅｇ１２＝
０、レジスタＲｅｇ１３＝０、レジスタＲｅｇ１４＝
１、レジスタＲｅｇ１５＝０、レジスタＲｅｇ１６＝
０、レジスタＲｅｇ１７＝１、レジスタＲｅｇ１８＝
０、レジスタＲｅｇ１９＝０、レジスタＲｅｇ２０＝
０、レジスタＲｅｇ２１＝１、レジスタＲｅｇ２２＝
０、レジスタＲｅｇ２３＝０、レジスタＲｅｇ２４＝
０、レジスタＲｅｇ２５＝０、レジスタＲｅｇ２６＝
１、レジスタＲｅｇ２７＝０、レジスタＲｅｇ２８＝
０、レジスタＲｅｇ２９＝１にする（Ｓ４０１）。

【００８２】次に、アクセスするアドレスを接続回路４
のセレクタ４０１〜４１０に設定する、すなわち、アド
レス0xF0000008にライトアクセスする（Ｓ４０２）。こ
れにより、セレクタ４０１〜４１０の端子ＣＳに入力さ
れる信号ＣＰＵ＿ＷＲ＿Ｓ１がハイレベルになり、セレ
クタ４０１〜４１０で選択される信号が切り換えられ
る。

【００８３】次に、レジスタＲｅｇ０＝０、レジスタＲ
ｅｇ１＝０、レジスタＲｅｇ２＝１、レジスタＲｅｇ３
＝０、レジスタＲｅｇ４＝１、レジスタＲｅｇ５＝０に
する（Ｓ４０３）。次に、アクセスするアドレスを接続
回路４のセレクタ４１１及び４１２に設定する、すなわ
ち、アドレス0xF000000Cにライトアクセスする（Ｓ４０
４）。これにより、セレクタ４１１及び４１２の端子Ｃ
Ｓに入力される信号ＣＰＵ＿ＷＲ＿Ｓ２がハイレベルに
なり、セレクタ４１１及び４１２で選択される信号が切
り換えられる。

【００８４】Ｓ４０１〜Ｓ４０４の処理により、論理回
路７のインバータ７０７からの出力信号ＯＵＴ２、出力
レジスタ３の端子Ｏ１７、Ｏ１８からの出力信号ＯＵＴ
ＲＥＧ１７、ＯＵＴＲＥＧ１８が、それぞれ第１のタイ
マ５の端子Ｓｔａｒｔへの入力信号ＳＴＡＲＴ１、端子
Ｒｅｓｅｔへの入力信号ＲＥＳＥＴ１、端子Ｓｔｏｐへ
の入力信号ＳＴＯＰ１になる。

【００８５】また、第１のタイマ５の端子Ｏｖｅｒｆｌ
ｏｗからの出力信号ＯＶＥＲＦＬＯＷ１、出力レジスタ
３の端子Ｏ２０からの出力信号ＯＵＴＲＥＧ２０、端子
Ｏ２１からの出力信号ＯＵＴＲＥＧ２１が、それぞれ第
２のタイマ６の端子Ｓｔａｒｔへの入力信号ＳＴＡＲＴ
２、端子Ｒｅｓｅｔへの入力信号ＲＥＳＥＴ２、端子Ｓ
ｔｏｐへの入力信号ＳＴＯＰ２になる。

【００８６】また、第１のタイマ５の端子Ｏｖｅｒｆｌ
ｏｗからの出力信号ＯＶＥＲＦＬＯＷ１、第２のタイマ
６の端子Ｏｖｅｒｆｌｏｗからの出力信号ＯＶＥＲＦＬ
ＯＷ２、出力レジスタ３の端子Ｏ２４からの出力信号Ｏ
ＵＴＲＥＧ２４、端子Ｏ２５からの出力信号ＯＵＴＲＥ
Ｇ２５、端子Ｏ２６からの出力信号ＯＵＴＲＥＧ２６
が、それぞれ論理回路７のＯＲゲート７０１への入力信
号ＩＮ１、ＩＮ２、ＩＮ３、ＯＲゲート７０３及びＡＮ
Ｄゲート７０５への入力信号ＴＲＧ、フリップフロップ
７０２の端子Ｒへの入力信号Ｄ＿ＲＥＳＥＴになる。ま
た、論理回路７のＡＮＤゲート７０６からの出力信号Ｏ
ＵＴ１が外部出力信号ＥＸＴ＿ＯＵＴになる。

【００８７】次に、レジスタＲｅｇ０＝０、レジスタＲ
ｅｇ１＝１にする（Ｓ４０５）。次に、アクセスするア
ドレスを接続回路４のセレクタ４１３〜４１６に設定す
る、すなわち、アドレス0xF0000010にライトアクセスす
る（Ｓ４０６）。これにより、セレクタ４１３〜４１６
の端子ＣＳに入力される信号ＣＰＵ＿ＷＲ＿Ｓ３がハイ
レベルになり、セレクタ４１３〜４１６で選択される信
号が切り換えられる。

【００８８】Ｓ４０５及びＳ４０６の処理により、出力
レジスタ３の端子Ｏ０〜Ｏ７からの出力信号ＯＵＴＲＥ
Ｇ０〜ＯＵＴＲＥＧ７が第１のタイマ５の端子ＩＮ０〜
ＩＮ７への入力信号ＤＩＮ１＿０〜ＤＩＮ１＿７にな
り、出力レジスタ３の端子Ｏ８〜Ｏ１５からの出力信号
ＯＵＴＲＥＧ８〜ＯＵＴＲＥＧ１５が第２のタイマ６の
端子ＩＮ０〜ＩＮ７への入力信号ＤＩＮ２＿０〜ＤＩＮ
２＿７になる。したがって、図１６に示すような周辺回
路が構築される。

【００８９】次に、レジスタＲｅｇ０〜７の値を0x06、
レジスタＲｅｇ８〜１５の値を0x02、レジスタＲｅｇ１
７の値を１、レジスタＲｅｇ１８の値を０、レジスタＲ
ｅｇ２０の値を１、レジスタＲｅｇ２１の値を０、レジ
スタＲｅｇ２４の値を０、レジスタＲｅｇ２５の値を
１、レジスタＲｅｇ２６の値を１にする（Ｓ４０７）。

【００９０】次に、アクセスするアドレスを出力レジス
タ３に設定する、すなわち、アドレス0xF0000004にライ
トアクセスする（Ｓ４０８）。これにより、出力レジス
タ３の入力信号ＣＰＵ＿ＷＲがハイレベルになり、出力
レジスタ３がデータバス８上の信号を取り込む状態にな
る。

【００９１】Ｓ４０７及びＳ４０８の処理により、第１
のタイマ５及び第２のタイマ６では、端子ＩＮ０〜ＩＮ
７への入力値がそれぞれ0x06、0x02である状態で、端子
Ｒｅｓｅｔへの入力がハイレベルになる。また、論理回
路７では、ＯＲゲート７０１への３入力の全てがローレ
ベル、フリップフロップ７０２の端子Ｒへの入力がハイ
レベル、インバータ７０３への入力及びＡＮＤゲート７
０５への１入力がハイレベルになる。したがって、第１
のタイマ５、第２のタイマ６はリセットがかかった状態
であり、カウント値はそれぞれ0x06、0x02に設定されて
いる。また、外部出力信号ＥＸＴ＿ＯＵＴはハイレベル
に固定された状態になる。

【００９２】外部出力信号ＥＸＴ＿ＯＵＴとして所定の
ハイ時間及びロー時間をもったパルスの出力を開始する
ためのプログラムのフローチャートを図１７に示す。ま
ず、レジスタＲｅｇ１７の値を０、レジスタＲｅｇ１８
の値を０、レジスタＲｅｇ２０の値を０、レジスタＲｅ
ｇ２１の値を０、レジスタＲｅｇ２４の値を１、レジス
タＲｅｇ２５の値を１、レジスタＲｅｇ２６の値を０に
する（Ｓ５０１）。次に、アクセスするアドレスを出力
レジスタ３に設定する、すなわち、アドレス0xF0000004
にライトアクセスする（Ｓ５０２）。次に、レジスタＲ
ｅｇ２４の値を０にする（Ｓ５０３）。次に、アクセス
するアドレスを出力レジスタ３に設定する（Ｓ５０
４）。

【００９３】この処理により、第１のタイマ５及び第２
のタイマ６の端子Ｒｅｓｅｔへの入力がローレベルに反
転して、第１のタイマ５及び第２のタイマ６のリセット
が解除される。また、論理回路７では、ＯＲゲート７０
１の１入力がハイレベルに反転した後、再びローレベル
に反転するとともに、フリップフロップ７０２の端子Ｒ
への入力がローレベルに反転する。したがって、外部出
力信号ＥＸＴ＿ＯＵＴがローレベルに反転するととも
に、第１のタイマ５の端子Ｓｔａｒｔへの入力がハイレ
ベルに反転して第１のタイマ５がカウント値0x06からカ
ウントを開始する。

【００９４】その後、第１のタイマ５のカウント値にオ
ーバーフローが発生すると、第１のタイマ５の端子Ｏｖ
ｅｒｆｌｏｗからの出力がハイレベルに反転して、第２
のタイマ６の端子Ｓｔａｒｔへの入力、及び、論理回路
７のＯＲゲート７０１の１入力がハイレベルに反転す
る。これにより、第２のタイマ６がカウント値0x02から
カウントを開始するとともに、外部出力信号ＥＸＴ＿Ｏ
ＵＴがハイレベルに、第１のタイマ５の端子Ｓｔａｒｔ
への入力がローレベルにそれぞれ反転する。

【００９５】また、第１のタイマ５のオーバーフローに
伴って割り込み要求が発生するが、この割り込み要求が
発生すると、図１８に示すフローチャートのプログラム
が実行される。まず、レジスタＲｅｇ０〜７の値を0x0
4、レジスタＲｅｇ１７の値を１、レジスタＲｅｇ１８
の値を０、レジスタＲｅｇ２０の値を０、レジスタＲｅ
ｇ２１の値を０、レジスタＲｅｇ２４の値を０、レジス
タＲｅｇ２５の値を１、レジスタＲｅｇ２６の値を０に
する（Ｓ６０１）。次に、アクセスするアドレスを出力
レジスタ３に設定する、すなわち、アドレス0xF0000004
にライトアクセスする（Ｓ６０２）。次に、レジスタＲ
ｅｇ１７の値を０にする（Ｓ６０３）。次に、アクセス
するアドレスを出力レジスタ３に設定する（Ｓ６０
４）。

【００９６】この処理により、第１のタイマ５では、端
子ＩＮ０〜ＩＮ７への入力値が0x04である状態で、端子
Ｒｅｓｅｔへの入力がハイレベルになった後、再びロー
レベルになる。したがって、第１のタイマ５には一時的
にリセットがかかり、そのカウント値が0x04に設定され
るとともに、その端子Ｏｖｅｒｆｌｏｗからの出力がロ
ーレベルに反転して、論理回路７のＯＲゲート７０１の
３入力が全てローレベルになる。

【００９７】その後、第２のタイマ６のカウント値にオ
ーバーフローが発生すると、第２のタイマ６の端子Ｏｖ
ｅｒｆｌｏｗからの出力がハイレベルに反転して、論理
回路７のＯＲゲート７０１の１入力がハイレベルに反転
する。これにより、外部出力信号ＥＸＴ＿ＯＵＴがロー
レベルに反転するとともに、第１のタイマ５の端子Ｓｔ
ａｒｔへの入力がハイレベルに反転して、第１のタイマ
５がカウント値0x04からカウントを開始する。

【００９８】また、第２のタイマ６のオーバーフローに
伴って割り込み要求が発生するが、この割り込み要求が
発生すると、図１９に示すフローチャートのプログラム
が実行される。まず、レジスタＲｅｇ８〜１５の値を0x
0A、レジスタＲｅｇ１７の値を０、レジスタＲｅｇ１８
の値を０、レジスタＲｅｇ２０の値を１、レジスタＲｅ
ｇ２１の値を０、レジスタ２４の値を０、レジスタＲｅ
ｇ２５の値を１、レジスタＲｅｇ２６の値を０にする
（Ｓ７０１）。次に、アクセスするアドレスを出力レジ
スタ３に設定する、すなわち、アドレス0xF0000004にラ
イトアクセスする（Ｓ７０２）。次に、レジスタＲｅｇ
２０の値を０にする（Ｓ７０３）。次に、アクセスする
アドレスを出力レジスタ３に設定する（Ｓ７０４）。

【００９９】この処理により、第２のタイマ６では、端
子ＩＮ０〜ＩＮ７への入力値が0x0Aである状態で、端子
Ｒｅｓｅｔへの入力がハイレベルになった後、再びロー
レベルになる。したがって、第２のタイマ６には一時的
にリセットがかかり、そのカウント値が0x0Aに設定され
るとともに、その端子Ｏｖｅｒｆｌｏｗからの出力がロ
ーレベルに反転して、論理回路７のＯＲゲート７０１の
３入力が全てローレベルになる。

【０１００】以上のプログラムにより、第１のタイマ５
のカウント値Ｔ１、第２のタイマ６のカウント値Ｔ２、
レジスタＲｅｇ０〜７の値、レジスタＲｅｇ８〜１５の
値、及び、外部出力信号ＥＸＴ＿ＯＵＴが図２０に示す
ように変化する。尚、第１のタイマ５及び第２のタイマ
６のクロック信号の周波数を４[MHz]である場合を想定
している。

【０１０１】まず、図１５に示したプログラムが実行さ
れただけの初期状態では、外部出力信号ＥＸＴ＿ＯＵＴ
がハイレベルに固定されている。また、第１のタイマ
５、第２のタイマ６にはリセットがかかっており、それ
らのカウント値はそれぞれ0x06、0x02に設定されてい
る。図１７に示したプログラムが実行されると、図２０
中にＡで示すように、外部出力信号ＥＸＴ＿ＯＵＴがロ
ーレベルに反転するとともに、第１のタイマ５がカウン
ト値0x06からカウントを開始する。

【０１０２】その後、１.５[μs]が経過すると、第１の
タイマ５にオーバーフローが発生するので、図１８に示
したプログラムが実行され、図２０中にＢで示すよう
に、外部出力信号ＥＸＴ＿ＯＵＴがハイレベルに反転す
る。また、第２のタイマ６がカウント値0x02からカウン
トを開始する。また、第１のタイマ５にリセットがかか
り、そのカウント値が0x04に設定される。

【０１０３】その後、０.５[μs]が経過すると、第２の
タイマ６にオーバーフローが発生するので、図１９に示
したプログラムが実行され、図２０中にＣで示すよう
に、外部出力信号ＥＸＴ＿ＯＵＴがローレベルに反転す
る。また、第１のタイマ６がカウント値0x04からカウン
トを開始する。また、第２のタイマ６にリセットがかか
り、そのカウント値が0x0Aに設定される。

【０１０４】その後、１.０[μs]が経過すると、第１の
タイマ５にオーバーフローが発生するので、図１８に示
したプログラムが実行され、図２０中にＤで示すよう
に、外部出力信号ＥＸＴ＿ＯＵＴがハイレベルに反転す
る。また、第２のタイマ６がカウント値0x0Aからカウン
トを開始する。また、第１のタイマ５にリセットがかか
り、そのカウント値が0x04に設定される。

【０１０５】その後、２.５[μs]が経過すると、第２の
タイマ６にオーバーフローが発生するので、図１９に示
したプログラムが実行され、図２０中にＥで示すよう
に、外部出力信号ＥＸＴ＿ＯＵＴがローレベルに反転す
る。また、第１のタイマ６がカウント値0x04からカウン
トを開始する。また、第２のタイマ６にリセットがかか
り、そのカウント値が0x0Aに設定される。

【０１０６】このように、本実施形態のマイクロコンピ
ュータでは、個々の基本的な周辺回路（第１のタイマ
５、第２のタイマ６、論理回路７）を接続回路４を用い
てプログラムで接続することにより、外部出力信号ＥＸ
Ｔ＿ＯＵＴとして所望のハイ時間及びロー時間をもった
パルスを生成することができる。

【０１０７】尚、本実施形態では、基本的な周辺回路と
して第１のタイマ５、第２のタイマ６、及び、論理回路
７を設けていたが、他の汎用的な周辺回路で置き換えた
形態であったり、他の周辺回路を追加した形態であって
もよい。また、周辺回路に対してデータをリードライト
するための回路の数、ビット幅、アドレスマッピングな
ども他の形態であっても構わない。また、接続回路で周
辺回路への入出力を選択する方法についても、組み合わ
せる入出力端子の比率、数、アドレスマッピング、設定
ビットなども他の形態であっても構わない。

【０１０８】

【発明の効果】以上説明したように、本発明のマイクロ
コンピュータでは、個々の基本的な周辺回路を、接続の
ための回路を用いてプログラムで接続することによっ
て、個々の基本的な周辺回路では実現し得ない高機能を
実現するようになっている。したがって、汎用のマイク
ロコンピュータを使用する場合のように過剰な機能をも
った機種を選択する羽目になってコスト高を招くという
事態を防止することができる。また、必要になることが
わかっている基本的な周辺回路のみを組み込んでいれ
ば、周辺回路の詳細な設計は不要になるので、マイクロ
コンピュータを組み込む装置全体の開発期間を短縮する
ことができる。さらに、専用の周辺回路を備えたマイク
ロコンピュータの場合、ソフトウェア開発用のブレッド
ボードを用意する必要があるが、本発明のマイクロコン
ピュータでは、ソフトウェアのデバッグ時に周辺回路を
決定でき、このことも開発期間の短縮に貢献する。

【０１０９】まとめると、本発明のマイクロコンピュー
タによれば、特殊な製造技術や製造工程を使用すること
なく、また、専用マイクロコンピュータのように長期の
開発日程を要することなく、汎用マイクロコンピュータ
よりも専用マイクロコンピュータに近い高機能な周辺回
路機能を実現することができる。さらに、ソフトウェア
の設計時に、より効率の良い周辺回路に変更することが
可能である。

【図面の簡単な説明】

【図１】 本発明の一実施形態であるマイクロコンピュ
ータのブロック図である。

【図２】 第１のタイマを構成するダウンカウンタを示
す図である。

【図３】 第２のタイマを構成するダウンカウンタを示
す図である。

【図４】 論理回路の構成を示す図である。

【図５】 入力レジスタを構成するラッチ回路を示す図
である。

【図６】 出力レジスタを構成するラッチ回路を示す図
である。

【図７】 接続回路を構成するセレクタを示す図であ
る。

【図８】 接続回路を構成する他のセレクタを示す図で
ある。

【図９】 図７に示したセレクタにおいて、端子に入力
される信号の状態と選択される端子との関係を示す図で
ある。

【図１０】 所定の機能をもった周辺回路を構築するた
めのプログラムのフローチャートである。

【図１１】 図１０に示したプログラムで構築される周
辺回路の構成を示す図である。

【図１２】 図１１に示した構成の周辺回路を制御する
ためのプログラムのフローチャートである。

【図１３】 図１１に示した構成の周辺回路を制御する
ための別のプログラムのフローチャートである。

【図１４】 図１１に示した構成の周辺回路による動作
を説明するための図である。

【図１５】 所定の機能をもった周辺回路を構築するた
めの別のプログラムのフローチャートである。

【図１６】 図１５に示したプログラムで構築される周
辺回路の構成を示す図である。

【図１７】 図１６に示した構成の周辺回路を制御する
ためのプログラムのフローチャートである。

【図１８】 図１６に示した構成の周辺回路を制御する
ための別のプログラムのフローチャートである。

【図１９】 図１６に示した構成の周辺回路を制御する
ためのさらに別のプログラムのフローチャートである。

【図２０】 図１６に示した構成の周辺回路による動作
を説明するための図である。

【図２１】 従来技術における外部入力信号のハイ時間
及びロー時間の測定動作を説明するための図である。

【図２２】 図２１に示した動作において必要となるプ
ログラムのフローチャートである。

【図２３】 従来技術における外部入力信号のハイ時間
及びロー時間の別の測定動作を説明するための図であ
る。

【図２４】 図２３に示した動作において必要となるプ
ログラムのフローチャートである。

【図２５】 図２３に示した動作において必要となる別
のプログラムのフローチャートである。

【符号の説明】

１ ＣＰＵ ２ 入力レジスタ ３ 出力レジスタ ４ 接続回路 ５ 第１のタイマ ６ 第２のタイマ ７ 論理回路 ８ データバス ４０１〜４１２ セレクタ ４１３〜４１６ セレクタ ７０１ ＯＲゲート ７０２ フリップフロップ ７０３ インバータ ７０４ ＡＮＤゲート ７０５ ＡＮＤゲート ７０６ ＯＲゲート ７０７ インバータ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数の周辺回路を備えたマイクロコンピ
   ュータにおいて、複数の周辺回路間の接続関係をプログ
   ラムで制御するための接続回路を備えたことを特徴とす
   るマイクロコンピュータ。
2. 【請求項２】 前記接続回路は、プログラムによって与
   えられるデータに応じて複数の入力の中からいずれかを
   選択して出力するセレクタから成ることを特徴とする請
   求項１に記載のマイクロコンピュータ。
3. 【請求項３】 周辺回路に入力されるデータをプログラ
   ムで書き込むための回路を周辺回路として備えたことを
   特徴とする請求項１に記載のマイクロコンピュータ。
4. 【請求項４】 周辺回路から出力されるデータをプログ
   ラムで読み出すための回路を周辺回路として備えたこと
   を特徴とする請求項１に記載のマイクロコンピュータ。
5. 【請求項５】 外部からの信号を内部に入力するための
   回路を周辺回路として備えたことを特徴とする請求項１
   に記載のマイクロコンピュータ。
6. 【請求項６】 内部で発生した信号を外部に出力するた
   めの回路を周辺回路として備えたことを特徴とする請求
   項１に記載のマイクロコンピュータ。
7. 【請求項７】 前記複数の周辺回路間の接続関係を前記
   接続回路を用いて制御することによって、所定の周辺回
   路機能を実現する手段を備えたことを特徴とする請求項
   １〜６のいずれか１つに記載のマイクロコンピュータ。