JPH07281910A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明はプロセッサを１個のみ用いて、複数
個のプロセッサをパイプライン状に接続して得られるデ
ータ処理装置と同等の機能を実現するデータ処理装置を
提供する。 【構成】 プロセッサ１０１のデータ入力端子Ｄｉとデ
ータ出力端子Ｄｏをそれぞれクロスポイントスイッチ１
０２の端子Ｂと端子Ｃに接続し、外部入力端子１０６と
外部出力端子１０７をクロスポイントスイッチ１０２の
端子Ａと端子Ｄに接続し、メモリ１０４,１０５のデー
タ線をクロスポイントスイッチ１０２の端子Ｅと端子Ｆ
に接続し、プロセッサ１０１の制御線とメモリ１０４と
メモリ１０５とクロスポイントスイッチ１０２の制御線
に接続され、コントローラ１０３がそれらを制御するよ
うに構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、任意のデータ・ストリ
ームに対し処理内容を多段階に分け、プロセッサを複数
回用いて処理を行うデータ処理装置に関するものであ
る。

【０００２】

【従来の技術】機能を変更する手段を持つ同一のプロセ
ッサを複数個パイプライン状に接続したデータ処理装置
について図面を参照して説明する。

【０００３】図３は同一のプロセッサ２個を接続するこ
とによって構成されたデータ処理装置を示す図である。
図３において、３０１、３０２はそれぞれ前段、後段の
プロセッサである。３０１および３０２はそれぞれ任意
のビット幅のデータ入力端子と、入力端子と同一のビッ
ト幅を有するデータ出力端子を備えている。

【０００４】３０４は外部入力端子であり、データ処理
装置の外部から、処理すべきデータ・ストリームを入力
する。端子３０４は、前段のプロセッサ３０１のデータ
入力端子Ｄｉと接続されている。３０５は外部出力端子
であり、データ処理装置の外部へ処理の完了したデータ
・ストリームを出力する。端子３０５は後段のプロセッ
サ３０２のデータ出力端子Ｄｏと接続されている。

【０００５】プロセッサ３０１、３０２はそれぞれ入力
データの制御線用端子として、リクエスト信号出力端子
ＲＱｏと、イネーブル信号入力端子ＥＮＡと、アクノリ
ッジ信号出力端子ＡＣＫｏを備え、出力データの制御線
用端子として、リクエスト信号入力端子ＲＱｉと、デー
タストローブ信号出力端子ＤＳと、アクノリッジ信号入
力端子ＡＣＫｉを備える。

【０００６】このプロセッサ３０１、３０２の動作につ
いて説明する。プロセッサ３０１、３０２は任意の単位
のデータの入力を外部に要求し、そのデータに対して任
意の処理を行い、出力する。具体的に本従来例では、ま
ず、プロセッサ外部に対してリクエスト信号出力端子か
らデータ要求を行う。外部からデータ入力端子に有効デ
ータが入力され、イネーブル信号入力端子の信号がアサ
ートされる。プロセッサ３０１、３０２はデータを受け
取り終ると外部に対してアクノリッジ信号をアクノリッ
ジ信号出力端子から出力する。これでデータ入力サイク
ルが完了する。

【０００７】次にプロセッサ３０１は入力されたデータ
に対して処理を行う。その後リクエスト信号入力端子に
外部からリクエスト信号が入力され、データの出力要求
が行われると、プロセッサ３０１、３０２はデータ出力
端子データを出力し、そのデータが有効である期間を示
すためにデータストローブ信号を出力する。アクノリッ
ジ信号入力端子からアクノリッジ信号が入力されるとデ
ータの出力は終了する。これでデータ出力サイクルが完
了する。

【０００８】図３では、プロセッサ３０１のデータ出力
端子とプロセッサ３０２のデータ入力端子を接続し、ま
たプロセッサ３０１のリクエスト信号入力端子とデータ
ストローブ出力端子とアクノリッジ信号入力端子をそれ
ぞれ、プロセッサ３０２のリクエスト信号出力端子とイ
ネーブル信号入力端子とアクノリッジ信号出力端子とに
接続することにより、プロセッサ３０１とプロセッサ３
０２とがハンドシェークし、プロセッサ間でデータの流
れが形成される。また、３０３はコントローラであり、
プロセッサ３０１、３０２の残りの制御線を制御する。

【０００９】このような構成をとることにより、特定の
アルゴリズムを用いて外部から入力されたデータを２個
のプロセッサで連続的に処理することが可能となってい
る。なお、プロセッサの個数が３個以上でも同様の構成
をとる。

【００１０】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来の構成では、データ処理装置を構成するプロセ
ッサの数が固定であるため、処理内容の柔軟性に欠ける
という問題があった。これは、例えばプリプロダクショ
ン段階でのデータ処理装置自体の評価やデータ処理アル
ゴリズム自体の検討等を行う際に、プロセッサのパイプ
ライン構成を変更できないなどの不都合となって現れ
る。

【００１１】また、実験的に多数の実プロセッサを連接
したデータ処理装置を構成しようとする場合にも、プリ
ント基板の大きさなどの物理的な制約によりその個数に
限界があるという問題を有していた。

【００１２】そこで本発明の目的は上記問題点を解決す
るために、プロセッサを１個のみ用いて、複数個のプロ
セッサを連接した場合と同様な効果を有し、さらにデー
タの流れを柔軟に制御することが可能なデータ処理装置
を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に本発明のデータ処理装置は、プロセッサを複数個用い
るかわりに、１個のプロセッサのデータ入力端子および
データ出力端子に対してメモリを接続し、プロセッサの
データ入力側制御線群、データ出力側制御線群、前記メ
モリの制御線を制御するコントローラを有するものであ
る。

【００１４】つまり、本発明のデータ処理装置は、任意
のビット幅を持つデータ入力端子と、該データ入力端子
に対して外部からのデータの入力を制御する１本以上の
制御線からなる第１の制御線群と、前記データ入力端子
と同じビット幅を持つデータ出力端子と、該データ出力
端子に対して外部からのデータの入力を制御する１本以
上の制御線からなる第２の制御線群を有し、複数の機能
を切り替える手段を持つプロセッサと、前記プロセッサ
のデータ入力端子及びデータ出力端子と同じビット幅を
持つ第１及び第２のメモリと、装置の外部から前記プロ
セッサのデータ入力端子へとデータを入力するための第
１の外部端子と、前記プロセッサのデータ出力端子から
装置の外部へとデータを出力するための第２の外部端子
と、前記第１及び第２の外部端子および第１及び第２の
メモリと、前記プロセッサのデータ入力端子およびデー
タ出力端子との間の接続を、外部から制御するクロスポ
イントスイッチと、前記プロセッサの第１の制御線群と
第２の制御線群の制御と、前記クロスポイントスイッチ
の制御と、第１のメモリ、第２のメモリへのデータの読
み書きの制御が可能であるコントローラとを備えた構成
により実現される。

【００１５】叉は本発明のデータ処理装置は、任意のビ
ット幅を持つデータ入力端子と、該データ入力端子に対
して外部からのデータの入力を制御する１本以上の制御
線からなる第１の制御線群と、前記データ入力端子と同
じビット幅を持つデータ出力端子と、該データ出力端子
に対して外部からのデータの入力を制御する１本以上の
制御線からなる第２の制御線群を有し、複数の機能を切
り替える手段を持つプロセッサと、前記プロセッサのデ
ータ入力端子及びデータ出力端子と同じビット幅を持つ
第１及び第２のメモリと、該第１のメモリを前記プロセ
ッサのデータ入力端子か、同じビット幅を持つ汎用デー
タバスのどちらかに排他的に接続する手段と、該第２の
メモリを前記プロセッサのデータ出力端子か、前記の汎
用データバスのどちらかに排他的に接続する手段と、前
記プロセッサの第１の制御線群と第２の制御線群の制御
と、第１のメモリ、第２のメモリへのデータの読み書き
および前記プロセッサからのアクセスと前記汎用バスか
らのアクセスとの排他制御とが可能であるコントローラ
とを備えた構成により実現される。

【００１６】

【作用】本発明のデータ処理装置は請求項１の構成にお
いて、外部端子からまずコントローラによって制御され
るクロスポイントスイッチを経由して、プロセッサのデ
ータ入力端子にデータが入力され、プロセッサによって
データは処理される。次に、処理されたデータはクロス
ポイントスイッチを経由して第１のメモリに一度蓄えら
れる。プロセッサの機能をプログラム再ロードなどの手
段により変更し、第１のメモリに蓄えられたデータをク
ロスポイントスイッチを経由して、プロセッサのデータ
入力端子に再入力させる。この手順を、任意回数繰り返
すことにより、１個のプロセッサで任意個数のプロセッ
サを連接したデータ処理装置と同等に作用することとな
る。

【００１７】また、本発明のデータ処理装置は請求項２
の構成において、汎用データバスから入力データを第１
のメモリに読み込み、つぎにそのデータをプロセッサの
データ入力端子に入力する。プロセッサによってデータ
は処理され、処理されたデータはプロセッサのデータ出
力端子から第２のメモリへ出力される。データは次に第
２のメモリから汎用データバスを経由して第１のメモリ
へ渡される。以上の手順を任意回数繰り返すことによ
り、１個のプロセッサで任意個数のプロセッサを連接し
たデータ処理装置と同等に作用し、また汎用のデータバ
スを経由することによりプロセッサによる処理間のデー
タを汎用バスに繋がる他の装置などからも利用可能とな
る。

【００１８】

【実施例】

（実施例１）以下本発明の実施例１のデータ処理装置に
ついて、図面を参照しながら説明する。図１は、本実施
例のデータ処理装置のブロック図である。図１におい
て、１０１は機能の切り替え手段を持つプロセッサであ
り、データ入力端子Ｄｉとデータ出力端子Ｄｏと入力デ
ータのリクエスト出力端子ＲＱｏと入力データのイネー
ブル信号入力端子ＥＮＡと入力データのアクノリッジ信
号出力端子ＡＣＫｏと出力データのリクエスト信号入力
端子ＲＱｉ、データストローブ信号ＤＳ、出力データの
アクノリッジ信号入力端子ＡＣＫｉを有し、入力データ
に対して処理を行いデータ出力端子に出力する動作を行
う。

【００１９】１０２はクロスポイントスイッチであり、
端子Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆを持つ。このクロスポイン
トスイッチは端子Ｂ、Ｃに対して端子Ａ、Ｅ、Ｆ、Ｄの
うちのひとつの端子をそれぞれ割り当てる動作を行う。
１０４、１０５はプロセッサ１０１のデータのビット幅
と同じビット幅を持つメモリであり、それぞれクロスポ
イントスイッチ１０２の端子Ｅ、Ｆに接続される。１０
４、１０５はそれぞれ制御線としてアウトプットイネー
ブル端子ＯＥとライトイネーブル端子ＷＥを持つ。

【００２０】１０３はコントローラであり、プロセッサ
１０１、クロスポイントスイッチ１０２、メモリ１０
４、１０５の制御線を制御する動作を行う。

【００２１】１０６、１０７はそれぞれデータの外部入
力端子と外部出力端子であり、それぞれクロスポイント
スイッチの端子Ａ、端子Ｄに接続される。プロセッサ１
０１の端子Ｄｉおよび端子Ｄｏはそれぞれクロスポイン
トスイッチの端子Ｂ、端子Ｄに接続される。

【００２２】以上のように構成されたデータ処理装置に
ついて、以下図１を用いてその動作を説明する。まず、
プロセッサ１０１から入力データのリクエスト信号が発
せられる。それをコントローラ１０３が認識し、クロス
ポイントスイッチ１０２の端子Ａ−端子Ｂを接続するよ
うに制御する。すると外部入力端子１０６から入力され
たデータはプロセッサ１０１の端子Ｄｉに達する。次に
コントローラ１０３はプロセッサ１０１からアクノリッ
ジ信号が返るまでイネーブル信号を出力する。これでプ
ロセッサ１０１への最初のデータ入力サイクルが終了す
る。

【００２３】プロセッサ１０１はデータの入力を受ける
と同時に順次データを処理し、端子ＲＱｉにリクエスト
信号が入力されていれば端子Ｄｏから順次データを出力
する。このときコントローラ１０３はプロセッサ１０１
からのデータストローブ信号を監視することにより有効
データのタイミングを知ることができる。コントローラ
１０３はクロスポイントスイッチ１０２を制御すること
により、端子Ｃ−端子Ｅを接続する。メモリ１０４のＯ
Ｅ、ＷＥを制御することにより、プロセッサ１０１から
の出力データはメモリ１０４に格納されることになる。

【００２４】データがメモリ１０４の容量を溢れないタ
イミングでコントローラ１０３は一連のデータ処理を中
断するよう制御する。この時点でメモリ１０４にはプロ
セッサ１０１で処理されたデータが格納されている。次
にプロセッサ１０１の機能を、例えばプログラム再ロー
ドなどの機能切り替え手段を用いて、切り替える。コン
トローラ１０３はクロスポイントスイッチ１０２を制御
することによって端子Ｅ−端子Ｂと端子Ｃ−端子Ｆを接
続する。これでプロセッサ１０１のデータ入力端子Ｄｉ
にはメモリ１０４からデータが流れ、データ出力端子Ｄ
ｏからはメモリ１０５にデータが流れることになる。

【００２５】このようにメモリ１０４とメモリ１０５を
交互にプロセッサ１０１への入力データ格納用と出力デ
ータ格納用とに切り替え、その都度プロセッサ１０１の
機能を切り替えてゆくことによって、メモリ１０４およ
びメモリ１０５の容量分ずつのデータに対し複数のプロ
セッサをパイプライン状に連接した場合と同様の処理結
果が得られることになる。このプロセッサ１０１を用い
た処理の回数は任意に決めることができ、またデータの
ビット幅、メモリの制御方式も任意でよい。

【００２６】また本実施例ではプロセッサ１０１のデー
タとのデータのアクセスに非同期アクセスを想定して制
御線を設定したが、これを同期アクセスとしても一般性
を失わない。

【００２７】（実施例２）図２は、本発明の実施例２の
データ処理装置のブロック図である。図２において、２
０１は機能の切り替え手段を持つプロセッサであり、デ
ータ入力端子Ｄｉとデータ出力端子Ｄｏと入力データの
リクエスト出力端子ＲＱｏと入力データのイネーブル信
号入力端子ＥＮＡと入力データのアクノリッジ信号出力
端子ＡＣＫｏと出力データのリクエスト信号入力端子Ｒ
Ｑｉ、データストローブ信号ＤＳ、出力データのアクノ
リッジ信号入力端子ＡＣＫｉを有し、入力データに対し
て処理を行いデータ出力端子に出力する動作を行う。

【００２８】２０２は汎用データバスである。２０４は
メモリであり、バストランシーバ２０６および２０７に
よってプロセッサ２０１か汎用データバス２０２のどち
らか片方からのみアクセス可能である。

【００２９】２０５はメモリであり、バストランシーバ
２０８および２０９によってプロセッサ２０１か汎用デ
ータバス２０２のどちらか片方からのみアクセスされる
ものとする。

【００３０】２０３はコントローラであり、プロセッサ
２０１、メモリ２０４、２０５、バストランシーバ２０
６〜２０９を制御する動作を行う。

【００３１】以上のように構成されたデータ処理装置に
ついて、以下図２を用いてその動作を説明する。まず、
プロセッサ２０１から入力データのリクエスト信号が発
せられる。それをコントローラ２０３が認識し、コント
ローラ２０３がバストランシーバ２０６を制御すること
により汎用バス２０２からメモリ２０４に入力データを
取り込む。

【００３２】次にコントローラ２０３がバストランシー
バ２０７を制御することによりメモリ２０４からプロセ
ッサ２０１の端子Ｄｉにデータを流す。次にコントロー
ラ２０３はプロセッサ２０１からアクノリッジ信号が返
るまでイネーブル信号を出力する。これでプロセッサ２
０１への最初のデータ入力サイクルが終了する。

【００３３】プロセッサ２０１はデータの入力を受ける
と同時に順次データを処理し、端子ＲＱｉにリクエスト
信号が入力されていれば端子Ｄｏから順次データを出力
する。このときコントローラ２０３はプロセッサ２０１
からのデータストローブ信号を監視することにより有効
データのタイミングを知ることができる。コントローラ
２０３でバストランシーバ２０８、２０９を制御するこ
とによりプロセッサ２０１からの出力データをメモリ２
０５に格納する。

【００３４】さきにメモリ２０４に格納されたデータに
ついて処理が終ると、メモリ２０５には処理されたデー
タが格納されていることになる。次にプロセッサ２０１
の機能を、例えばプログラム再ロードなどの機能切り替
え手段を用いて、切り替える。コントローラ２０３はバ
ストランシーバ２０８を制御することによりメモリ２０
５から汎用バス２０２へデータが流れ、そのデータは汎
用バス２０２を経由してメモリ２０４に格納される。

【００３５】このようにメモリ２０４の内容を処理し、
結果をメモリ２０５に格納し、それを汎用バス２０２経
由で再びメモリ２０４に戻すことを繰り返すことによ
り、メモリ２０４およびメモリ２０５の容量分ずつのデ
ータに対し複数のプロセッサをパイプライン状に連接し
た場合と同様の処理結果が得られることになる。また汎
用バス上に他のデータ処理デバイスを接続することによ
り、処理途中のデータを観察したり加工することが可能
となる。本データ処理装置を複数台汎用バスに接続する
ことにより、複数の実プロセッサを持つデータ処理装置
も構成することが可能となり、柔軟なシステム構成が可
能となる。

【００３６】このプロセッサ２０１を用いた処理の回数
は任意に決めることができ、またデータのビット幅、メ
モリの制御方式も任意でよい。

【００３７】また本実施例ではプロセッサ２０１のデー
タとのデータのアクセスに非同期アクセスを想定して制
御線を設定したが、これを同期アクセスとしても一般性
を失わない。

【００３８】

【発明の効果】以上のように本発明のデータ処理装置
は、データ処理を行うプロセッサのデータ入力端子とデ
ータ出力端子にメモリを接続し、それらとプロセッサと
のデータの入出力をコントローラによって制御すること
によって、１個のプロセッサのみを用いて複数個のプロ
セッサを連接した場合と同様の機能もつという効果を有
する。

【図面の簡単な説明】

【図１】本発明の実施例１のデータ処理装置のブロック
図

【図２】本発明の実施例２のデータ処理装置のブロック
図

【図３】従来のデータ処理装置のブロック図

【符号の説明】

１０１,２０１ プロセッサ １０２ クロスポイントスイッチ １０３,２０３ コントローラ １０４,１０５,２０４,２０５ メモリ １０６ 外部入力端子 １０７ 外部出力端子 ２０２ 汎用データバス ２０６〜２０９ バストランシーバ

Claims (2)

【特許請求の範囲】
1. 【請求項１】任意のビット幅を持つデータ入力端子と、
   該データ入力端子に対して外部からのデータの入力を制
   御する１本以上の制御線からなる第１の制御線群と、前
   記データ入力端子と同じビット幅を持つデータ出力端子
   と、該データ出力端子に対して外部からのデータの入力
   を制御する１本以上の制御線からなる第２の制御線群を
   有し、複数の機能を切り替える手段を持つプロセッサ
   と、 前記プロセッサのデータ入力端子及びデータ出力端子と
   同じビット幅を持つ第１及び第２のメモリと、 装置の外部から前記プロセッサのデータ入力端子へとデ
   ータを入力するための第１の外部端子と、 前記プロセッサのデータ出力端子から装置の外部へとデ
   ータを出力するための第２の外部端子と、 前記第１及び第２の外部端子および第１及び第２のメモ
   リと、前記プロセッサのデータ入力端子およびデータ出
   力端子との間の接続を、外部から制御するクロスポイン
   トスイッチと、 前記プロセッサの第１の制御線群と第２の制御線群の制
   御と、前記クロスポイントスイッチの制御と、第１のメ
   モリ、第２のメモリへのデータの読み書きの制御が可能
   であるコントローラとを備えたデータ処理装置。
2. 【請求項２】任意のビット幅を持つデータ入力端子と、
   該データ入力端子に対して外部からのデータの入力を制
   御する１本以上の制御線からなる第１の制御線群と、前
   記データ入力端子と同じビット幅を持つデータ出力端子
   と、該データ出力端子に対して外部からのデータの入力
   を制御する１本以上の制御線からなる第２の制御線群を
   有し、複数の機能を切り替える手段を持つプロセッサ
   と、 前記プロセッサのデータ入力端子及びデータ出力端子と
   同じビット幅を持つ第１及び第２のメモリと、 該第１のメモリを前記プロセッサのデータ入力端子か、
   同じビット幅を持つ汎用データバスのどちらかに排他的
   に接続する手段と、 該第２のメモリを前記プロセッサのデータ出力端子か、
   前記の汎用データバスのどちらかに排他的に接続する手
   段と、 前記プロセッサの第１の制御線群と第２の制御線群の制
   御と、第１のメモリ、第２のメモリへのデータの読み書
   きおよび前記プロセッサからのアクセスと前記汎用バス
   からのアクセスとの排他制御とが可能であるコントロー
   ラとを備えたデータ処理装置。