JPH0683786A - 並列プロセッサ - Google Patents
並列プロセッサInfo
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- JPH0683786A JPH0683786A JP4230541A JP23054192A JPH0683786A JP H0683786 A JPH0683786 A JP H0683786A JP 4230541 A JP4230541 A JP 4230541A JP 23054192 A JP23054192 A JP 23054192A JP H0683786 A JPH0683786 A JP H0683786A
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- data
- output
- memories
- side memory
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Abstract
(57)【要約】
【目的】 近傍のメモリに移す操作を短時間で行う。
【構成】 入力用シフトレジスタ１、入力側メモリ２1
〜２M 、セレクタ（ＳＥＬａ）1...M 、演算回路３1 〜
３M 、セレクタ（ＳＥＬｂ）1...M 、出力側メモリ４1
〜４M 、出力用シフトレジスタ５からなる並列プロセッ
サに、転送用シフトレジスタ８、９を設ける。転送用シ
フトレジスタ８、９は、入力側メモリ２1〜２M 、及び
出力側メモリ４1 〜４M にそれぞれ１つずつある。入力
側メモリ２ 1 〜２M から読み出されたデータは、入力側
転送用シフトレジスタ８に取り込まれ、図の横方向にデ
ータはシフトされ、その後、データは、入力側メモリ２
1 〜２M に再び書き込まれる。従って、読み出された位
置からシフトした分だけ隣の入力側メモリ２1 〜２M に
書き込まれる事になる。出力側転送用シフトレジスタ９
についても同様である。
〜２M 、セレクタ（ＳＥＬａ）1...M 、演算回路３1 〜
３M 、セレクタ（ＳＥＬｂ）1...M 、出力側メモリ４1
〜４M 、出力用シフトレジスタ５からなる並列プロセッ
サに、転送用シフトレジスタ８、９を設ける。転送用シ
フトレジスタ８、９は、入力側メモリ２1〜２M 、及び
出力側メモリ４1 〜４M にそれぞれ１つずつある。入力
側メモリ２ 1 〜２M から読み出されたデータは、入力側
転送用シフトレジスタ８に取り込まれ、図の横方向にデ
ータはシフトされ、その後、データは、入力側メモリ２
1 〜２M に再び書き込まれる。従って、読み出された位
置からシフトした分だけ隣の入力側メモリ２1 〜２M に
書き込まれる事になる。出力側転送用シフトレジスタ９
についても同様である。
Description
【０００１】
【産業上の利用分野】本発明は、映像信号のディジタル
処理等に用いられる並列プロセッサに関するものであ
る。
処理等に用いられる並列プロセッサに関するものであ
る。
【０００２】
【従来の技術】映像信号のディジタル処理を行う装置と
して、例えば「ＳＶＰ：ＳＥＲＩＡＬＶＩＤＥＯ ＰＲ
ＯＣＥＳＳＯＲ／Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈ
ｅ ＩＥＥＥ１９９０ ＣＵＳＴＯＭ ＩＮＴＥＧＲＡ
ＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ／
Ｐ．１７．３．１〜４」に示される装置が知られてい
る。
して、例えば「ＳＶＰ：ＳＥＲＩＡＬＶＩＤＥＯ ＰＲ
ＯＣＥＳＳＯＲ／Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈ
ｅ ＩＥＥＥ１９９０ ＣＵＳＴＯＭ ＩＮＴＥＧＲＡ
ＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ／
Ｐ．１７．３．１〜４」に示される装置が知られてい
る。
【０００３】この装置は、具体的には例えば図４に示す
ような並列プロセッサで構成されている。即ち、図にお
いて、例えば各画素がそれぞれ複数ビットで構成される
映像信号がワード（画素）シリアルで供給され、１水平
期間（１Ｈ）分の容量（Ｍ）を有する入力用シフトレジ
スタ（シリアル／パラレル変換器）１内のＭ個のレジス
タに格納される。この入力用シフトレジスタ内のレジス
タがそれぞれＭ個の入力側メモリ２1 〜２M に接続され
ている。
ような並列プロセッサで構成されている。即ち、図にお
いて、例えば各画素がそれぞれ複数ビットで構成される
映像信号がワード（画素）シリアルで供給され、１水平
期間（１Ｈ）分の容量（Ｍ）を有する入力用シフトレジ
スタ（シリアル／パラレル変換器）１内のＭ個のレジス
タに格納される。この入力用シフトレジスタ内のレジス
タがそれぞれＭ個の入力側メモリ２1 〜２M に接続され
ている。
【０００４】Ｍ個の演算回路３1 〜３M は、それぞれ対
応する入力側メモリ２1 〜２M とその両隣の入力側メモ
リからのデータがセレクタ（ＳＥＬａ）1...M を介して
供給され、さらに、Ｍ個ある出力側メモリ４1 〜４M の
内それぞれ対応する出力側メモリ４1 〜４M とその両隣
の出力側メモリからのデータもセレクタ（ＳＥＬｂ）
1...M を介して供給される。
応する入力側メモリ２1 〜２M とその両隣の入力側メモ
リからのデータがセレクタ（ＳＥＬａ）1...M を介して
供給され、さらに、Ｍ個ある出力側メモリ４1 〜４M の
内それぞれ対応する出力側メモリ４1 〜４M とその両隣
の出力側メモリからのデータもセレクタ（ＳＥＬｂ）
1...M を介して供給される。
【０００５】各演算回路３1 〜３M からの出力結果は、
入力側メモリ２1 〜２M あるいは出力側メモリ４1 〜４
M に書き込まれる。各出力側メモリ４1 〜４M がそれぞ
れ出力用シフトレジスタ（パラレル／シリアル変換器）
５内のＭ個のレジスタに接続されている。そして、この
出力用シフトレジスタ５からは、例えば各画素がそれぞ
れ複数ビットで構成される演算処理された映像信号がワ
ード（画素）シリアルで出力される。
入力側メモリ２1 〜２M あるいは出力側メモリ４1 〜４
M に書き込まれる。各出力側メモリ４1 〜４M がそれぞ
れ出力用シフトレジスタ（パラレル／シリアル変換器）
５内のＭ個のレジスタに接続されている。そして、この
出力用シフトレジスタ５からは、例えば各画素がそれぞ
れ複数ビットで構成される演算処理された映像信号がワ
ード（画素）シリアルで出力される。
【０００６】従って、この装置において、水平期間毎に
入力用シフトレジスタ１に供給された映像信号の各画素
のデータは、その後の水平ブランキング期間内に入力側
メモリ２1 〜２M に書き込まれる。この入力側メモリに
書き込まれたデータが次の１水平期間の間に演算回路３
1 〜３M に供給され、演算処理された値が出力側メモリ
４1 〜４M に書き込まれる。そして、その後の水平ブラ
ンキング期間内に、出力側メモリ４1 〜４M のデータが
出力用シフトレジスタ５に書き込まれ、各水平期間毎に
演算処理された映像信号が取り出される。このようにし
て例えば映像信号のディジタル処理が行われる。
入力用シフトレジスタ１に供給された映像信号の各画素
のデータは、その後の水平ブランキング期間内に入力側
メモリ２1 〜２M に書き込まれる。この入力側メモリに
書き込まれたデータが次の１水平期間の間に演算回路３
1 〜３M に供給され、演算処理された値が出力側メモリ
４1 〜４M に書き込まれる。そして、その後の水平ブラ
ンキング期間内に、出力側メモリ４1 〜４M のデータが
出力用シフトレジスタ５に書き込まれ、各水平期間毎に
演算処理された映像信号が取り出される。このようにし
て例えば映像信号のディジタル処理が行われる。
【０００７】また、入力側メモリ２1 〜２M 、出力側メ
モリ４1 〜４M のアドレスを制御するためのアドレスデ
コーダ６と、演算回路３1 〜３M での演算を制御するた
め及びセレクタ（ＳＥＬａ、ＳＥＬｂ）1...M を制御す
るための演算制御回路７は、それぞれ１つのみであり、
Ｍ個全ての入力側、出力側メモリ及び演算回路に共通の
ものである。
モリ４1 〜４M のアドレスを制御するためのアドレスデ
コーダ６と、演算回路３1 〜３M での演算を制御するた
め及びセレクタ（ＳＥＬａ、ＳＥＬｂ）1...M を制御す
るための演算制御回路７は、それぞれ１つのみであり、
Ｍ個全ての入力側、出力側メモリ及び演算回路に共通の
ものである。
【０００８】即ち、図４はＳＩＭＤ（Ｓｉｎｇｌｅ Ｉ
ｎｓｔｒｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ Ｄａｔａ）
方式である。ビデオ信号処理においては全ての画素に対
して同じ演算処理をすることが多いので、全ての演算回
路に同一の処理命令を与えるＳＩＭＤ方式で充分に対応
でき不便はない。そして、ＳＩＭＤ方式ならば制御回路
は１つで済み回路規模が小さくなるという利点がある。
ｎｓｔｒｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ Ｄａｔａ）
方式である。ビデオ信号処理においては全ての画素に対
して同じ演算処理をすることが多いので、全ての演算回
路に同一の処理命令を与えるＳＩＭＤ方式で充分に対応
でき不便はない。そして、ＳＩＭＤ方式ならば制御回路
は１つで済み回路規模が小さくなるという利点がある。
【０００９】また、この装置において、セレクタ（ＳＥ
Ｌａ、ＳＥＬｂ）1...M の制御により、ｍ番目の演算回
路は、ｍ番目の入力側メモリ２m と出力側メモリ４m 内
に格納されているデータ（１水平期間（１Ｈ）分の映像
信号の内ｍ番目の画素データ）の演算のみならず、その
両隣のデータ（ｍ-1番目とｍ+1番目の画素データ）との
演算も可能としている。
Ｌａ、ＳＥＬｂ）1...M の制御により、ｍ番目の演算回
路は、ｍ番目の入力側メモリ２m と出力側メモリ４m 内
に格納されているデータ（１水平期間（１Ｈ）分の映像
信号の内ｍ番目の画素データ）の演算のみならず、その
両隣のデータ（ｍ-1番目とｍ+1番目の画素データ）との
演算も可能としている。
【００１０】さらに、ｍ-2番目の入力側メモリ２m-2 と
出力側メモリ４m-2 や、ｍ+2番目の入力側メモリ２m+2
と出力側メモリ４m+2 とも、セレクタ（ＳＥＬａ、ＳＥ
Ｌｂ）m を介してｍ番目の演算回路３m に供給すること
により、ｍ-2番目とｍ+2番目の画素データとの演算も可
能となる。
出力側メモリ４m-2 や、ｍ+2番目の入力側メモリ２m+2
と出力側メモリ４m+2 とも、セレクタ（ＳＥＬａ、ＳＥ
Ｌｂ）m を介してｍ番目の演算回路３m に供給すること
により、ｍ-2番目とｍ+2番目の画素データとの演算も可
能となる。
【００１１】しかしながらこの装置において、ｍ-3番目
やｍ+3番目とのアクセスもセレクタを介して行えるよう
にすれば、ディジタル信号処理用ＬＳＩとしての処理能
力は増すが、セレクタが複雑になり、また配線も増え、
回路規模の点から見て実現不可能である。即ち、図４に
示すようなｍ-1番目とｍ番目とｍ+1番目の入力側メモリ
及び出力側メモリのみとアクセス出来る構成あるいは、
ｍ-2番目とｍ-1番目とｍ番目とｍ+1番目とｍ+2番目の入
力側メモリ及び出力側メモリのみとアクセス出来る構成
のどちらかしか、実現できなかった。
やｍ+3番目とのアクセスもセレクタを介して行えるよう
にすれば、ディジタル信号処理用ＬＳＩとしての処理能
力は増すが、セレクタが複雑になり、また配線も増え、
回路規模の点から見て実現不可能である。即ち、図４に
示すようなｍ-1番目とｍ番目とｍ+1番目の入力側メモリ
及び出力側メモリのみとアクセス出来る構成あるいは、
ｍ-2番目とｍ-1番目とｍ番目とｍ+1番目とｍ+2番目の入
力側メモリ及び出力側メモリのみとアクセス出来る構成
のどちらかしか、実現できなかった。
【００１２】従って、例えば、上述のｍ-1番目とｍ番目
とｍ+1番目の入力側メモリ及び出力側メモリのみとアク
セス出来る構成（図４）において、ｍ-8番目に格納され
ているデータとアクセスして演算したい場合は、 １）一度、ｍ-7番目のセレクタ及びｍ-7番目の演算回路
を介して、ｍ-7番目の入力側メモリあるいは出力側メモ
リにそのデータを格納させて、 ２）そして、ｍ-7番目の入力側メモリあるいは出力側メ
モリに格納されたそのデータをｍ-6番目のセレクタ及び
ｍ-6番目の演算回路を介して、ｍ-6番目の入力側メモリ
あるいは出力側メモリにそのデータを格納させて、 ３）そして、ｍ-6番目の入力側メモリあるいは出力側メ
モリに格納されたそのデータをｍ-5番目のセレクタ及び
ｍ-5番目の演算回路を介して、ｍ-5番目の入力側メモリ
あるいは出力側メモリにそのデータを格納させて、 ４）そして、ｍ-5番目の入力側メモリあるいは出力側メ
モリに格納されたそのデータをｍ-4番目のセレクタ及び
ｍ-4番目の演算回路を介して、ｍ-4番目の入力側メモリ
あるいは出力側メモリにそのデータを格納させて、 ５）そして、ｍ-4番目の入力側メモリあるいは出力側メ
モリに格納されたそのデータをｍ-3番目のセレクタ及び
ｍ-3番目の演算回路を介して、ｍ-3番目の入力側メモリ
あるいは出力側メモリにそのデータを格納させて、 ６）そして、ｍ-3番目の入力側メモリあるいは出力側メ
モリに格納されたそのデータをｍ-2番目のセレクタ及び
ｍ-2番目の演算回路を介して、ｍ-2番目の入力側メモリ
あるいは出力側メモリにそのデータを格納させて、 ７）さらに、ｍ-2番目の入力側メモリあるいは出力側メ
モリに格納されたそのデータをｍ-1番目のセレクタ及び
ｍ-1番目の演算回路を介して、ｍ-1番目の入力側メモリ
あるいは出力側メモリにそのデータを格納させて、 ８）その後で、ｍ-1番目の入力側メモリあるいは出力側
メモリに格納されてたそのデータを ｍ番目のセレクタ
を介してｍ番目の演算回路に供給することで処理をして
いた。
とｍ+1番目の入力側メモリ及び出力側メモリのみとアク
セス出来る構成（図４）において、ｍ-8番目に格納され
ているデータとアクセスして演算したい場合は、 １）一度、ｍ-7番目のセレクタ及びｍ-7番目の演算回路
を介して、ｍ-7番目の入力側メモリあるいは出力側メモ
リにそのデータを格納させて、 ２）そして、ｍ-7番目の入力側メモリあるいは出力側メ
モリに格納されたそのデータをｍ-6番目のセレクタ及び
ｍ-6番目の演算回路を介して、ｍ-6番目の入力側メモリ
あるいは出力側メモリにそのデータを格納させて、 ３）そして、ｍ-6番目の入力側メモリあるいは出力側メ
モリに格納されたそのデータをｍ-5番目のセレクタ及び
ｍ-5番目の演算回路を介して、ｍ-5番目の入力側メモリ
あるいは出力側メモリにそのデータを格納させて、 ４）そして、ｍ-5番目の入力側メモリあるいは出力側メ
モリに格納されたそのデータをｍ-4番目のセレクタ及び
ｍ-4番目の演算回路を介して、ｍ-4番目の入力側メモリ
あるいは出力側メモリにそのデータを格納させて、 ５）そして、ｍ-4番目の入力側メモリあるいは出力側メ
モリに格納されたそのデータをｍ-3番目のセレクタ及び
ｍ-3番目の演算回路を介して、ｍ-3番目の入力側メモリ
あるいは出力側メモリにそのデータを格納させて、 ６）そして、ｍ-3番目の入力側メモリあるいは出力側メ
モリに格納されたそのデータをｍ-2番目のセレクタ及び
ｍ-2番目の演算回路を介して、ｍ-2番目の入力側メモリ
あるいは出力側メモリにそのデータを格納させて、 ７）さらに、ｍ-2番目の入力側メモリあるいは出力側メ
モリに格納されたそのデータをｍ-1番目のセレクタ及び
ｍ-1番目の演算回路を介して、ｍ-1番目の入力側メモリ
あるいは出力側メモリにそのデータを格納させて、 ８）その後で、ｍ-1番目の入力側メモリあるいは出力側
メモリに格納されてたそのデータを ｍ番目のセレクタ
を介してｍ番目の演算回路に供給することで処理をして
いた。
【００１３】このように、従来の構成では、近傍でない
入力側メモリあるいは出力側メモリに格納されているデ
ータとアクセスしたい時には、そのデータを近傍の入力
側メモリあるいは出力側メモリに移す操作（上記の１）
〜７））を行わなくてはならず、それだけ時間がかか
り、全体の処理速度の低下を招いていた。
入力側メモリあるいは出力側メモリに格納されているデ
ータとアクセスしたい時には、そのデータを近傍の入力
側メモリあるいは出力側メモリに移す操作（上記の１）
〜７））を行わなくてはならず、それだけ時間がかか
り、全体の処理速度の低下を招いていた。
【００１４】
【発明が解決しようとする課題】解決しようとする問題
点は、近傍にないデータとの演算を行うとき、近傍のメ
モリに移す操作をしなくてはならず、それだけ計算時間
がかかり、全体の処理速度の低下を招いていたというも
のである。
点は、近傍にないデータとの演算を行うとき、近傍のメ
モリに移す操作をしなくてはならず、それだけ計算時間
がかかり、全体の処理速度の低下を招いていたというも
のである。
【００１５】
【課題を解決するための手段】本発明による第１の手段
は、複数のデータが複数のプロセッサエレメント（演算
回路３1 〜３M ）に並列に供給され、これらのデータが
上記プロセッサエレメントにて演算処理され、演算処理
された複数のデータを出力するようにした並列プロセッ
サにおいて、シフトレジスタ８、９、１０を有し、上記
プロセッサエレメントの出力を上記シフトレジスタの入
力とし、上記シフトレジスタの出力を上記プロセッサエ
レメントの入力として、上記シフトレジスタにより、各
上記プロセッサエレメント内のデータを異なる各上記プ
ロセッサエレメントへ転送させることを可能とした事を
特徴とする並列プロセッサである。
は、複数のデータが複数のプロセッサエレメント（演算
回路３1 〜３M ）に並列に供給され、これらのデータが
上記プロセッサエレメントにて演算処理され、演算処理
された複数のデータを出力するようにした並列プロセッ
サにおいて、シフトレジスタ８、９、１０を有し、上記
プロセッサエレメントの出力を上記シフトレジスタの入
力とし、上記シフトレジスタの出力を上記プロセッサエ
レメントの入力として、上記シフトレジスタにより、各
上記プロセッサエレメント内のデータを異なる各上記プ
ロセッサエレメントへ転送させることを可能とした事を
特徴とする並列プロセッサである。
【００１６】本発明による第２の手段は、上記複数のデ
ータがシリアルに入力され、シリアル／パラレル変換器
１によりパラレルデータに変換され、上記複数のプロセ
ッサエレメントに並列に供給されることを特徴とする第
１の手段記載の並列プロセッサである。
ータがシリアルに入力され、シリアル／パラレル変換器
１によりパラレルデータに変換され、上記複数のプロセ
ッサエレメントに並列に供給されることを特徴とする第
１の手段記載の並列プロセッサである。
【００１７】本発明による第３の手段は、上記演算処理
された複数のデータをパラレル／シリアル変換器５によ
りシリアルデータに変換し、シリアルに出力することを
特徴とする第１の手段記載の並列プロセッサである。
された複数のデータをパラレル／シリアル変換器５によ
りシリアルデータに変換し、シリアルに出力することを
特徴とする第１の手段記載の並列プロセッサである。
【００１８】本発明による第４の手段は、上記シフトレ
ジスタのシフト量の最小単位は２以上であることを特徴
とする第１の手段記載の並列プロセッサである。
ジスタのシフト量の最小単位は２以上であることを特徴
とする第１の手段記載の並列プロセッサである。
【００１９】
【作用】これによれば、データ転送用のシフトレジスタ
が備えられているので、近傍にないデータとの演算を行
うとき、近傍のメモリに移す操作を短時間で行うことが
でき、全体の処理速度の低下を抑えることができる。
が備えられているので、近傍にないデータとの演算を行
うとき、近傍のメモリに移す操作を短時間で行うことが
でき、全体の処理速度の低下を抑えることができる。
【００２０】
【実施例】図１に本発明の一実施例を示す。図１におい
て転送用シフトレジスタ８、９がある以外は従来例（図
４）と同じなので、転送用シフトレジスタ８、９部分以
外の説明は省略する。転送用シフトレジスタ８、９は、
入力側メモリ２1 〜２M 、及び出力側メモリ４1 〜４M
にそれぞれ１つずつある。入力側メモリ２1 〜２Mから
読み出されたデータ（Ｍ個）は、入力側転送用シフトレ
ジスタ８に取り込まれ、図の横方向にデータはシフトさ
れ、その後、データは、入力側メモリ２1 〜２M に再び
書き込まれる。従って、読み出された位置からシフトし
た分だけ隣の入力側メモリ２1 〜２M に書き込まれる事
になる。
て転送用シフトレジスタ８、９がある以外は従来例（図
４）と同じなので、転送用シフトレジスタ８、９部分以
外の説明は省略する。転送用シフトレジスタ８、９は、
入力側メモリ２1 〜２M 、及び出力側メモリ４1 〜４M
にそれぞれ１つずつある。入力側メモリ２1 〜２Mから
読み出されたデータ（Ｍ個）は、入力側転送用シフトレ
ジスタ８に取り込まれ、図の横方向にデータはシフトさ
れ、その後、データは、入力側メモリ２1 〜２M に再び
書き込まれる。従って、読み出された位置からシフトし
た分だけ隣の入力側メモリ２1 〜２M に書き込まれる事
になる。
【００２１】出力側転送用シフトレジスタ９についても
同様である。
同様である。
【００２２】例えば従来技術のところで述べたように、
ｍ-8番目に格納されているデータとアクセスして演算し
たい場合は、転送用シフトレジスタ８、９を使用して、
８個分データを右にシフトする事で所望のデータをｍ番
目の入力側メモリ２m あるいは出力側メモリ４m に転送
することができ、その後で、ｍ番目の演算回路３m にて
演算を行うことが出来る。
ｍ-8番目に格納されているデータとアクセスして演算し
たい場合は、転送用シフトレジスタ８、９を使用して、
８個分データを右にシフトする事で所望のデータをｍ番
目の入力側メモリ２m あるいは出力側メモリ４m に転送
することができ、その後で、ｍ番目の演算回路３m にて
演算を行うことが出来る。
【００２３】さらに、図１におけるセレクタ（ＳＥＬ
ａ、ＳＥＬｂ）1...M を取り除いて、ｍ番目の演算回路
３m は、対応するｍ番目の入力側メモリ２m 及びｍ番目
の出力側メモリ４m のみにしかアクセス出来ない構成に
しても良い。ｍ-1番目に格納されているデータとアクセ
スして演算したい場合は、所望のデータを転送用シフト
レジスタ８、９を用いてｍ番目の入力側メモリ２m ある
いは出力側メモリ４m に転送して、その後でｍ番目の演
算回路３m にて演算を行えば良いからである。
ａ、ＳＥＬｂ）1...M を取り除いて、ｍ番目の演算回路
３m は、対応するｍ番目の入力側メモリ２m 及びｍ番目
の出力側メモリ４m のみにしかアクセス出来ない構成に
しても良い。ｍ-1番目に格納されているデータとアクセ
スして演算したい場合は、所望のデータを転送用シフト
レジスタ８、９を用いてｍ番目の入力側メモリ２m ある
いは出力側メモリ４m に転送して、その後でｍ番目の演
算回路３m にて演算を行えば良いからである。
【００２４】こうして上述の装置によれば、データ転送
用のシフトレジスタ８、９が備えられているので、近傍
にないデータとの演算を行うとき、近傍のメモリに移す
操作を短時間で行うことができ、全体の処理速度の低下
を抑えることができるものである。
用のシフトレジスタ８、９が備えられているので、近傍
にないデータとの演算を行うとき、近傍のメモリに移す
操作を短時間で行うことができ、全体の処理速度の低下
を抑えることができるものである。
【００２５】図２に本発明のその他の実施例を示す。図
２において、転送用シフトレジスタ１０は、演算回路３
1 〜３M の出力と入力側メモリ２1 〜２M 及び出力側メ
モリ４1 〜４M の入力との間にある。この構成において
は、通常は、転送用シフトレジスタ１０ではデータをシ
フトさせずに（０個分シフト）しておき、ｍ番目の演算
回路３m の出力結果を対応するｍ番目の入力側メモリ２
m あるいはｍ番目の出力側メモリ４m に書き込ませる。
そして、必要に応じて転送用シフトレジスタ１０でデー
タをＳ個分だけシフトさせることにより、ｍ番目の演算
回路の出力結果をｍ＋Ｓ番目の入力側メモリ２m+s ある
いはｍ＋Ｓ番目の出力側メモリ４m+s に書き込ませるこ
とも可能となる。
２において、転送用シフトレジスタ１０は、演算回路３
1 〜３M の出力と入力側メモリ２1 〜２M 及び出力側メ
モリ４1 〜４M の入力との間にある。この構成において
は、通常は、転送用シフトレジスタ１０ではデータをシ
フトさせずに（０個分シフト）しておき、ｍ番目の演算
回路３m の出力結果を対応するｍ番目の入力側メモリ２
m あるいはｍ番目の出力側メモリ４m に書き込ませる。
そして、必要に応じて転送用シフトレジスタ１０でデー
タをＳ個分だけシフトさせることにより、ｍ番目の演算
回路の出力結果をｍ＋Ｓ番目の入力側メモリ２m+s ある
いはｍ＋Ｓ番目の出力側メモリ４m+s に書き込ませるこ
とも可能となる。
【００２６】また、通常の転送用シフトレジスタは、シ
フト量の最小単位は１個であるので、任意の数だけ横に
シフトすることが可能である。しかし、図１では、セレ
クタ（ＳＥＬａ、ＳＥＬｂ）があるので、比較的近傍の
入力側メモリあるいは出力側メモリに格納されているデ
ータとのアクセスは、このセレクタを使用して行える。
故に転送用シフトレジスタのシフト量の最小単位は１個
である必要はない。例えば、最小単位が８個である場合
について、さらに詳しく述べることにする。
フト量の最小単位は１個であるので、任意の数だけ横に
シフトすることが可能である。しかし、図１では、セレ
クタ（ＳＥＬａ、ＳＥＬｂ）があるので、比較的近傍の
入力側メモリあるいは出力側メモリに格納されているデ
ータとのアクセスは、このセレクタを使用して行える。
故に転送用シフトレジスタのシフト量の最小単位は１個
である必要はない。例えば、最小単位が８個である場合
について、さらに詳しく述べることにする。
【００２７】この場合、転送用シフトレジスタで転送で
きる量は左右に８、１６、２４、３２、... のみであ
る。
きる量は左右に８、１６、２４、３２、... のみであ
る。
【００２８】例えば、ｍ-1番目に格納されているデータ
とアクセスして演算したい場合は、ｍ番目のセレクタ
（ＳＥＬａまたはＳＥＬｂ）m を介して、ｍ番目の演算
回路３ m に供給して演算を行えば良い。
とアクセスして演算したい場合は、ｍ番目のセレクタ
（ＳＥＬａまたはＳＥＬｂ）m を介して、ｍ番目の演算
回路３ m に供給して演算を行えば良い。
【００２９】ｍ-8番目に格納されているデータとアクセ
スして演算したい場合は、転送用シフトレジスタ８、
９、１０を使用して、８個分データを右にシフトする事
で、所望のデータをｍ番目の入力側メモリあるいは出力
側メモリに転送することができ、その後で、ｍ番目のセ
レクタ（ＳＥＬａまたはＳＥＬｂ）m を介して、ｍ番目
の演算回路３m にて演算を行うことが出来る。
スして演算したい場合は、転送用シフトレジスタ８、
９、１０を使用して、８個分データを右にシフトする事
で、所望のデータをｍ番目の入力側メモリあるいは出力
側メモリに転送することができ、その後で、ｍ番目のセ
レクタ（ＳＥＬａまたはＳＥＬｂ）m を介して、ｍ番目
の演算回路３m にて演算を行うことが出来る。
【００３０】ｍ-6番目に格納されているデータとアクセ
スして演算したい場合は、転送用シフトレジスタを使用
して、８個分データを右にシフトする事で所望のデータ
をm+2 番目の入力側メモリ２m+2 あるいは出力側メモリ
４m+2 に転送することができ、さらに、そのデータをm+
1 番目のセレクタ（ＳＥＬａまたはＳＥＬｂ）m+1 及び
m+1 番目の演算回路３m+1 を介して、m+1 番目の入力側
メモリ２m+1 あるいは出力側メモリ４m+1 にそのデータ
を格納させて、その後で、ｍ番目のセレクタ（ＳＥＬａ
またはＳＥＬｂ）m を介して、ｍ番目の演算回路３m に
供給して演算を行うことが出来る。
スして演算したい場合は、転送用シフトレジスタを使用
して、８個分データを右にシフトする事で所望のデータ
をm+2 番目の入力側メモリ２m+2 あるいは出力側メモリ
４m+2 に転送することができ、さらに、そのデータをm+
1 番目のセレクタ（ＳＥＬａまたはＳＥＬｂ）m+1 及び
m+1 番目の演算回路３m+1 を介して、m+1 番目の入力側
メモリ２m+1 あるいは出力側メモリ４m+1 にそのデータ
を格納させて、その後で、ｍ番目のセレクタ（ＳＥＬａ
またはＳＥＬｂ）m を介して、ｍ番目の演算回路３m に
供給して演算を行うことが出来る。
【００３１】このように、本発明において転送用シフト
レジスタのシフト量の最小単位は１個である必要はな
い。
レジスタのシフト量の最小単位は１個である必要はな
い。
【００３２】図３に、最小単位が８個である場合の入力
側転送用シフトレジスタの構成例を示す。レジスタ（図
中のＲ）は８個おきにしか配線でつながっていないた
め、シフトできる単位は８である。出力側転送用シフト
レジスタも同様の構成である。
側転送用シフトレジスタの構成例を示す。レジスタ（図
中のＲ）は８個おきにしか配線でつながっていないた
め、シフトできる単位は８である。出力側転送用シフト
レジスタも同様の構成である。
【００３３】
【発明の効果】この発明によれば、データ転送用のシフ
トレジスタが備えられているので、近傍にないデータと
の演算を行うとき、近傍のメモリに移す操作を短時間で
行うことができ、全体の処理速度の低下を抑えることが
できるようになった。
トレジスタが備えられているので、近傍にないデータと
の演算を行うとき、近傍のメモリに移す操作を短時間で
行うことができ、全体の処理速度の低下を抑えることが
できるようになった。
【図１】本発明による並列プロセッサの一例の構成図で
ある。
ある。
【図２】本発明による並列プロセッサの他の例の構成図
である。
である。
【図３】その説明のための図である。
【図４】従来の並列プロセッサの構成図である。
１ 入力用シフトレジスタ（シリアル／パラレル変換
器） ２1 〜２M 入力側メモリ （ＳＥＬａ）1...M セレクタ ３1 〜３M 演算回路 （ＳＥＬｂ）1...M セレクタ ４1 〜４M 出力側メモリ ５ 出力用シフトレジスタ（パラレル／シリアル変換
器） ６ アドレスデコーダ ７ 演算制御回路 ８、９、１０ シフトレジスタ
器） ２1 〜２M 入力側メモリ （ＳＥＬａ）1...M セレクタ ３1 〜３M 演算回路 （ＳＥＬｂ）1...M セレクタ ４1 〜４M 出力側メモリ ５ 出力用シフトレジスタ（パラレル／シリアル変換
器） ６ アドレスデコーダ ７ 演算制御回路 ８、９、１０ シフトレジスタ
Claims (4)
- 【請求項１】 複数のデータが複数のプロセッサエレメ
ントに並列に供給され、これらのデータが上記プロセッ
サエレメントにて演算処理され、演算処理された複数の
データを出力するようにした並列プロセッサにおいて、 シフトレジスタを有し、 上記プロセッサエレメントの出力を上記シフトレジスタ
の入力とし、上記シフトレジスタの出力を上記プロセッ
サエレメントの入力として、 上記シフトレジスタにより、各上記プロセッサエレメン
ト内のデータを異なる各上記プロセッサエレメントへ転
送させることを可能とした事を特徴とする並列プロセッ
サ。 - 【請求項２】 上記複数のデータがシリアルに入力さ
れ、シリアル／パラレル変換器によりパラレルデータに
変換され、上記複数のプロセッサエレメントに並列に供
給されることを特徴とする請求項１記載の並列プロセッ
サ。 - 【請求項３】 上記演算処理された複数のデータをパラ
レル／シリアル変換器によりシリアルデータに変換し、
シリアルに出力することを特徴とする請求項１記載の並
列プロセッサ。 - 【請求項４】 上記シフトレジスタのシフト量の最小単
位は２以上であることを特徴とする請求項１記載の並列
プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230541A JPH0683786A (ja) | 1992-08-28 | 1992-08-28 | 並列プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230541A JPH0683786A (ja) | 1992-08-28 | 1992-08-28 | 並列プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683786A true JPH0683786A (ja) | 1994-03-25 |
Family
ID=16909376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4230541A Pending JPH0683786A (ja) | 1992-08-28 | 1992-08-28 | 並列プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683786A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000148998A (ja) * | 1998-11-13 | 2000-05-30 | Sony Corp | データ処理装置および並列プロセッサ |
-
1992
- 1992-08-28 JP JP4230541A patent/JPH0683786A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000148998A (ja) * | 1998-11-13 | 2000-05-30 | Sony Corp | データ処理装置および並列プロセッサ |
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