JPS62208719A - シリアル・パラレル変換回路 - Google Patents
シリアル・パラレル変換回路Info
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- JPS62208719A JPS62208719A JP2822686A JP2822686A JPS62208719A JP S62208719 A JPS62208719 A JP S62208719A JP 2822686 A JP2822686 A JP 2822686A JP 2822686 A JP2822686 A JP 2822686A JP S62208719 A JPS62208719 A JP S62208719A
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- JP
- Japan
- Prior art keywords
- same address
- circuit
- parallel
- elastic stores
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 6
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 4
- 239000000872 buffer Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 244000025254 Cannabis sativa Species 0.000 description 1
- 235000013339 cereals Nutrition 0.000 description 1
- 210000003608 fece Anatomy 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
入力直列信号を、並列にしたｎ個のエラスチックストア
に順次入力して同番地に書込ませ、読み出す時は該ｎ個
のエラスチックストアより同時に同番地の記憶内容を読
み出すようにすることで、回路規模の小さく、書込み読
み出しのタイミングに関し制約が少ないシリアル・パラ
レル変換回路を得るようにしたものである。
に順次入力して同番地に書込ませ、読み出す時は該ｎ個
のエラスチックストアより同時に同番地の記憶内容を読
み出すようにすることで、回路規模の小さく、書込み読
み出しのタイミングに関し制約が少ないシリアル・パラ
レル変換回路を得るようにしたものである。
本発明は通信電子装置等のディジタルデータ処理回路等
に使用するシリアル・パラレル変換回路の改良に関する
。
に使用するシリアル・パラレル変換回路の改良に関する
。
上記シリアル・パラレル変換回路は、回路規模が小さく
書込み読み出しのタイミングに関し制約が少ないことが
望ましい。
書込み読み出しのタイミングに関し制約が少ないことが
望ましい。
第３図は従来例のシリアル・パラレル変換回路のブロッ
ク図である。
ク図である。
図中１は入力直列信号、２はシフトレジスタ、３はラッ
チ回路、４，６はパスバッファ、５はＲＡＭ、７は並列
信号、９は制御回路を示す。
チ回路、４，６はパスバッファ、５はＲＡＭ、７は並列
信号、９は制御回路を示す。
第３図の動作を説明すると、入力直列信号１が８ビツト
のシフトレジスタ２に入力し、８ビツトの並列信号とし
て取り出され、ランチ回路３にて一時保管され、その後
書込み側パスバッファ４を介して制御回路９の制御によ
りＲＡＭ５に書込み、必要に応じて制御回路９の制御に
より読み出し側のへ゛スパソファ６を介してＲＡＭ５か
ら読み出し並列信号７を得ている。
のシフトレジスタ２に入力し、８ビツトの並列信号とし
て取り出され、ランチ回路３にて一時保管され、その後
書込み側パスバッファ４を介して制御回路９の制御によ
りＲＡＭ５に書込み、必要に応じて制御回路９の制御に
より読み出し側のへ゛スパソファ６を介してＲＡＭ５か
ら読み出し並列信号７を得ている。
しかしながら、上記のシリアル・パラレル変換回路では
、ＲＡＭ５を使用しており、これのデータバスは入出力
兼用になっている故、書込み読み出しの仕切動作をする
ハスバッファ４．６及び直列を並列にする為のシフトレ
ジスタ２が必要になり回路規模が大きくなる問題点、及
びＲＡＭ５は同時には書込み読み出しが出来ず、書込み
読み出しのタイミングの制限が大きい問題点がある。
、ＲＡＭ５を使用しており、これのデータバスは入出力
兼用になっている故、書込み読み出しの仕切動作をする
ハスバッファ４．６及び直列を並列にする為のシフトレ
ジスタ２が必要になり回路規模が大きくなる問題点、及
びＲＡＭ５は同時には書込み読み出しが出来ず、書込み
読み出しのタイミングの制限が大きい問題点がある。
上記問題点は、第１図に示す如（、入力直列信号ｌを、
並列にしたｎ個のエラスチックストア８−１〜８−８に
順次入力して同番地に書込ませ、読み出す時は該ｎ個の
エラスチックストア８−１〜８−８より同時に同番地の
記憶内容を読み出すようにした本発明のシリアル・パラ
レル変換回路により解決される。
並列にしたｎ個のエラスチックストア８−１〜８−８に
順次入力して同番地に書込ませ、読み出す時は該ｎ個の
エラスチックストア８−１〜８−８より同時に同番地の
記憶内容を読み出すようにした本発明のシリアル・パラ
レル変換回路により解決される。
本発明によれば、入出力線の開閉機能を有し又ある番地
にデータを書込みつつ、別の番地からデータを読み出せ
るエラスチックストアを利用し、入力直列信号１を、並
列にしたｎ個のエラスチックストア８−１〜８−８に順
次入力して同番地に書込ませ、読み出す時は該ｎ個のエ
ラスチックストア８−１〜８−８より同時に同番地の記
憶内容を読み出すようにして、並列信号を得るようにし
ているので、回路規模は小さくなり、又書込み読み出し
のタイミングに関し制限が非常に少なくすることが出来
る。
にデータを書込みつつ、別の番地からデータを読み出せ
るエラスチックストアを利用し、入力直列信号１を、並
列にしたｎ個のエラスチックストア８−１〜８−８に順
次入力して同番地に書込ませ、読み出す時は該ｎ個のエ
ラスチックストア８−１〜８−８より同時に同番地の記
憶内容を読み出すようにして、並列信号を得るようにし
ているので、回路規模は小さくなり、又書込み読み出し
のタイミングに関し制限が非常に少なくすることが出来
る。
第１図は本発明の実施例のシリアル・パラレル変換回路
のブロック図、第２図は第１図の場合のエラスチックス
トアへの書込み読み出しの説明図である。
のブロック図、第２図は第１図の場合のエラスチックス
トアへの書込み読み出しの説明図である。
図中８〒１〜８−８はエラスチックストア、１０は制御
回路、１１はラッチ回路を示す。
回路、１１はラッチ回路を示す。
第１図の動作を説明すると、第２図（Ａ）に示す入力直
列信号１は、直接８個のエラスチックストア８−１〜８
−８に入力し、制御回路１０の制御により第２図（Ｂ）
−１〜（Ｂ）−８に示す如く、同じアドレスに順次１ビ
ツトづつ８ビツト間隔で書き込ませてゆく。
列信号１は、直接８個のエラスチックストア８−１〜８
−８に入力し、制御回路１０の制御により第２図（Ｂ）
−１〜（Ｂ）−８に示す如く、同じアドレスに順次１ビ
ツトづつ８ビツト間隔で書き込ませてゆく。
読み出す時は、制御回路１０の制御により８個のエラス
チックストア８−１〜８−８の同じ番地を同時にアクセ
スして第２図（Ｃ）に示す如き８ビツトの並列信号を得
、ラッチ回路１１に一時保管することで、並列信号７を
得ることが出来る。
チックストア８−１〜８−８の同じ番地を同時にアクセ
スして第２図（Ｃ）に示す如き８ビツトの並列信号を得
、ラッチ回路１１に一時保管することで、並列信号７を
得ることが出来る。
従って、回路規模は大幅に削減出来又エラスチックスト
アを使用する為同じ番地をアクセスしない限り、書込み
と読み出しのタイミングには制限がなくなる。
アを使用する為同じ番地をアクセスしない限り、書込み
と読み出しのタイミングには制限がなくなる。
以上詳細に説明せる如く本発明によれば、回路規模は大
幅に削減出来又書込みと読み出しのタイミングに関し制
限を非常に少なく出来る効果がある。
幅に削減出来又書込みと読み出しのタイミングに関し制
限を非常に少なく出来る効果がある。
第１図は本発明の実施例のシリアル・パラレル変換回路
のブロック図、 第２図は第１図の場合のエラスチックストアへの書込み
読み出しの説明図、 第３図は従来例のシリアル・パラレル変換回路のブロッ
ク図である。 図において、 １は入力直列信号、 ２はシフトレジスタ、 ３．１１はラッチ回路、 ４．６はパスバッファ、 ５はＲＡＭ。 ７は並列信号、 ８−１〜８−８はエラスチ・ツクストア、９．１０は制
御回路を示す。 ４′−ｂ月の災ｉｆり］めシリτ・ノψレレ変汐区畳夕
の７０ソフ（イ）手 １ 口 （Ａ ） ／）（２）（３）（４） ５）
Ｊ） ７） ８） （？ ｔｏ ｔｌ）（／２）／３
（１５）ｔｌ）ｎ （茅２口 渥咽 従来イグクのシリアルハ゛外ル便耕臼伶の）０７２ｍ子
３Ｉ！１
のブロック図、 第２図は第１図の場合のエラスチックストアへの書込み
読み出しの説明図、 第３図は従来例のシリアル・パラレル変換回路のブロッ
ク図である。 図において、 １は入力直列信号、 ２はシフトレジスタ、 ３．１１はラッチ回路、 ４．６はパスバッファ、 ５はＲＡＭ。 ７は並列信号、 ８−１〜８−８はエラスチ・ツクストア、９．１０は制
御回路を示す。 ４′−ｂ月の災ｉｆり］めシリτ・ノψレレ変汐区畳夕
の７０ソフ（イ）手 １ 口 （Ａ ） ／）（２）（３）（４） ５）
Ｊ） ７） ８） （？ ｔｏ ｔｌ）（／２）／３
（１５）ｔｌ）ｎ （茅２口 渥咽 従来イグクのシリアルハ゛外ル便耕臼伶の）０７２ｍ子
３Ｉ！１
Claims (1)
- 【特許請求の範囲】 入力直列信号（１）を、並列にしたｎ個のエラスチック
ストア（８−１〜８−８）に順次入力して同番地に書込
ませ、 読み出す時は該ｎ個のエラスチックストア（８−１〜８
−８）より同時に同番地の記憶内容を読み出すようにし
たことを特徴とするシリアル・パラレル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2822686A JPS62208719A (ja) | 1986-02-12 | 1986-02-12 | シリアル・パラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2822686A JPS62208719A (ja) | 1986-02-12 | 1986-02-12 | シリアル・パラレル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62208719A true JPS62208719A (ja) | 1987-09-14 |
Family
ID=12242691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2822686A Pending JPS62208719A (ja) | 1986-02-12 | 1986-02-12 | シリアル・パラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62208719A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01195564A (ja) * | 1988-01-29 | 1989-04-07 | Fujitsu Ltd | コモンバスコントロール回路 |
-
1986
- 1986-02-12 JP JP2822686A patent/JPS62208719A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01195564A (ja) * | 1988-01-29 | 1989-04-07 | Fujitsu Ltd | コモンバスコントロール回路 |
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