JPS63153787A - 双方向性半導体装置 - Google Patents
双方向性半導体装置Info
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- JPS63153787A JPS63153787A JP61300112A JP30011286A JPS63153787A JP S63153787 A JPS63153787 A JP S63153787A JP 61300112 A JP61300112 A JP 61300112A JP 30011286 A JP30011286 A JP 30011286A JP S63153787 A JPS63153787 A JP S63153787A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000002457 bidirectional effect Effects 0.000 claims description 13
- 230000004044 response Effects 0.000 abstract description 4
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000010415 tropism Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
一方向性内部回路たとえばファーストイン・ファースト
アウト（ＦＩＦＯ）の内部入出力ポートと外部ポートと
の間に切替スイッチを設けると共に、該切替スイッチを
特別の外部ポートを設けずに元々存在する少なくとも２
つの外部ポートの信号の変化順序に応じて制御して１チ
ツプ内で双方向のデータ転送を可能にし、これにより、
実装占有面積の縮小、配線の単純化を図ったものである
。
アウト（ＦＩＦＯ）の内部入出力ポートと外部ポートと
の間に切替スイッチを設けると共に、該切替スイッチを
特別の外部ポートを設けずに元々存在する少なくとも２
つの外部ポートの信号の変化順序に応じて制御して１チ
ツプ内で双方向のデータ転送を可能にし、これにより、
実装占有面積の縮小、配線の単純化を図ったものである
。
本発明はＦＩＦＯ等の一方向性回路を双方向のデータ転
送に可能にした双方向性半導体装置に関する。
送に可能にした双方向性半導体装置に関する。
−ｍに、ＦＩＦＯ，ラストイン・ファーストアウト（Ｌ
ＩＦＯ）、シフトレジスタ等の２ポート・バノファ（チ
ップ）は入力ポートおよび出力ポートを有し、入力ポー
トー出力ポートの一方向性のデータ転送を行い、従来、
これらの入力ポートおよび外部ポートに対応する各端子
は固定されている。たとえば、ＦＩＦＯであれば、第９
図に示すごとく、書込み制御信号Ｗは第１ビンに、入力
データＩＮ（Ｉｓ〜Ｉ＋＋）は第２〜第６ビンおよび第
２４〜第２７ピンに、読出し制御信号Ｉは第１５ピンに
、出力データ０ＵＴ（Ｏｏ〜０．）は第９〜第１３ピン
および第１６〜第１９ピンに固定されている。なお、■
ｃｃ、ｖｏは電源、その他のビンはフル（Ｆｕｌｌ）、
空（Ｅｍｐｔｙ）等を表わすものである。
ＩＦＯ）、シフトレジスタ等の２ポート・バノファ（チ
ップ）は入力ポートおよび出力ポートを有し、入力ポー
トー出力ポートの一方向性のデータ転送を行い、従来、
これらの入力ポートおよび外部ポートに対応する各端子
は固定されている。たとえば、ＦＩＦＯであれば、第９
図に示すごとく、書込み制御信号Ｗは第１ビンに、入力
データＩＮ（Ｉｓ〜Ｉ＋＋）は第２〜第６ビンおよび第
２４〜第２７ピンに、読出し制御信号Ｉは第１５ピンに
、出力データ０ＵＴ（Ｏｏ〜０．）は第９〜第１３ピン
および第１６〜第１９ピンに固定されている。なお、■
ｃｃ、ｖｏは電源、その他のビンはフル（Ｆｕｌｌ）、
空（Ｅｍｐｔｙ）等を表わすものである。
上述のごとく入力用、出力用ピンが固定されている一方
向性ＦＩＦＯを用いて双方向のデータ転送を行う場合に
は、第１０図に示すごとく、２つのＦＩＦＯを接続し、
Ａ→Ｂへのデータ転送にはＦＩＦＯ（１）を用い、他方
、Ｂ−Ａへのデータ転送にはＦＩＦＯ（２）を用いて行
っていた。
向性ＦＩＦＯを用いて双方向のデータ転送を行う場合に
は、第１０図に示すごとく、２つのＦＩＦＯを接続し、
Ａ→Ｂへのデータ転送にはＦＩＦＯ（１）を用い、他方
、Ｂ−Ａへのデータ転送にはＦＩＦＯ（２）を用いて行
っていた。
しかしながら、第１０図のごとく双方向性装置を構成す
ると、使用チップ数の増加によるプリント板上における
実装占有面積の倍増と共に、プリント板上の入出力（■
１０配線の複雑化を招くという問題点があった。なお、
１１０配線の複雑化はその占有面積増加によるプリント
板実装密度の低下および配線の浮遊容量の増加による電
気的特性の悪化をも招く。
ると、使用チップ数の増加によるプリント板上における
実装占有面積の倍増と共に、プリント板上の入出力（■
１０配線の複雑化を招くという問題点があった。なお、
１１０配線の複雑化はその占有面積増加によるプリント
板実装密度の低下および配線の浮遊容量の増加による電
気的特性の悪化をも招く。
従って、本発明の目的は、プリント板上での実装占有面
積の縮小およびＩ１０配線の単純化を図った双方向性半
導体装置を提供することにある。
積の縮小およびＩ１０配線の単純化を図った双方向性半
導体装置を提供することにある。
上述の問題点を解決するための手段は第１図に示される
。第１図において、一方向性内部回路は内部入力ポート
ＩＮ、この内部入力ポートを制御する内部入力制御ポー
トＷ、内部出力ポートＯＵＴ、およびこの内部出力ポー
トを制御する内部出力制御ポートＲ−等を占有している
。内部入出力ポ−トＩＮ、ＯＵＴに対してはＡ側の外部
入出カポ−１１１０（Ａ）およびＢ側の外部入出力ポー
トＩ１０ （Ｂ）が設けられ、これらの間の接続は第１
の切替手段によって切替えられる。他方、内部入出力制
御ポートＷ、Ｒに対してはＡ側の外部入出力制御ポート
Ｖ７Ｔ（Ａ）およびＢ側の外部出力制御ポートｒ７Ｔ
（Ｂ）が設けられ、これらの間の接続は第２の切替手段
によって切替えられる。
。第１図において、一方向性内部回路は内部入力ポート
ＩＮ、この内部入力ポートを制御する内部入力制御ポー
トＷ、内部出力ポートＯＵＴ、およびこの内部出力ポー
トを制御する内部出力制御ポートＲ−等を占有している
。内部入出力ポ−トＩＮ、ＯＵＴに対してはＡ側の外部
入出カポ−１１１０（Ａ）およびＢ側の外部入出力ポー
トＩ１０ （Ｂ）が設けられ、これらの間の接続は第１
の切替手段によって切替えられる。他方、内部入出力制
御ポートＷ、Ｒに対してはＡ側の外部入出力制御ポート
Ｖ７Ｔ（Ａ）およびＢ側の外部出力制御ポートｒ７Ｔ
（Ｂ）が設けられ、これらの間の接続は第２の切替手段
によって切替えられる。
第１、第２の切替手段のモード設定はモード設定手段の
モード信号Ｍによって行われるが、このモード設定手段
は２つの外部入出力制御ポートたとえばＷ２Ｎ （Ａ）
およびＷＥＴ （Ｂ）に印加される信号の変化順序を用
いてモード信号Ｍを発生する。
モード信号Ｍによって行われるが、このモード設定手段
は２つの外部入出力制御ポートたとえばＷ２Ｎ （Ａ）
およびＷＥＴ （Ｂ）に印加される信号の変化順序を用
いてモード信号Ｍを発生する。
上述の手段によれば、Ａ個人出力ポートｌ１０（Ａ）−
内部回路−Ｂ側大入出力ポート１０ （Ｂ）のデータ転
送と、Ｂ側人出カポ−）１１０（Ｂ）−内部回路＝Ａ側
大入出力ポート１０ （Ａ）データ転送、の双方向の転
送が第１、第２の切替手段によって切替えられ、しかも
、第１、第２の切替手段のモード設定はもともと必要な
外部入出力制御ボードｒ７Ｔ ＜Ａ＞ 、Ｗ２Ｎ Ｃ
Ｂ＞の信号に応じて行われ、特別なポートを必要としな
い。
内部回路−Ｂ側大入出力ポート１０ （Ｂ）のデータ転
送と、Ｂ側人出カポ−）１１０（Ｂ）−内部回路＝Ａ側
大入出力ポート１０ （Ａ）データ転送、の双方向の転
送が第１、第２の切替手段によって切替えられ、しかも
、第１、第２の切替手段のモード設定はもともと必要な
外部入出力制御ボードｒ７Ｔ ＜Ａ＞ 、Ｗ２Ｎ Ｃ
Ｂ＞の信号に応じて行われ、特別なポートを必要としな
い。
第２図は本発明に係る双方向性半導体装置の一実施例を
示す回路図である。第２図の一点鎖線枠は１チツプを示
す。このチップには唯一の一方向性内部回路たとえばＦ
ＩＦＯが設けられ、このＦＩＦＯには内部ポートたとえ
ば書込み制御ポートＷ、読出し制御ポートＲ１入力ポー
トＩＮ、出力ポートＯＵＴ’等が設けられている。また
、チップの周辺には外部との接続のために、Ａ側の外部
ポートたとえば書込み／続出し制御ポートＷ７Ｔ （Ａ
）、入出力ポートｌ１０（Ａ）およびＢ側の外部ポート
、たとえば書込み／続出し制御ポートＷ７■（Ｂ）、入
出力ポートＩ１０ （Ｂ）等が設けられている。そして
、外部ポー）−Ｗ２Ｎ （Ａ）。
示す回路図である。第２図の一点鎖線枠は１チツプを示
す。このチップには唯一の一方向性内部回路たとえばＦ
ＩＦＯが設けられ、このＦＩＦＯには内部ポートたとえ
ば書込み制御ポートＷ、読出し制御ポートＲ１入力ポー
トＩＮ、出力ポートＯＵＴ’等が設けられている。また
、チップの周辺には外部との接続のために、Ａ側の外部
ポートたとえば書込み／続出し制御ポートＷ７Ｔ （Ａ
）、入出力ポートｌ１０（Ａ）およびＢ側の外部ポート
、たとえば書込み／続出し制御ポートＷ７■（Ｂ）、入
出力ポートＩ１０ （Ｂ）等が設けられている。そして
、外部ポー）−Ｗ２Ｎ （Ａ）。
Ｗ／Ｒ（Ｂ）と内部ポートＷとの間には第１のスイッチ
ＳＷ、が設けられ、外部ポートＮＥＴ （Ａ）。
ＳＷ、が設けられ、外部ポートＮＥＴ （Ａ）。
ＮＥＴ （Ｂ）と内部ポートＲとの間には第２のスイッ
チＳＷｚが設けられ、外部ポートＩ１０ （Ａ）。
チＳＷｚが設けられ、外部ポートＩ１０ （Ａ）。
Ｉｌｏ （Ｂ）と内部ポートＩＮとの間には第３のスイ
ッチＳＷ３が設けられ、外部ポートｌ１０（Ａ）、Ｉｌ
ｏ （Ｂ）と内部ポートＯＵＴとの間には第４のスイッ
チＳＷ４が設けられている。これらのスイッチＳＷ、〜
ＳＷ、はモード設定回路ＳＣのモード信号Ｍによって同
時に動作する。
ッチＳＷ３が設けられ、外部ポートｌ１０（Ａ）、Ｉｌ
ｏ （Ｂ）と内部ポートＯＵＴとの間には第４のスイッ
チＳＷ４が設けられている。これらのスイッチＳＷ、〜
ＳＷ、はモード設定回路ＳＣのモード信号Ｍによって同
時に動作する。
なお、第２図における内部ポートＩＮ、ＯＵＴ。
外部ポートＩ１０ （Ａ）、Ｉｌｏ （Ｂ）は、実際に
は、多ビットたとえば第９図のごとく９ビツト構成であ
るが、説明を簡単にするために１ビツト構成とする。ま
た、図示しないが、ＦＩＦＯにはリセット信号Ｒ３Ｔを
印加するためのポートがある。
は、多ビットたとえば第９図のごとく９ビツト構成であ
るが、説明を簡単にするために１ビツト構成とする。ま
た、図示しないが、ＦＩＦＯにはリセット信号Ｒ３Ｔを
印加するためのポートがある。
第３図を参照して第２図のモード設定回路ＳＣを説明す
る。モード設定回路ＳＣは、２つのＲＳフリップフロッ
プＦＦＩ、ＦＦ２により構成され、各ＲＳフリップフロ
ップＦＦＩ、ＦＦ２は第４図のごと（構成されている。
る。モード設定回路ＳＣは、２つのＲＳフリップフロッ
プＦＦＩ、ＦＦ２により構成され、各ＲＳフリップフロ
ップＦＦＩ、ＦＦ２は第４図のごと（構成されている。
ここで、フリップフロップＦＦＩにおいてはセント端子
Ｓには電源ｖ ｃｃｓリセット端子Ｒには接地電位、ク
リア端子ＣＬにはリセット信号Ｒ３Ｔ、クロック端子Ｃ
ＫにはＡ個人出力制御ポー）−Ｗ２Ｎ （Ａ）の信号が
、それぞれ、印加されている。そして、フリップフロッ
プＦＦｌの出力Ｑ （＝Ｑ、 ）はＢ個人出力制御ポー
トｒ７Ｔ （Ｂ ）の信号と共にナンド回路Ｇ、に供給
され、この結果、信号φが発生する。また、フリップフ
ロップＦＦ２においては、セント端子Ｓには電源■。、
リセット端子Ｒには接地電位、クリア端子ＣＬにはリセ
ット信号Ｒ５Ｔ、クロック端子ＣＫには信号φが、それ
ぞれ印加されている。そして、フリップフロップＦＦ２
の出力頁がモード信号Ｍとなる。
Ｓには電源ｖ ｃｃｓリセット端子Ｒには接地電位、ク
リア端子ＣＬにはリセット信号Ｒ３Ｔ、クロック端子Ｃ
ＫにはＡ個人出力制御ポー）−Ｗ２Ｎ （Ａ）の信号が
、それぞれ、印加されている。そして、フリップフロッ
プＦＦｌの出力Ｑ （＝Ｑ、 ）はＢ個人出力制御ポー
トｒ７Ｔ （Ｂ ）の信号と共にナンド回路Ｇ、に供給
され、この結果、信号φが発生する。また、フリップフ
ロップＦＦ２においては、セント端子Ｓには電源■。、
リセット端子Ｒには接地電位、クリア端子ＣＬにはリセ
ット信号Ｒ５Ｔ、クロック端子ＣＫには信号φが、それ
ぞれ印加されている。そして、フリップフロップＦＦ２
の出力頁がモード信号Ｍとなる。
従って、第５Ａ図に示すごと＜ 、ＦＩＦＯをリセット
後（ＲＳ Ｔ ＝“０”）に、Ａ個人出力制御ポートＷ
７Ｔ （Ａ）のパルスがＢ偏入出力制御ポートＷ７Ｔ
（Ｂ）のパルスより先行すると、モード信号Ｍはハイレ
ベル（“ｌ”）に保持される。他方、第５Ｂ図に示すご
と（、ＦＩＦＯをリセット後（Ｒ５Ｔ＝“０”）に、Ｂ
何人出力制御ポー）Ｗ２Ｎ（Ｂ）のパルスがＡ何人出力
制御ボー）’Ｗ７Ｎ（Ａ）のパルスより先行すると、モ
ード信号Ｍはローレベル（０”）に変化する。このよう
に、外部ポートを特別に付加することなく既設の外部ポ
ートへの入力によってチップ内部で所望のモード信号Ｍ
を生成する。
後（ＲＳ Ｔ ＝“０”）に、Ａ個人出力制御ポートＷ
７Ｔ （Ａ）のパルスがＢ偏入出力制御ポートＷ７Ｔ
（Ｂ）のパルスより先行すると、モード信号Ｍはハイレ
ベル（“ｌ”）に保持される。他方、第５Ｂ図に示すご
と（、ＦＩＦＯをリセット後（Ｒ５Ｔ＝“０”）に、Ｂ
何人出力制御ポー）Ｗ２Ｎ（Ｂ）のパルスがＡ何人出力
制御ボー）’Ｗ７Ｎ（Ａ）のパルスより先行すると、モ
ード信号Ｍはローレベル（０”）に変化する。このよう
に、外部ポートを特別に付加することなく既設の外部ポ
ートへの入力によってチップ内部で所望のモード信号Ｍ
を生成する。
なお、第３図においては、リセット信号Ｒ３Ｔにより２
つのフリップフロップＦＦＩ、ＦＦ２をリセット（クリ
ア）しているが、フリップフロップＦＦＩ、ＦＦ２の回
路定数を適当に設定すれば、電源印加により自動的にリ
セット動作を行うこともできる。この場合にも、電源印
加後に、Ａ個人出力制御ボー１−’Ｗ７Ｔ （Ａ） 、
Ｂ何人出力制御ボー トＷ／Ｒ（Ｂ）のどちらかに先行
パルスが印加されたかによってモード信号Ｍを設定する
。
つのフリップフロップＦＦＩ、ＦＦ２をリセット（クリ
ア）しているが、フリップフロップＦＦＩ、ＦＦ２の回
路定数を適当に設定すれば、電源印加により自動的にリ
セット動作を行うこともできる。この場合にも、電源印
加後に、Ａ個人出力制御ボー１−’Ｗ７Ｔ （Ａ） 、
Ｂ何人出力制御ボー トＷ／Ｒ（Ｂ）のどちらかに先行
パルスが印加されたかによってモード信号Ｍを設定する
。
また、第３図の回路において、ポートＷ７■（Ａ）、Ｎ
ＥＴ （Ｂ）のうち先に印加された側を書込み側と判定
することは、ＦＩＦＯにおいては特に有意義である。つ
まり、ＦＩＦＯにおいては、リセット後には、書かれて
いないデータを読出すのは無意味であるため、リード命
令より書込み命令が先に印加されるのが普通であるから
である。
ＥＴ （Ｂ）のうち先に印加された側を書込み側と判定
することは、ＦＩＦＯにおいては特に有意義である。つ
まり、ＦＩＦＯにおいては、リセット後には、書かれて
いないデータを読出すのは無意味であるため、リード命
令より書込み命令が先に印加されるのが普通であるから
である。
第６Ａ図〜第６Ｄ図を参照して第２図の各スイッチＳＷ
、〜ＳＷ、を説明する。
、〜ＳＷ、を説明する。
第６Ａ図に示すごとく、スイッチＳＷ１はナンド回路Ｇ
ｌｌ、Ｇｌ□、 ＧＩ３、インバータ１．により構成さ
れ、従って、モード信号Ｍが“ｌ”のときニハ、Ｗ’７
Ｔ （Ａ ） カＦＩＦＯ（７）！込ミ制？１１ホー
トＷに入力され、他方、モード信号Ｍが“０”のときに
は、ＮＥＴ （Ｂ）がＦＩＦＯの書込み制御ポートＷに
入力される。
ｌｌ、Ｇｌ□、 ＧＩ３、インバータ１．により構成さ
れ、従って、モード信号Ｍが“ｌ”のときニハ、Ｗ’７
Ｔ （Ａ ） カＦＩＦＯ（７）！込ミ制？１１ホー
トＷに入力され、他方、モード信号Ｍが“０”のときに
は、ＮＥＴ （Ｂ）がＦＩＦＯの書込み制御ポートＷに
入力される。
同様に、第６Ｂ図に示すごとく、スイッチＳＷ２はナン
ド回路ＧＺＩ、Ｇ２□、Ｇ２１、インバータＩ２により
構成され、従って、モード信号Ｍが“１”のときには、
ＷＥＴ （Ｂ）がＦＩＦＯの読出し制御ポー）Ｒに入力
され、他方、モード信号Ｍが“Ｏ”のときには、’Ｗ７
Ｔ （Ａ）がＦＩＦＯの読出し制御ポート糞に人力され
る。
ド回路ＧＺＩ、Ｇ２□、Ｇ２１、インバータＩ２により
構成され、従って、モード信号Ｍが“１”のときには、
ＷＥＴ （Ｂ）がＦＩＦＯの読出し制御ポー）Ｒに入力
され、他方、モード信号Ｍが“Ｏ”のときには、’Ｗ７
Ｔ （Ａ）がＦＩＦＯの読出し制御ポート糞に人力され
る。
同様に、第６Ｃ図に示すごとく、スイッチＳＷ。
はナンド回路Ｇｆｆｌ 、 Ｇｅｔ 、 Ｇ３！、イン
バータＩ。
バータＩ。
により構成され、従って、モード信号Ｍが“１″のとき
には、Ｉｌｏ （Ａ）がＦＩＦＯの入カデータポトＩＮ
に入力され、他方、モード信号Ｍが“０”のときには、
Ｉｌｏ （Ｂ）がＦＩＦＯの入力データポートＩＮに入
力される。
には、Ｉｌｏ （Ａ）がＦＩＦＯの入カデータポトＩＮ
に入力され、他方、モード信号Ｍが“０”のときには、
Ｉｌｏ （Ｂ）がＦＩＦＯの入力データポートＩＮに入
力される。
また、第６Ｄ図に示すごとく、スイッチＳＷ４は、ナン
ド回路Ｇ、、、Ｇ、□ｙ Ｇ ４３１ Ｇ ｍ４、イン
バータ■４〜１１１、およびＣＭＯＳバッファＢＦ、。
ド回路Ｇ、、、Ｇ、□ｙ Ｇ ４３１ Ｇ ｍ４、イン
バータ■４〜１１１、およびＣＭＯＳバッファＢＦ、。
ＢＦ、により構成される。従って、モード信号Ｍが“１
”のときには、第６Ｄ図の下側回路が動作して出力デー
タポートＯＵＴのデータはポートＩ１０ （Ｂ）に送出
され、他方、モード信号Ｍが“０”のときには、第６Ｄ
図の上側回路が動作して出力データポートＯＵＴのデー
タはポー１１１０（Ａ）に送出される。
”のときには、第６Ｄ図の下側回路が動作して出力デー
タポートＯＵＴのデータはポートＩ１０ （Ｂ）に送出
され、他方、モード信号Ｍが“０”のときには、第６Ｄ
図の上側回路が動作して出力データポートＯＵＴのデー
タはポー１１１０（Ａ）に送出される。
以上をまとめると、
第７図は第２図のＦＩＦＯの詳細な回路図である。
第７図においては、書込み側ワード線ＷＬｉ（Ｗ）およ
び読出し側ワード線ＷＬｉ（Ｒ）と書込み側ビット線Ｂ
Ｌｊ（Ｗ）、ＢτｍＷ）および読出し側ビット線Ｂ Ｌ
ｊ （Ｒ） 、 丁τ買Ｒ）との間にスタティック
型メモリセルＭＣ１ｊが設けられている。書込み時（Ｗ
＝“Ｏ”）には、書込みデータＩＮがライトアンプＷＡ
を介してライトポインタＷＰ （１）によって選択され
たワード線たとえばＷＬｉ（Ｗ）とライトポインタＷＰ
（２）によって選択された書込み側ピント線たとえば
Ｂ Ｌｊ（Ｗ） 、 Ｂ Ｌｊ（Ｗ）との間のメモリ
セルＭＣ１ｊに書込まれる。他方、読出し時（Ｔ−“Ｏ
”）には、リードポインタＲＰ （１）によって選択さ
れた読出し側ワード線とリードポインタＲＰ （２）に
よって選択された読出し側ビット線との間のメモリセル
のデータが読出され、リードアンプＲＡを介しで出力デ
ータＯＵＴとして送出される。
び読出し側ワード線ＷＬｉ（Ｒ）と書込み側ビット線Ｂ
Ｌｊ（Ｗ）、ＢτｍＷ）および読出し側ビット線Ｂ Ｌ
ｊ （Ｒ） 、 丁τ買Ｒ）との間にスタティック
型メモリセルＭＣ１ｊが設けられている。書込み時（Ｗ
＝“Ｏ”）には、書込みデータＩＮがライトアンプＷＡ
を介してライトポインタＷＰ （１）によって選択され
たワード線たとえばＷＬｉ（Ｗ）とライトポインタＷＰ
（２）によって選択された書込み側ピント線たとえば
Ｂ Ｌｊ（Ｗ） 、 Ｂ Ｌｊ（Ｗ）との間のメモリ
セルＭＣ１ｊに書込まれる。他方、読出し時（Ｔ−“Ｏ
”）には、リードポインタＲＰ （１）によって選択さ
れた読出し側ワード線とリードポインタＲＰ （２）に
よって選択された読出し側ビット線との間のメモリセル
のデータが読出され、リードアンプＲＡを介しで出力デ
ータＯＵＴとして送出される。
ＦＩＦＯの書込み動作においては、第８図（Ａ）〜（Ｄ
）に示すように、ライトポインタＷＰ（１）。
）に示すように、ライトポインタＷＰ（１）。
ＷＰ （２）が書込み制御信号Ｗに応じて１づつカウン
トアンプされ、メモリセルを順次アクセスしてデータを
書込む。なお、この場合、２つのライトポインタｗｐ
（１）、ｗＰ （２）は１つのライトポインタＷＰとし
て作用し、リセット信号■下によってリセットされる。
トアンプされ、メモリセルを順次アクセスしてデータを
書込む。なお、この場合、２つのライトポインタｗｐ
（１）、ｗＰ （２）は１つのライトポインタＷＰとし
て作用し、リセット信号■下によってリセットされる。
つまり、ライトポインタＷＰ （１）、ＷＰ （２）の
一方が一回巡回する毎に他方が＋１カウントアツプされ
る。
一方が一回巡回する毎に他方が＋１カウントアツプされ
る。
他方、ＦＩＦＯの読出し動作においては、第８図（Ａ）
、（Ｅ）〜（Ｇ）に示すように、リードポインタＲＰ
（１）、ＲＰ （２）が読出し制御信号Ｉに応じて１づ
つカウントアツプされ、メモリセルを順次アクセスして
データを読出す。なお、この場合にも、２つのリードポ
インタＲＰ （１）。
、（Ｅ）〜（Ｇ）に示すように、リードポインタＲＰ
（１）、ＲＰ （２）が読出し制御信号Ｉに応じて１づ
つカウントアツプされ、メモリセルを順次アクセスして
データを読出す。なお、この場合にも、２つのリードポ
インタＲＰ （１）。
ＲＰ （２）は１つのリードポインタＲＰとして作用し
、リセット信１１εＳＴによってリセットされる。つま
り、リードポインタＲＰ （１）、ＲＰ（２）の一方が
一回巡回する毎に他方が＋１カウントアツプされる。
、リセット信１１εＳＴによってリセットされる。つま
り、リードポインタＲＰ （１）、ＲＰ（２）の一方が
一回巡回する毎に他方が＋１カウントアツプされる。
なお、上述の実施例においては、一方向性回路としてＦ
ＩＦＯを例としたが、他の回路たとえばＬＩＦＯ、シフ
トレジスタ等の場合にも本発明を適用し得る。
ＩＦＯを例としたが、他の回路たとえばＬＩＦＯ、シフ
トレジスタ等の場合にも本発明を適用し得る。
以上説明したように本発明によれば、双方向性半導体装
置を唯一の一方向性回路により構成し、また、双方向の
データ転送をチップ内部発生の信号により制御している
ので、プリント板上での実装占有面積を縮小でき、しか
も配線も単純化できる。
置を唯一の一方向性回路により構成し、また、双方向の
データ転送をチップ内部発生の信号により制御している
ので、プリント板上での実装占有面積を縮小でき、しか
も配線も単純化できる。
第１図は本発明の基本構成を示す図、
第２図は本発明に係る双方向性半導体装置の−実施例を
示す回路図、 第３図は第２図のモード設定回路の回路図、第４図は第
３図のフリップフロップの回路図、第５Ａ図、第５Ｂ図
は第３図の回路動作を説明するタイミング図、 第６Ａ図〜第６Ｄ図は第２図のスイッチの詳細な論理回
路図、 第７図は第２図のＦＩＦＯの詳細な回路図、第８図は第
７図の回路動作を説明するためのタイミング図、 第９図は従来の一方向性装置を示す概観図、第１０図は
従来の双方向性装置を示すブロック回路図である。 ＦＩＦＯ：ファーストイン・ファーストアウト（一方向
性回路）、 ＳＣ：モード設定回路、 ＩＮ、ＯＵＴ、Ｗ、Ｒ：内部ポート、 ＷＥＴ （Ａ）、Ｗ２Ｎ （Ｂ）、Ｉｌｏ （Ａ）。 Ｉｌｏ （Ｂ）：外部ポート、 ＳＷ、〜ＳＷ、：スイソチ。 本発明の基本構成図 第１図 本発明の実施例 第２図 第２図のモード設定回路 第３図 第３図のＲＳＳフリノブフログ 第４図 百 第３図の回路動作 第５Ａ図 第３図の回路動作 第５８図 ＦＩＦＯ ＲＰ（＋） 第２図のＦＩＦＯ 第７図 第７図の回路動作 π／ ８ ’Ｑ−”：Ｅ 一 第６Ｂｌ’７１ 一 築６Ｃ図 炉６Ｄ図 従来の一方向性装置 品９図 従来の水力向性装置Ｉ′ｉ へ”Ｓ１０図 手続補正書（自発） １、事件の表示 昭和６１年特許願第３００１１２号 ２、発明の名称 双方向性半導体装置 ３、補正をする者 事件との関係 特許出願人 マーゞ ４、代理人 ＼ 住所 〒１０５東京都港区虎ノ門−丁目８番１０号（外
３名） ５、補正の対象 １ン 明細書の「特許請求の範囲」の欄２λ明細書の「
発明の詳細な説明」の欄６、補正の内容 ｌ） 別紙の通り ２） 明細書第４頁第５行目 ｒ （１１０」をｒ（Ｉｌｏ）Ｊと補正する。 ７、添付書類の目録 特許請求の範囲 １通２、特許請求
の範囲 １、 内部入力ポート（ＩＮ）、内部出力ポート（ＯＵ
Ｔ） 、および複数の内部制御ポート（Ｗ。 Ｔ）を有する一方向性内部回路と、 第１、第２の外部入出力ポート（Ｉｌｏ （Ａ）。 Ｉｌｏ （Ｂ））と、 前記各内部制御ポー）（Ｗ、Ｒ）に接続され得る複数の
外部制御ポート（ＷＥＴ （Ａ ）、ＷＥＴＢ））と、 前記内部入力ポートを前記第１、第２の外部人出力ポー
トの一方に接続し、前記内部出力ポートを他方に接続す
る第１の切替手段と、 前記各内部制御ポートを前記各外部制御ポートに接続す
る第２の切替手段と、 ＸＩＩ＝Ｍ放もしくは初期設定後の少なくとも２つの外
部制御ポートの信号の変化、順序により前記第１、第２
の切替手段のモードを設定するモード設定手段と、 を具備する双方向性半導体装置。
示す回路図、 第３図は第２図のモード設定回路の回路図、第４図は第
３図のフリップフロップの回路図、第５Ａ図、第５Ｂ図
は第３図の回路動作を説明するタイミング図、 第６Ａ図〜第６Ｄ図は第２図のスイッチの詳細な論理回
路図、 第７図は第２図のＦＩＦＯの詳細な回路図、第８図は第
７図の回路動作を説明するためのタイミング図、 第９図は従来の一方向性装置を示す概観図、第１０図は
従来の双方向性装置を示すブロック回路図である。 ＦＩＦＯ：ファーストイン・ファーストアウト（一方向
性回路）、 ＳＣ：モード設定回路、 ＩＮ、ＯＵＴ、Ｗ、Ｒ：内部ポート、 ＷＥＴ （Ａ）、Ｗ２Ｎ （Ｂ）、Ｉｌｏ （Ａ）。 Ｉｌｏ （Ｂ）：外部ポート、 ＳＷ、〜ＳＷ、：スイソチ。 本発明の基本構成図 第１図 本発明の実施例 第２図 第２図のモード設定回路 第３図 第３図のＲＳＳフリノブフログ 第４図 百 第３図の回路動作 第５Ａ図 第３図の回路動作 第５８図 ＦＩＦＯ ＲＰ（＋） 第２図のＦＩＦＯ 第７図 第７図の回路動作 π／ ８ ’Ｑ−”：Ｅ 一 第６Ｂｌ’７１ 一 築６Ｃ図 炉６Ｄ図 従来の一方向性装置 品９図 従来の水力向性装置Ｉ′ｉ へ”Ｓ１０図 手続補正書（自発） １、事件の表示 昭和６１年特許願第３００１１２号 ２、発明の名称 双方向性半導体装置 ３、補正をする者 事件との関係 特許出願人 マーゞ ４、代理人 ＼ 住所 〒１０５東京都港区虎ノ門−丁目８番１０号（外
３名） ５、補正の対象 １ン 明細書の「特許請求の範囲」の欄２λ明細書の「
発明の詳細な説明」の欄６、補正の内容 ｌ） 別紙の通り ２） 明細書第４頁第５行目 ｒ （１１０」をｒ（Ｉｌｏ）Ｊと補正する。 ７、添付書類の目録 特許請求の範囲 １通２、特許請求
の範囲 １、 内部入力ポート（ＩＮ）、内部出力ポート（ＯＵ
Ｔ） 、および複数の内部制御ポート（Ｗ。 Ｔ）を有する一方向性内部回路と、 第１、第２の外部入出力ポート（Ｉｌｏ （Ａ）。 Ｉｌｏ （Ｂ））と、 前記各内部制御ポー）（Ｗ、Ｒ）に接続され得る複数の
外部制御ポート（ＷＥＴ （Ａ ）、ＷＥＴＢ））と、 前記内部入力ポートを前記第１、第２の外部人出力ポー
トの一方に接続し、前記内部出力ポートを他方に接続す
る第１の切替手段と、 前記各内部制御ポートを前記各外部制御ポートに接続す
る第２の切替手段と、 ＸＩＩ＝Ｍ放もしくは初期設定後の少なくとも２つの外
部制御ポートの信号の変化、順序により前記第１、第２
の切替手段のモードを設定するモード設定手段と、 を具備する双方向性半導体装置。
Claims (1)
- 【特許請求の範囲】 １、内部入力ポート（ＩＮ）、内部出力ポート（ＯＵＴ
）、および複数の内部制御ポート（＠Ｗ＠、＠Ｒ＠）を
有する一方向性内部回路と、 第１、第２の外部入出力ポート（Ｉ／Ｏ（Ａ）、Ｉ／Ｏ
（Ｂ））と、 前記各内部制御ポート（＠Ｗ＠、＠Ｒ＠）に接続され得
る複数の外部制御ポート（＠Ｗ／Ｒ＠（Ａ）、＠Ｗ／Ｒ
＠（Ｂ））と、 前記内部入力ポートを前記第１、第２の外部入出力ポー
トの一方に接続し、前記内部出力ポートを他方に接続す
る第１の切替手段と、 前記各内部制御ポートを前記各外部制御ポートに接続す
る第２の切替手段と、 電源、印加もしくは初期設定後の少なくとも２つの外部
制御ポートの信号の変化、順序により前記第１、第２の
切替手段のモードを設定するモード設定手段と、 を具備する双方向性半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61300112A JPS63153787A (ja) | 1986-12-18 | 1986-12-18 | 双方向性半導体装置 |
| US07/130,630 US4825098A (en) | 1986-12-17 | 1987-12-08 | Bidirectional semiconductor device having only one one-directional device |
| EP87310861A EP0272847B1 (en) | 1986-12-17 | 1987-12-10 | Bidirectional semiconductor device having only one one-directional device |
| DE3750124T DE3750124D1 (de) | 1986-12-17 | 1987-12-10 | Zweirichtungs-Halbleitergerät mit nur einem einzigen Einrichtungsgerät. |
| KR8714385A KR910000153B1 (en) | 1986-12-17 | 1987-12-17 | Bidirectional semiconductor device having only one one-directional device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61300112A JPS63153787A (ja) | 1986-12-18 | 1986-12-18 | 双方向性半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63153787A true JPS63153787A (ja) | 1988-06-27 |
| JPH0422314B2 JPH0422314B2 (ja) | 1992-04-16 |
Family
ID=17880864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61300112A Granted JPS63153787A (ja) | 1986-12-17 | 1986-12-18 | 双方向性半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63153787A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206834A (en) * | 1989-10-14 | 1993-04-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device performing last in-first out operation and the method for controlling the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247636A (en) * | 1975-10-15 | 1977-04-15 | Toshiba Corp | Control method for transmitting information |
| JPS54129845A (en) * | 1978-03-31 | 1979-10-08 | Hitachi Ltd | Buffer unit for bidirectional data line |
| JPS581221A (ja) * | 1981-06-26 | 1983-01-06 | Sony Corp | マイクロコンピユ−タ |
-
1986
- 1986-12-18 JP JP61300112A patent/JPS63153787A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247636A (en) * | 1975-10-15 | 1977-04-15 | Toshiba Corp | Control method for transmitting information |
| JPS54129845A (en) * | 1978-03-31 | 1979-10-08 | Hitachi Ltd | Buffer unit for bidirectional data line |
| JPS581221A (ja) * | 1981-06-26 | 1983-01-06 | Sony Corp | マイクロコンピユ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206834A (en) * | 1989-10-14 | 1993-04-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device performing last in-first out operation and the method for controlling the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0422314B2 (ja) | 1992-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |