JPS63152083A - 双方向性半導体装置 - Google Patents
双方向性半導体装置Info
- Publication number
- JPS63152083A JPS63152083A JP61298887A JP29888786A JPS63152083A JP S63152083 A JPS63152083 A JP S63152083A JP 61298887 A JP61298887 A JP 61298887A JP 29888786 A JP29888786 A JP 29888786A JP S63152083 A JPS63152083 A JP S63152083A
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- 230000002457 bidirectional effect Effects 0.000 title claims description 13
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000010586 diagram Methods 0.000 description 11
- 230000004044 response Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
一方向性内部回路たとえばファーストイン・ファースト
アウト（ＦＩＦＯ）の内部入出力ポートと外部ポートと
の間に切替スイッチを設け、１チツプ内で双方向のデー
タ転送を可能にし、これにより、実装占有面積の縮小、
配線の単純化を図ったものである。
アウト（ＦＩＦＯ）の内部入出力ポートと外部ポートと
の間に切替スイッチを設け、１チツプ内で双方向のデー
タ転送を可能にし、これにより、実装占有面積の縮小、
配線の単純化を図ったものである。
本発明はＦＩＦＯ等の一方向性回路を双方向のデータ転
送に可能にした双方向性半導体装置に関する。
送に可能にした双方向性半導体装置に関する。
一般に、ＦＩＦＯ、ラストイン・ファーストアウト（Ｌ
ＩＦＯ）、シフトレジスタ等の２ポート・バッファ（チ
ップ）は入力ポートおよび出力ポートを有し、人力ポー
トー出力ポートの一方向性のデータ転送を行い、従来、
これらの入力ポートおよび外部ポートに対応する各端子
は固定されている。たとえば、ＦＩＦＯであれば、第６
図に示すごとく、書込み制御信号Ｗは第１ピンに、入力
データＩＮ（Ｉ。
ＩＦＯ）、シフトレジスタ等の２ポート・バッファ（チ
ップ）は入力ポートおよび出力ポートを有し、人力ポー
トー出力ポートの一方向性のデータ転送を行い、従来、
これらの入力ポートおよび外部ポートに対応する各端子
は固定されている。たとえば、ＦＩＦＯであれば、第６
図に示すごとく、書込み制御信号Ｗは第１ピンに、入力
データＩＮ（Ｉ。
〜ｔｓ）は第２〜第６ピンおよび第２４〜第２７ビンに
、読出し制御信号−Ｒ−は第１５ピンに、出力データＯ
ＵＴ （０゜〜０８）は第９〜第１３ピンおよび第１６
〜第１９ピンに固定されている。なお、Ｖｃｃ、Ｖｓｓ
は電源、その他のビンはフル（Ｆｕｌｌ）、空（Ｅｍｐ
ｔｙ）等を表わすものである。
、読出し制御信号−Ｒ−は第１５ピンに、出力データＯ
ＵＴ （０゜〜０８）は第９〜第１３ピンおよび第１６
〜第１９ピンに固定されている。なお、Ｖｃｃ、Ｖｓｓ
は電源、その他のビンはフル（Ｆｕｌｌ）、空（Ｅｍｐ
ｔｙ）等を表わすものである。
上述のごとく入力用、出力用ピンが固定されている一方
向性ＦＩＦＯを用いて双方向のデータ転送を行う場合に
は、第７図に示すごとく、２つのＦＩＦＯを接続し、Ａ
→Ｂへのデータ転送にはＦＩＦＯ（１）を用い、他方、
Ｂ−Ａへのデータ転送にはＦＩＦＯ（２）を用いて行っ
ていた。
向性ＦＩＦＯを用いて双方向のデータ転送を行う場合に
は、第７図に示すごとく、２つのＦＩＦＯを接続し、Ａ
→Ｂへのデータ転送にはＦＩＦＯ（１）を用い、他方、
Ｂ−Ａへのデータ転送にはＦＩＦＯ（２）を用いて行っ
ていた。
しかしながら、第７図のごとく双方向性装置を構成する
と、使用チップ数の増加によるプリント板上における実
装占有面積の倍増と共に、プリント板上の入出力（Ｉ
１０）配線の複雑化を招くという問題点があった。なお
、Ｉ１０配線の複雑化はその占有面積増加によるプリン
ト板実装密度の低下および配線の浮遊容量の増加による
電気的特性の悪化をも招く。
と、使用チップ数の増加によるプリント板上における実
装占有面積の倍増と共に、プリント板上の入出力（Ｉ
１０）配線の複雑化を招くという問題点があった。なお
、Ｉ１０配線の複雑化はその占有面積増加によるプリン
ト板実装密度の低下および配線の浮遊容量の増加による
電気的特性の悪化をも招く。
従って、本発明の目的は、プリント板上での実装占有面
積の縮小およびＩ１０配線の単純化を図った双方向性半
導体装置を提供することにある。
積の縮小およびＩ１０配線の単純化を図った双方向性半
導体装置を提供することにある。
上述の問題点を解決するための手段は第１図に示される
。第１図において、一方向性内部回路は内部入力ポート
ＩＮおよび内部量カポ−１−ＯＵＴを有する。内部入力
ポートＩＮはＡ何人出力端子Ｉ１０ （Ａ）（外部入出
力ポート）およびＢ何人出力端子Ｉ１０ （Ｂ）（外部
入出力ポート）のいずれにも接続可能であり、また、内
部出力ポートＯＵＴも同様である。これらの接続切替は
、切替手段によって行われ、内部入力ポートＩＮはｌ１
０（Ａ）、 Ｉｌｏ （Ｂ）のいずれか一方に接続され
ると、内部出力ポートＯＵＴは他方に接続される。
。第１図において、一方向性内部回路は内部入力ポート
ＩＮおよび内部量カポ−１−ＯＵＴを有する。内部入力
ポートＩＮはＡ何人出力端子Ｉ１０ （Ａ）（外部入出
力ポート）およびＢ何人出力端子Ｉ１０ （Ｂ）（外部
入出力ポート）のいずれにも接続可能であり、また、内
部出力ポートＯＵＴも同様である。これらの接続切替は
、切替手段によって行われ、内部入力ポートＩＮはｌ１
０（Ａ）、 Ｉｌｏ （Ｂ）のいずれか一方に接続され
ると、内部出力ポートＯＵＴは他方に接続される。
上述の手段によれば、Ａ個人出力端子ｌ１０（Ａ）−内
部回路−Ｂ側大入出力端子１０ （Ｂ）のデータ転送と
、Ｂ何人出力端子Ｉ１０ （Ｂ）−内部回路＝Ａ側大入
出力端子１０ （Ａ）のデータ転送、の双方向の転送が
切替手段によって切替えられる。
部回路−Ｂ側大入出力端子１０ （Ｂ）のデータ転送と
、Ｂ何人出力端子Ｉ１０ （Ｂ）−内部回路＝Ａ側大入
出力端子１０ （Ａ）のデータ転送、の双方向の転送が
切替手段によって切替えられる。
第２図は本発明に係る双方向性半導体装置の一実施例を
示す回路図である。第２図の一点鎖線枠は１チツプを示
す。このチップには唯一の一方向性内部回路たとえばＦ
ＩＦＯが設けられ、このＦＩＦＯには内部ポートＷ、
Ｒ、ＩＮ、ＯＵＴ等、が設けられている。また、チップ
の周辺には外部との接続のために、Ａ側の外部ホー １
−ｒ７Ｔ （Ａ）、 Ｉ １０ （Ａ）およびＢ側の外
部ポートＷ７Ｔ（Ｂ）、Ｉｌｏ （Ｂ）等が設けられて
いる。そして、外部ポート７７丁（Ａ）、Ｗ２Ｎ （Ｂ
）と内部ポートＷとの間には第１のスイッチＳＷ１が
設けられ、外部ポートＷ７Ｔ（Ａ）、ＷラフＴ （Ｂ）
と内部ポー トＲと（Ｄ間には第２のスイッチＳＷｚ
が設けられ、外部ボー） Ｉｌｏ （Ａ）、 Ｉｌｏ
（Ｂ）と内部ポートＩＮとの間には第３のスイッチＳＷ
３が設けられ、外部ポートＩ１０ （Ａ）、Ｉｌｏ （
Ｂ）と内部ポートＯＵＴとの間には第４のスイッチＳＷ
４が設けられている。これらのスイッチＳ Ｗ Ｉ−Ｓ
Ｗ ａ はモード信号Ｍによって同時に動作する。
示す回路図である。第２図の一点鎖線枠は１チツプを示
す。このチップには唯一の一方向性内部回路たとえばＦ
ＩＦＯが設けられ、このＦＩＦＯには内部ポートＷ、
Ｒ、ＩＮ、ＯＵＴ等、が設けられている。また、チップ
の周辺には外部との接続のために、Ａ側の外部ホー １
−ｒ７Ｔ （Ａ）、 Ｉ １０ （Ａ）およびＢ側の外
部ポートＷ７Ｔ（Ｂ）、Ｉｌｏ （Ｂ）等が設けられて
いる。そして、外部ポート７７丁（Ａ）、Ｗ２Ｎ （Ｂ
）と内部ポートＷとの間には第１のスイッチＳＷ１が
設けられ、外部ポートＷ７Ｔ（Ａ）、ＷラフＴ （Ｂ）
と内部ポー トＲと（Ｄ間には第２のスイッチＳＷｚ
が設けられ、外部ボー） Ｉｌｏ （Ａ）、 Ｉｌｏ
（Ｂ）と内部ポートＩＮとの間には第３のスイッチＳＷ
３が設けられ、外部ポートＩ１０ （Ａ）、Ｉｌｏ （
Ｂ）と内部ポートＯＵＴとの間には第４のスイッチＳＷ
４が設けられている。これらのスイッチＳ Ｗ Ｉ−Ｓ
Ｗ ａ はモード信号Ｍによって同時に動作する。
なお、第２図における内部ポートＩＮ、ＯＵＴ、外部ポ
ートＩ１０ （Ａ）、Ｉｌｏ （Ｂ）は、実際には、多
ビットたとえば第６図のごとく９ビツト構成であるが、
説明を簡単にするために１ビツト構成とする。
ートＩ１０ （Ａ）、Ｉｌｏ （Ｂ）は、実際には、多
ビットたとえば第６図のごとく９ビツト構成であるが、
説明を簡単にするために１ビツト構成とする。
第３Ａ図〜第３Ｄ図を参照して第２図の各スイッチＳＷ
、〜ＳＷａを説明する。
、〜ＳＷａを説明する。
第３Ａ図に示すごとく、スイッチＳＷｌはナンド回路Ｃ
＋＋ 、 Ｇ＋ｔ’、 Ｇｔｆｆ、インバータ■、によ
り構成され、従って、モード信号Ｍが“１”のときには
、Ｗ７丁（Ａ）がＦＩＦＯの書込み制御ポートＷに入力
され、他方、モード信号Ｍが“０″のときには、ｒ７Ｔ
（Ｂ）がＦＩＦＯの書込み制御ポートＷに入力される
。
＋＋ 、 Ｇ＋ｔ’、 Ｇｔｆｆ、インバータ■、によ
り構成され、従って、モード信号Ｍが“１”のときには
、Ｗ７丁（Ａ）がＦＩＦＯの書込み制御ポートＷに入力
され、他方、モード信号Ｍが“０″のときには、ｒ７Ｔ
（Ｂ）がＦＩＦＯの書込み制御ポートＷに入力される
。
同様に、第３Ｂ図に示すごとく、スイッチＳＷ２はナン
ド回路Ｇｚｌ＋ Ｇｚｚ ＋ Ｇ２３、インバータ■２
により構成され、従って、モード信号Ｍが“ｌ”のとき
には、Ｗ２Ｎ （Ｂ）がＦＩＦＯの読出し制御ポートＲ
−に入力され、他方、モード信号Ｍが“０”のときには
、ｒ７Ｔ （Ａ）がＦＩＦＯの読出し制？Ｉ］ポ−）Ｒ
に入力される。
ド回路Ｇｚｌ＋ Ｇｚｚ ＋ Ｇ２３、インバータ■２
により構成され、従って、モード信号Ｍが“ｌ”のとき
には、Ｗ２Ｎ （Ｂ）がＦＩＦＯの読出し制御ポートＲ
−に入力され、他方、モード信号Ｍが“０”のときには
、ｒ７Ｔ （Ａ）がＦＩＦＯの読出し制？Ｉ］ポ−）Ｒ
に入力される。
同様に、第３Ｃ図に示すごとく、スイ・ソチＳ Ｗ ｓ
はナンド回路Ｇ３１ 、 Ｇ３□、Ｇ、３、インバータ
Ｉ３により構成され、従って、モード信号Ｍが“１”の
ときには、Ｉｌｏ （Ａ）がＦＩＦＯの入力データポー
トＩＮに入力され、他方、モード信号Ｍが０”のときに
は、Ｉｌｏ （Ｂ）がＦＩＦＯの入力データポートＩＮ
に入力される。
はナンド回路Ｇ３１ 、 Ｇ３□、Ｇ、３、インバータ
Ｉ３により構成され、従って、モード信号Ｍが“１”の
ときには、Ｉｌｏ （Ａ）がＦＩＦＯの入力データポー
トＩＮに入力され、他方、モード信号Ｍが０”のときに
は、Ｉｌｏ （Ｂ）がＦＩＦＯの入力データポートＩＮ
に入力される。
また、第３Ｄ図に示すごとく、スイ・ノチＳＷ４は、ナ
ンド回路Ｇ４１ ＋ Ｇａｚ ＋ Ｇ４３ ＋ Ｇ４４
、インバータＩ４〜Ｉｌｌ、およびＣＭＯＳバッファＢ
Ｆ Ｉ、 Ｂ Ｆ ｚにより構成される。従って、モ
ード信号Ｍが“１”のときには、第３Ｄ図の下側回路が
動作して出力データポートＯＵＴのデータはポートＩ１
０ （Ｂ）に送出され、他方、モード信号Ｍが“０”の
ときには、第３Ｄ図の上側回路が動作して出力データボ
ー）ＯＵＴのデータはポートＩ／’Ｏ（Ａ）に送出され
る。
ンド回路Ｇ４１ ＋ Ｇａｚ ＋ Ｇ４３ ＋ Ｇ４４
、インバータＩ４〜Ｉｌｌ、およびＣＭＯＳバッファＢ
Ｆ Ｉ、 Ｂ Ｆ ｚにより構成される。従って、モ
ード信号Ｍが“１”のときには、第３Ｄ図の下側回路が
動作して出力データポートＯＵＴのデータはポートＩ１
０ （Ｂ）に送出され、他方、モード信号Ｍが“０”の
ときには、第３Ｄ図の上側回路が動作して出力データボ
ー）ＯＵＴのデータはポートＩ／’Ｏ（Ａ）に送出され
る。
以上をまとめると、
第４図は第２図のＦＩＦＯの詳細な回路図である。
第４図においては、書込み側ワード線ＷＬｉ（Ｗ）およ
び読出し側ワード線ＷＬｉ（Ｒ）と書込み側ビット線Ｂ
Ｌ ｊ （Ｗ ） 、丁τ］Ｗ ）および続出し側ビ
ット線Ｂ Ｌｊ（Ｒ）、 ＢゴＴＹＴ Ｒ）との間にス
タティック型メモリセルＭＣ１ｊが設けられている。書
込み時（Ｗ＝“０”）には、書込みデータＩＮがライト
アンプＷＡを介してライトポインタＷＰ （１）によっ
て選択されたワード線たとえばＷＬｉ（Ｗ）とライトポ
インタＷＰ （２）によって選択された書込み側ビット
線たとえばＢＬｊ（Ｗ）、ＢτＴｒＷ）との間のメモリ
セルＭＣ１ｊに書込まれる。他方、読出し時には、リー
ドポインタＲＰ （１）によって選択された読出し側ワ
ード線心リードポインタＲＰ（２）によって選択された
読出し側ビット線との間のメモリセルのデータが読出さ
れ、リードアンプＲＡを介して出力データＯＵＴとして
送出される。
び読出し側ワード線ＷＬｉ（Ｒ）と書込み側ビット線Ｂ
Ｌ ｊ （Ｗ ） 、丁τ］Ｗ ）および続出し側ビ
ット線Ｂ Ｌｊ（Ｒ）、 ＢゴＴＹＴ Ｒ）との間にス
タティック型メモリセルＭＣ１ｊが設けられている。書
込み時（Ｗ＝“０”）には、書込みデータＩＮがライト
アンプＷＡを介してライトポインタＷＰ （１）によっ
て選択されたワード線たとえばＷＬｉ（Ｗ）とライトポ
インタＷＰ （２）によって選択された書込み側ビット
線たとえばＢＬｊ（Ｗ）、ＢτＴｒＷ）との間のメモリ
セルＭＣ１ｊに書込まれる。他方、読出し時には、リー
ドポインタＲＰ （１）によって選択された読出し側ワ
ード線心リードポインタＲＰ（２）によって選択された
読出し側ビット線との間のメモリセルのデータが読出さ
れ、リードアンプＲＡを介して出力データＯＵＴとして
送出される。
ＦＩＦＯの書込み動作においては、第５図（Ａ）〜（Ｄ
）に示すように、ライトポインタＷＰ （１）。
）に示すように、ライトポインタＷＰ （１）。
ＷＰ （２）が書込み制御信号Ｗに応じて１づつカウン
トアツプされ、メモリセルを順次アクセスしてデータを
書込む。なお、この場合、２つのライトポインタＷＰ
（１）、ＷＰ （２）は１つのライトポインタＷＰとし
て作用し、リセット信号Ｒ３Ｔによってリセットされる
。つまり、ライトポインタＷＰ （１）、ＷＰ （２）
の一方が一回巡回する毎に他方が＋１カウントアツプさ
れる。
トアツプされ、メモリセルを順次アクセスしてデータを
書込む。なお、この場合、２つのライトポインタＷＰ
（１）、ＷＰ （２）は１つのライトポインタＷＰとし
て作用し、リセット信号Ｒ３Ｔによってリセットされる
。つまり、ライトポインタＷＰ （１）、ＷＰ （２）
の一方が一回巡回する毎に他方が＋１カウントアツプさ
れる。
他方、ＦＩＦＯの読出し動作においては、第５図（Ａ）
、（Ｅ）〜（Ｇ）に示すように、リードポインタＲＰ
（１）、ＲＰ （２）が読出し制御信号■に応じて１づ
つカウントアツプされ、メモリセルを順次アクセスして
データを読出す。なお、この場合にも、２つのリードポ
インタＲＰ （１）、ＲＰ （２）は１つのリード
ポインタＲＰとして作用し、リセット信号Ｒ５Ｔによっ
てリセットされる。つまり、リードポインタＲＰ （１
）、ＲＰ （２）の一方が一回巡回する毎に他方が＋１
カウントアンプされる。
、（Ｅ）〜（Ｇ）に示すように、リードポインタＲＰ
（１）、ＲＰ （２）が読出し制御信号■に応じて１づ
つカウントアツプされ、メモリセルを順次アクセスして
データを読出す。なお、この場合にも、２つのリードポ
インタＲＰ （１）、ＲＰ （２）は１つのリード
ポインタＲＰとして作用し、リセット信号Ｒ５Ｔによっ
てリセットされる。つまり、リードポインタＲＰ （１
）、ＲＰ （２）の一方が一回巡回する毎に他方が＋１
カウントアンプされる。
なお、上述の実施例においては、一方向性回路としてＦ
ＩＦＯを例としたが、他の回路たとえばＬＩＦＯ。
ＩＦＯを例としたが、他の回路たとえばＬＩＦＯ。
シフトレジスタ等の場合にも本発明を適用し得る。
以上説明したように本発明によれば、双方向性半導体装
置を唯一の一方向性回路により構成しているので、プリ
ント板上での実装占有面積を縮小でき、しかも配線も単
純化できる。
置を唯一の一方向性回路により構成しているので、プリ
ント板上での実装占有面積を縮小でき、しかも配線も単
純化できる。
第１図は本発明の基本構成を示す°図、第２図は本発明
に係る双方向性半導体装置の一実施例を示す回路図、 第３Ａ図〜第３Ｄ図は第２図のスイッチの詳細な論理回
路図、 第４図は第２図のＦＩＦＯの詳細な回路図、第５図は第
４図の回路動作を説明するためのタイミング図、 第６図は従来の一方向性装置を示す概観図、第７図は従
来の双方向性装置を示すブロック回路図である。 ＦＩＦＯ・・・ファーストイン・ファーストアウト（一
方向性回路） ＩＮ、○ＵＴ、Ｗ、Ｒ・・・内部ポート、”ｒ７Ｔ、Ｉ
ｌｏ・・・外部ポート、 ＳＷｌ 〜ＳＷ４・・・スイッチ。
に係る双方向性半導体装置の一実施例を示す回路図、 第３Ａ図〜第３Ｄ図は第２図のスイッチの詳細な論理回
路図、 第４図は第２図のＦＩＦＯの詳細な回路図、第５図は第
４図の回路動作を説明するためのタイミング図、 第６図は従来の一方向性装置を示す概観図、第７図は従
来の双方向性装置を示すブロック回路図である。 ＦＩＦＯ・・・ファーストイン・ファーストアウト（一
方向性回路） ＩＮ、○ＵＴ、Ｗ、Ｒ・・・内部ポート、”ｒ７Ｔ、Ｉ
ｌｏ・・・外部ポート、 ＳＷｌ 〜ＳＷ４・・・スイッチ。
Claims (1)
- 【特許請求の範囲】 １、内部入力ポート（ＩＮ）および内部出力ポート（Ｏ
ＵＴ）を有する一方向性内部回路と、第１の外部入出力
ポート（Ｉ／Ｏ（Ａ））と、第２の外部入出力ポート（
Ｉ／Ｏ（Ｂ））と、前記内部入力ポートを前記第１、第
２の外部入出力ポートの一方に接続し、前記内部出力ポ
ートを他方に接続する切替手段（ＳＷ）と、 を具備する双方向性半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298887A JPS63152083A (ja) | 1986-12-17 | 1986-12-17 | 双方向性半導体装置 |
| US07/130,630 US4825098A (en) | 1986-12-17 | 1987-12-08 | Bidirectional semiconductor device having only one one-directional device |
| DE3750124T DE3750124D1 (de) | 1986-12-17 | 1987-12-10 | Zweirichtungs-Halbleitergerät mit nur einem einzigen Einrichtungsgerät. |
| EP87310861A EP0272847B1 (en) | 1986-12-17 | 1987-12-10 | Bidirectional semiconductor device having only one one-directional device |
| KR8714385A KR910000153B1 (en) | 1986-12-17 | 1987-12-17 | Bidirectional semiconductor device having only one one-directional device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298887A JPS63152083A (ja) | 1986-12-17 | 1986-12-17 | 双方向性半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63152083A true JPS63152083A (ja) | 1988-06-24 |
| JPH0422313B2 JPH0422313B2 (ja) | 1992-04-16 |
Family
ID=17865452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61298887A Granted JPS63152083A (ja) | 1986-12-17 | 1986-12-17 | 双方向性半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63152083A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247636A (en) * | 1975-10-15 | 1977-04-15 | Toshiba Corp | Control method for transmitting information |
-
1986
- 1986-12-17 JP JP61298887A patent/JPS63152083A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247636A (en) * | 1975-10-15 | 1977-04-15 | Toshiba Corp | Control method for transmitting information |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0422313B2 (ja) | 1992-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |