JPH0522315B2 - - Google Patents
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- JPH0522315B2 JPH0522315B2 JP29889586A JP29889586A JPH0522315B2 JP H0522315 B2 JPH0522315 B2 JP H0522315B2 JP 29889586 A JP29889586 A JP 29889586A JP 29889586 A JP29889586 A JP 29889586A JP H0522315 B2 JPH0522315 B2 JP H0522315B2
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- Japan
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- 230000002457 bidirectional effect Effects 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 10
- 101150066284 DET2 gene Proteins 0.000 description 4
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- 230000000694 effects Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
〔概要〕
一方向性内部回路たとえばフアーストイン・フ
アーストアウト（FIFO）の内部入出力ポートと
外部ポートとの間に切替スイツチを設けると共
に、該切替スイツチを特別の外部ポートを設けず
に元々存在する少なくとも２つの外部ポートの信
号の所定レベルのオーバラツプの有無に応じて制
御して１チツプ内で双方向のデータ転送を可能に
し、これにより、実装占有面積の縮小、配線の単
純化を図つたものである。 〔産業上の利用分野〕 本発明は、FIFO等の一方向性回路を双方向の
データ転送に可能にした双方向性半導体装置に関
する。 〔従来の技術〕 一般に、FIFO、ラストイン・フアーストアウ
ト（LIFO）、シフトレジスタ等の２ポート・バツ
フア（チツプ）は入力ポートおよび出力ポートを
有し、入力ポート→出力ポートの一方向性のデー
タ転送を行い、従来、これらの入力ポートおよび
外部ポートに対応する各端子は固定されている。
たとえば、FIFOであれば、第９図に示すごとく、
書込み制御信号は第１ピンに、入力データIN
（I0〜I8）は第２〜第６ピン、および第24〜第27
ピンに、読出し制御信号は第15ピンに、出力デ
ータOUT（O0〜O8）は第９〜第13ピンおよび第
16〜第19ピンに固定されている。なお、VCC，
VSSは電源、その他のピンはフル（Full）、空
（Empty）等を表わすものである。 上述のごとく入力用、出力用ピンが固定されて
いる一方向性FIFOを用いて双方向のデータ転送
を行う場合には、第１０図に示すごとく、２つの
FIFOを接続し、Ａ→Ｂへのデータ転送にはFIFO
１を用い、他方、Ｂ→Ａへのデータ転送には
FIFO２を用いて行つていた。 〔発明が解決しようとする問題点〕 しかしながら、第１０図のごとく双方向性装置
を構成すると、使用チツプ数の増加によるプリン
ト板上における実装占有面積の倍増と共に、プリ
ント板上の入出力Ｉ／Ｏ配線の複雑化を招くとい
う問題点があつた。なお、Ｉ／Ｏ配線の複雑化は
その占有面積増加によるプリント板実装密度の低
下および配線の浮遊容量の増加による電気的特性
の悪化をも招く。 従つて、本発明の目的は、プリント板上での実
装占有面積の縮小およびＩ／Ｏ配線の単純化を図
つた双方向性半導体装置を提供することにある。 〔問題点を解決するための手段〕 上述の問題点を解決するための手段は第１図に
示される。第１図において、一方向性内部回路は
内部入力ポートIN、この内部入力ポートを制御
する内部入力制御ポート、内部出力ポート
OUT、およびこの内部出力ポートを制御する内
部出力制御ポート、リセツトポート等を
有している。内部入出力ポートIN，OUTに対し
てはＡ側の外部入出力ポートＩ／Ｏ（Ａ）および
Ｂ側の外部入出力ポートＩ／Ｏ（Ｂ）が設けられ、
これらの間の接続は第１の切替手段によつて切替
えられる。他方、内部入出力制御ポート，に
対してはＡ側の外部入出力制御ポート
（Ａ）およびＢ側の外部入出力制御ポート
（Ｂ）が設けられ、これらの間の接続は、内部制
御ポートの一方を一方側の書込み／読出し制御
ポート（Ａ）に接続するときは内部制御ポ
ートの他方を他方側の書込み／読出し制御ポー
ト（Ｂ）に接続し、内部制御ポートの一方
Ｗを他方側の書込み／読出し制御ポート
（Ｂ）に接続するときは内部制御ポートの他方
を一方側の書込み／読出し制御ポート
（Ａ）に接続する第２の切替手段によつて切替え
られる。第１，第２の切替手段のモード設定はモ
ード設定手段によつて行われるが、このモード設
定手段は少なくとも２つの外部制御ポートたとえ
ば，（Ｂ）の信号の所定レベル（た
とえば“０”レベル）のオーバラツプの有無を用
いてモード信号Ｍを発生する。 〔作用〕 上述の手段によれば、Ａ側入出力ポートＩ／Ｏ
（Ａ）→内部回路→Ｂ側入出力ポートＩ／Ｏ（Ｂ）
のデータ転送と、Ｂ側入出力ポートＩ／Ｏ（Ｂ）
→内部回路→Ａ側入出力ポートＩ／Ｏ（Ａ）デー
タ転送、の双方向の転送が第１，第２の切替手段
によつて切替えられ、しかも、第１，第２の切替
手段のモード設定はもともと必要な外部入出力制
御ポートたとえば（Ａ），（Ｂ）の
信号に応じて行われ、特別なポートを必要としな
い。 〔実施例〕 第２図は本発明に係る双方向性半導体装置の一
実施例を示す回路図である。第２図の一点鎖線枠
は１チツプを示す。このチツプには唯一の一方向
性内部回路たとえばFIFOが設けられ、このFIFO
には内部ポートたとえば書込み制御ポート、読
出し制御ポート、入力ポートIN、出力ポート
OUT、リセツトポート等が設けられてい
る。また、チツプの周辺には外部との接続のため
に、Ａ側の外部ポート、たとえば書込み／読出し
制御ポート（Ａ），入出力ポートＩ／Ｏ
（Ａ）およびＢ側の外部ポート、たとえば書込
み／読出し制御ポート（Ｂ）、入出力ポー
トＩ／Ｏ（Ｂ）、リセツトポート等、が設け
られている。そして、外部ポート（Ａ），
Ｗ／Ｒ（Ｂ）と内部ポートとの間には第１のス
イツチSW1が設けられ、外部ポート（Ａ），
Ｗ／Ｒ（Ｂ）と内部ポートとの間には第２のス
イツチSW2が設けられ、外部ポートＩ／Ｏ（Ａ），
Ｉ／Ｏ（Ｂ）と内部ポートINとの間には第３のス
イツチSW3が設けられ、外部ポートＩ／Ｏ（Ａ），
Ｉ／Ｏ（Ｂ）と内部ポートOUTとの間には第４の
スイツチSW4が設けられている。これらのスイツ
チSW1〜SW4はモード設定回路SCのモード信号
Ｍによつて同時に動作する。 なお、第２図における内部ポートIN，OUT、
外部ポートＩ／Ｏ（Ａ），Ｉ／Ｏ（Ｂ）は、実際に
は、多ビツトたとえば第９図のごとく９ビツト構
成であるが、説明を簡単にするために１ビツト構
成とする。 第３図を参照して第２図のモード設定回路SC
を説明する。モード設定回路SCは、外部リセツ
ト信号RSTと外部書込み／読出し制御信号Ｒ／
Ｗ（Ｂ）のローレベルのオーバラツプを検出する
オーバラツプ検出器（ノア回路）DETI、外部リ
セツト信号の立下りを検出する立下り検出
器DET２（遅延回路DL、インバータI1、ノア回
路G2）、およびメモリとしてのRSフリツプフロ
ツプFFより構成される。このRSフリツプフロツ
プFFは第４図のごとく構成され、セツト端子Ｓ
には電源VCC、リセツト端子Ｒには接地電位、ク
ロツク端子CKにはオーバラツプ検出器DETIの
出力、クリア端子CLには立下り検出器DET２の
出力が、それぞれ、印加されている。 従つて、第５Ａ図に示すごとく、FIFOをリセ
ツトすると共に立下り検出器DET２の出力によ
りフリツプフロツプFFをリセツトした後に
（＝“０”）、リセツト信号が十分回復し
てから外部制御ポート（Ｂ）の信号を変化
させても、オーバラツプ検出器DETIの出力は
“０”に保持される。この結果、フリツプフロツ
プFFはリセツト状態に保持され、従つて、モー
ド信号Ｍは“１”に保持される。他方、第５Ｂ図
に示すごとく、FIFOをリセツトすると共に立下
り検出器DET２の出力によりフリツプフロツプ
FFをリセツトした後に（＝“０”）、リセツ
ト信号が回復する前に外部制御ポート
Ｒ（Ｂ）の信号を変化させると、オーバラツプ検
出器DETIはと（Ｂ）のローレベルの
オーバラツプを検出してその出力を“０”から
“１”に変化させる。この結果、フリツプフロツ
プFFはセツトされ、従つて、モード信号Ｍは
“０”となる。このように、外部ポートを特別に
付加することなく既設の外部ポートへの入力によ
つてチツプ内部で所望のモード信号Ｍは生成す
る。 なお、第３図においては、リセツト信号
によりフリツプフロツプFFをリセツト（クリア）
しているが、フリツプフロツプFFの回路定数を
適当に設定すれば、電源印加による自動的にリセ
ツト動作を行うこともできる。 第６Ａ図〜第６Ｄ図を参照して第２図の各スイ
ツチSW1〜SW4を説明する。 第６Ａ図に示すごとく、スイツチSW1はナンド
回路G11，G12，G13、イバータI11により構成さ
れ、従つて、モード信号Ｍが“１”のときには、
Ｗ／Ｒ（Ａ）がFIFOの書込み制御ポートに入
力され、他方、モード信号Ｍが“０”のときに
は、（Ｂ）がFIFOの書込み制御ポート
に入力される。 同様に、第６Ｂ図に示すごとく、スイツチSW2
はナンド回路G21，G22，G23、インバータI2によ
り構成され、従つて、モード信号Ｍが“１”のと
きには、（Ｂ）がFIFOの読出し制御ポー
トに入力され、他方、モード信号Ｍが“０”の
ときには、（Ａ）がFIFOの読出し制御ポ
ートに入力される。 同様に、第６Ｃ図に示すごとく、スイツチSW3
はナンド回路G31，G32，G33、インバータI3によ
り構成され、従つて、モード信号Ｍが“１”のと
きには、Ｉ／Ｏ（Ａ）がFIFOの入力データポート
INに入力され、他方、モード信号Ｍが“０”の
ときには、Ｉ／Ｏ（Ｂ）がFIFOの入力データポー
トINに入力される。 また、第６Ｄ図に示すごとく、スイツチSW4
は、ナンド回路G41，G42，G43，G44、インバー
タI4〜I8、およびCMOSバツフアBF1，BF2によ
り構成される。従つて、モード信号Ｍが“１”の
ときには、第６Ｄ図の下側回路が動作して出力デ
ータポートOUTのデータはポートＩ／Ｏ（Ｂ）に
送出され、他方、モード信号Ｍが“０”のときに
は、第６Ｄ図の上側回路が動作して出力データポ
ートOUTのデータはポートＩ／Ｏ（Ａ）に送出さ
れる。 以上をまとめると、
アーストアウト（FIFO）の内部入出力ポートと
外部ポートとの間に切替スイツチを設けると共
に、該切替スイツチを特別の外部ポートを設けず
に元々存在する少なくとも２つの外部ポートの信
号の所定レベルのオーバラツプの有無に応じて制
御して１チツプ内で双方向のデータ転送を可能に
し、これにより、実装占有面積の縮小、配線の単
純化を図つたものである。 〔産業上の利用分野〕 本発明は、FIFO等の一方向性回路を双方向の
データ転送に可能にした双方向性半導体装置に関
する。 〔従来の技術〕 一般に、FIFO、ラストイン・フアーストアウ
ト（LIFO）、シフトレジスタ等の２ポート・バツ
フア（チツプ）は入力ポートおよび出力ポートを
有し、入力ポート→出力ポートの一方向性のデー
タ転送を行い、従来、これらの入力ポートおよび
外部ポートに対応する各端子は固定されている。
たとえば、FIFOであれば、第９図に示すごとく、
書込み制御信号は第１ピンに、入力データIN
（I0〜I8）は第２〜第６ピン、および第24〜第27
ピンに、読出し制御信号は第15ピンに、出力デ
ータOUT（O0〜O8）は第９〜第13ピンおよび第
16〜第19ピンに固定されている。なお、VCC，
VSSは電源、その他のピンはフル（Full）、空
（Empty）等を表わすものである。 上述のごとく入力用、出力用ピンが固定されて
いる一方向性FIFOを用いて双方向のデータ転送
を行う場合には、第１０図に示すごとく、２つの
FIFOを接続し、Ａ→Ｂへのデータ転送にはFIFO
１を用い、他方、Ｂ→Ａへのデータ転送には
FIFO２を用いて行つていた。 〔発明が解決しようとする問題点〕 しかしながら、第１０図のごとく双方向性装置
を構成すると、使用チツプ数の増加によるプリン
ト板上における実装占有面積の倍増と共に、プリ
ント板上の入出力Ｉ／Ｏ配線の複雑化を招くとい
う問題点があつた。なお、Ｉ／Ｏ配線の複雑化は
その占有面積増加によるプリント板実装密度の低
下および配線の浮遊容量の増加による電気的特性
の悪化をも招く。 従つて、本発明の目的は、プリント板上での実
装占有面積の縮小およびＩ／Ｏ配線の単純化を図
つた双方向性半導体装置を提供することにある。 〔問題点を解決するための手段〕 上述の問題点を解決するための手段は第１図に
示される。第１図において、一方向性内部回路は
内部入力ポートIN、この内部入力ポートを制御
する内部入力制御ポート、内部出力ポート
OUT、およびこの内部出力ポートを制御する内
部出力制御ポート、リセツトポート等を
有している。内部入出力ポートIN，OUTに対し
てはＡ側の外部入出力ポートＩ／Ｏ（Ａ）および
Ｂ側の外部入出力ポートＩ／Ｏ（Ｂ）が設けられ、
これらの間の接続は第１の切替手段によつて切替
えられる。他方、内部入出力制御ポート，に
対してはＡ側の外部入出力制御ポート
（Ａ）およびＢ側の外部入出力制御ポート
（Ｂ）が設けられ、これらの間の接続は、内部制
御ポートの一方を一方側の書込み／読出し制御
ポート（Ａ）に接続するときは内部制御ポ
ートの他方を他方側の書込み／読出し制御ポー
ト（Ｂ）に接続し、内部制御ポートの一方
Ｗを他方側の書込み／読出し制御ポート
（Ｂ）に接続するときは内部制御ポートの他方
を一方側の書込み／読出し制御ポート
（Ａ）に接続する第２の切替手段によつて切替え
られる。第１，第２の切替手段のモード設定はモ
ード設定手段によつて行われるが、このモード設
定手段は少なくとも２つの外部制御ポートたとえ
ば，（Ｂ）の信号の所定レベル（た
とえば“０”レベル）のオーバラツプの有無を用
いてモード信号Ｍを発生する。 〔作用〕 上述の手段によれば、Ａ側入出力ポートＩ／Ｏ
（Ａ）→内部回路→Ｂ側入出力ポートＩ／Ｏ（Ｂ）
のデータ転送と、Ｂ側入出力ポートＩ／Ｏ（Ｂ）
→内部回路→Ａ側入出力ポートＩ／Ｏ（Ａ）デー
タ転送、の双方向の転送が第１，第２の切替手段
によつて切替えられ、しかも、第１，第２の切替
手段のモード設定はもともと必要な外部入出力制
御ポートたとえば（Ａ），（Ｂ）の
信号に応じて行われ、特別なポートを必要としな
い。 〔実施例〕 第２図は本発明に係る双方向性半導体装置の一
実施例を示す回路図である。第２図の一点鎖線枠
は１チツプを示す。このチツプには唯一の一方向
性内部回路たとえばFIFOが設けられ、このFIFO
には内部ポートたとえば書込み制御ポート、読
出し制御ポート、入力ポートIN、出力ポート
OUT、リセツトポート等が設けられてい
る。また、チツプの周辺には外部との接続のため
に、Ａ側の外部ポート、たとえば書込み／読出し
制御ポート（Ａ），入出力ポートＩ／Ｏ
（Ａ）およびＢ側の外部ポート、たとえば書込
み／読出し制御ポート（Ｂ）、入出力ポー
トＩ／Ｏ（Ｂ）、リセツトポート等、が設け
られている。そして、外部ポート（Ａ），
Ｗ／Ｒ（Ｂ）と内部ポートとの間には第１のス
イツチSW1が設けられ、外部ポート（Ａ），
Ｗ／Ｒ（Ｂ）と内部ポートとの間には第２のス
イツチSW2が設けられ、外部ポートＩ／Ｏ（Ａ），
Ｉ／Ｏ（Ｂ）と内部ポートINとの間には第３のス
イツチSW3が設けられ、外部ポートＩ／Ｏ（Ａ），
Ｉ／Ｏ（Ｂ）と内部ポートOUTとの間には第４の
スイツチSW4が設けられている。これらのスイツ
チSW1〜SW4はモード設定回路SCのモード信号
Ｍによつて同時に動作する。 なお、第２図における内部ポートIN，OUT、
外部ポートＩ／Ｏ（Ａ），Ｉ／Ｏ（Ｂ）は、実際に
は、多ビツトたとえば第９図のごとく９ビツト構
成であるが、説明を簡単にするために１ビツト構
成とする。 第３図を参照して第２図のモード設定回路SC
を説明する。モード設定回路SCは、外部リセツ
ト信号RSTと外部書込み／読出し制御信号Ｒ／
Ｗ（Ｂ）のローレベルのオーバラツプを検出する
オーバラツプ検出器（ノア回路）DETI、外部リ
セツト信号の立下りを検出する立下り検出
器DET２（遅延回路DL、インバータI1、ノア回
路G2）、およびメモリとしてのRSフリツプフロ
ツプFFより構成される。このRSフリツプフロツ
プFFは第４図のごとく構成され、セツト端子Ｓ
には電源VCC、リセツト端子Ｒには接地電位、ク
ロツク端子CKにはオーバラツプ検出器DETIの
出力、クリア端子CLには立下り検出器DET２の
出力が、それぞれ、印加されている。 従つて、第５Ａ図に示すごとく、FIFOをリセ
ツトすると共に立下り検出器DET２の出力によ
りフリツプフロツプFFをリセツトした後に
（＝“０”）、リセツト信号が十分回復し
てから外部制御ポート（Ｂ）の信号を変化
させても、オーバラツプ検出器DETIの出力は
“０”に保持される。この結果、フリツプフロツ
プFFはリセツト状態に保持され、従つて、モー
ド信号Ｍは“１”に保持される。他方、第５Ｂ図
に示すごとく、FIFOをリセツトすると共に立下
り検出器DET２の出力によりフリツプフロツプ
FFをリセツトした後に（＝“０”）、リセツ
ト信号が回復する前に外部制御ポート
Ｒ（Ｂ）の信号を変化させると、オーバラツプ検
出器DETIはと（Ｂ）のローレベルの
オーバラツプを検出してその出力を“０”から
“１”に変化させる。この結果、フリツプフロツ
プFFはセツトされ、従つて、モード信号Ｍは
“０”となる。このように、外部ポートを特別に
付加することなく既設の外部ポートへの入力によ
つてチツプ内部で所望のモード信号Ｍは生成す
る。 なお、第３図においては、リセツト信号
によりフリツプフロツプFFをリセツト（クリア）
しているが、フリツプフロツプFFの回路定数を
適当に設定すれば、電源印加による自動的にリセ
ツト動作を行うこともできる。 第６Ａ図〜第６Ｄ図を参照して第２図の各スイ
ツチSW1〜SW4を説明する。 第６Ａ図に示すごとく、スイツチSW1はナンド
回路G11，G12，G13、イバータI11により構成さ
れ、従つて、モード信号Ｍが“１”のときには、
Ｗ／Ｒ（Ａ）がFIFOの書込み制御ポートに入
力され、他方、モード信号Ｍが“０”のときに
は、（Ｂ）がFIFOの書込み制御ポート
に入力される。 同様に、第６Ｂ図に示すごとく、スイツチSW2
はナンド回路G21，G22，G23、インバータI2によ
り構成され、従つて、モード信号Ｍが“１”のと
きには、（Ｂ）がFIFOの読出し制御ポー
トに入力され、他方、モード信号Ｍが“０”の
ときには、（Ａ）がFIFOの読出し制御ポ
ートに入力される。 同様に、第６Ｃ図に示すごとく、スイツチSW3
はナンド回路G31，G32，G33、インバータI3によ
り構成され、従つて、モード信号Ｍが“１”のと
きには、Ｉ／Ｏ（Ａ）がFIFOの入力データポート
INに入力され、他方、モード信号Ｍが“０”の
ときには、Ｉ／Ｏ（Ｂ）がFIFOの入力データポー
トINに入力される。 また、第６Ｄ図に示すごとく、スイツチSW4
は、ナンド回路G41，G42，G43，G44、インバー
タI4〜I8、およびCMOSバツフアBF1，BF2によ
り構成される。従つて、モード信号Ｍが“１”の
ときには、第６Ｄ図の下側回路が動作して出力デ
ータポートOUTのデータはポートＩ／Ｏ（Ｂ）に
送出され、他方、モード信号Ｍが“０”のときに
は、第６Ｄ図の上側回路が動作して出力データポ
ートOUTのデータはポートＩ／Ｏ（Ａ）に送出さ
れる。 以上をまとめると、
以上説明したように本発明によれば、双方向性
半導体装置を唯一の一方向性回路により構成し、
また、双方向のデータ転送をチツプ内部発生の信
号により制御しているので、プリント板上での実
装占有面積を縮小でき、しかも配線も単純化でき
る。
半導体装置を唯一の一方向性回路により構成し、
また、双方向のデータ転送をチツプ内部発生の信
号により制御しているので、プリント板上での実
装占有面積を縮小でき、しかも配線も単純化でき
る。
第１図は本発明の基本構成を示す図、第２図は
本発明に係る双方向性半導体装置の一実施例を示
す回路図、第３図は第２図のモード設定回路の回
路図、第４図は第３図のフリツプフロツプの回路
図、第５Ａ図、第５Ｂ図は第３図の回路動作を説
明するタイミング図、第６Ａ図〜第６Ｄ図は第２
図のスイツチの詳細な理論回路図、第７図は第２
図のFIFOの詳細な回路図、第８図は第７図の回
路動作を説明するためのタイミング図、第９図は
従来の一方向性装置を示す概観図、第１０図は従
来の双方向性装置を示すブロツク回路図である。 FIFO……フアーストイン・フアーストアウト
（一方向性回路）、SC……モード設定回路、IN，
OUT，，，……内部ポート、
（Ａ），（Ｂ），Ｉ／Ｏ（Ａ），Ｉ／Ｏ（Ｂ），
RST……外部ポート、SW1〜SW4……スイツチ。
本発明に係る双方向性半導体装置の一実施例を示
す回路図、第３図は第２図のモード設定回路の回
路図、第４図は第３図のフリツプフロツプの回路
図、第５Ａ図、第５Ｂ図は第３図の回路動作を説
明するタイミング図、第６Ａ図〜第６Ｄ図は第２
図のスイツチの詳細な理論回路図、第７図は第２
図のFIFOの詳細な回路図、第８図は第７図の回
路動作を説明するためのタイミング図、第９図は
従来の一方向性装置を示す概観図、第１０図は従
来の双方向性装置を示すブロツク回路図である。 FIFO……フアーストイン・フアーストアウト
（一方向性回路）、SC……モード設定回路、IN，
OUT，，，……内部ポート、
（Ａ），（Ｂ），Ｉ／Ｏ（Ａ），Ｉ／Ｏ（Ｂ），
RST……外部ポート、SW1〜SW4……スイツチ。
Claims (1)
- 【特許請求の範囲】 １ 内部入力ポートIN、内部出力ポートOUT、
および複数の内部制御ポート，，を有
する一方向性内部回路と、 第１，第２の外部入出力ポートＩ／Ｏ（Ａ），
Ｉ／Ｏ（Ｂ）と、 前記各内部制御ポート，，に接続さ
れ得る一方側の書込み／読出し制御ポート
（Ａ）、他方側の書込み／読出し制御ポート
（Ｂ）、およびリセツトポートから成る複数
の外部制御ポートと、 前記内部入力ポートを前記第１，第２の外部入
出力ポートの一方に接続し、前記内部出力ポート
を他方に接続する第１の切替手段と、 前記内部制御ポートの一方を前記一方側の書
込み／読出し制御ポート（Ａ）に接続する
ときは前記内部制御ポートの他方を前記他方側
の書込み／読出し制御ポート（Ｂ）に接続
し、前記内部制御ポートの一方を前記他方側の
書込み／読出し制御ポート（Ｂ）に接続す
るときは前記内部制御ポートの他方を前記一方
側の書込み／読出し制御ポート（Ａ）に接
続する第２の切替手段と、 前記リセツトポートからの制御信号と前
記一方側の書込み／読出し制御ポート
（Ａ）からの制御信号または前記他方側の書込
み／読出し制御ポート（Ｂ）からの制御信
号の所定レベルのオーバラツプの有無により前記
第１，第２の切替手段のモードを設定するモード
設定手段と、 を具備する双方向性半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298895A JPS63152084A (ja) | 1986-12-17 | 1986-12-17 | 双方向性半導体装置 |
| US07/130,630 US4825098A (en) | 1986-12-17 | 1987-12-08 | Bidirectional semiconductor device having only one one-directional device |
| DE3750124T DE3750124D1 (de) | 1986-12-17 | 1987-12-10 | Zweirichtungs-Halbleitergerät mit nur einem einzigen Einrichtungsgerät. |
| EP87310861A EP0272847B1 (en) | 1986-12-17 | 1987-12-10 | Bidirectional semiconductor device having only one one-directional device |
| KR8714385A KR910000153B1 (en) | 1986-12-17 | 1987-12-17 | Bidirectional semiconductor device having only one one-directional device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298895A JPS63152084A (ja) | 1986-12-17 | 1986-12-17 | 双方向性半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63152084A JPS63152084A (ja) | 1988-06-24 |
| JPH0522315B2 true JPH0522315B2 (ja) | 1993-03-29 |
Family
ID=17865545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61298895A Granted JPS63152084A (ja) | 1986-12-17 | 1986-12-17 | 双方向性半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63152084A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247636A (en) * | 1975-10-15 | 1977-04-15 | Toshiba Corp | Control method for transmitting information |
| JPS581221A (ja) * | 1981-06-26 | 1983-01-06 | Sony Corp | マイクロコンピユ−タ |
-
1986
- 1986-12-17 JP JP61298895A patent/JPS63152084A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247636A (en) * | 1975-10-15 | 1977-04-15 | Toshiba Corp | Control method for transmitting information |
| JPS581221A (ja) * | 1981-06-26 | 1983-01-06 | Sony Corp | マイクロコンピユ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63152084A (ja) | 1988-06-24 |
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