JPS61267792A - メモリ読出し方式 - Google Patents
メモリ読出し方式Info
- Publication number
- JPS61267792A JPS61267792A JP60101981A JP10198185A JPS61267792A JP S61267792 A JPS61267792 A JP S61267792A JP 60101981 A JP60101981 A JP 60101981A JP 10198185 A JP10198185 A JP 10198185A JP S61267792 A JPS61267792 A JP S61267792A
- Authority
- JP
- Japan
- Prior art keywords
- color
- display memory
- input
- input terminal
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数の色の表示メモリからの読出しデータとマイクロプ
ロセッサによって指定された色とが同一である時に所定
値のデータをマイクロプロセッサ・バス上に出力できる
比較手段を設けたメモリ読出し方式である。
ロセッサによって指定された色とが同一である時に所定
値のデータをマイクロプロセッサ・バス上に出力できる
比較手段を設けたメモリ読出し方式である。
本発明は、カラー・グラフィック・ディスプレイ装置の
色の表示メモリからのデータ読出し方式％式％ 〔従来技術と問題点〕 第３図は従来のカラー・グラフィック・ディスプレイ装
置に対する制御装置の概要を示す図である。第３図にお
いて、工ないし３は色の表示メモリ、４はマイクロプロ
セッサ、５はアクセス制御部、６は表示制御回路、７は
ディスプレイ、８はマルチプレクサをそれぞれ示してい
る。例えば、色の表示メモリ１は赤、色の表示メモリ２
は緑、色の表示メモリ３は青に対応するものである。各
色の表示メモリ１，２．３はビット・マツプ方式のもの
である。マイクロプロセッサ４は色の表示メモリ１ない
し３にデ、−夕を書き込んだり、また色の表示メモリ１
ないし３のデータを読み取っ、たりすることが出来る。
色の表示メモリからのデータ読出し方式％式％ 〔従来技術と問題点〕 第３図は従来のカラー・グラフィック・ディスプレイ装
置に対する制御装置の概要を示す図である。第３図にお
いて、工ないし３は色の表示メモリ、４はマイクロプロ
セッサ、５はアクセス制御部、６は表示制御回路、７は
ディスプレイ、８はマルチプレクサをそれぞれ示してい
る。例えば、色の表示メモリ１は赤、色の表示メモリ２
は緑、色の表示メモリ３は青に対応するものである。各
色の表示メモリ１，２．３はビット・マツプ方式のもの
である。マイクロプロセッサ４は色の表示メモリ１ない
し３にデ、−夕を書き込んだり、また色の表示メモリ１
ないし３のデータを読み取っ、たりすることが出来る。
表示制御回路６は、表示のために各色の表示メモリから
読み出された並列データを直列データに変換する機能や
各種同期信号を生成する機能等を有している。赤、緑、
青の直列信号及び同期信号はディスプレイ７に送られる
。
読み出された並列データを直列データに変換する機能や
各種同期信号を生成する機能等を有している。赤、緑、
青の直列信号及び同期信号はディスプレイ７に送られる
。
マイクロプロセッサ４が色の表示メモリ及びアドレスを
指定して読出しを指示すると、アクセス制御部５は色の
表示メモリ１，２．３を起動し、マルチプレクサ８を制
御し、指定された色の表示メモリからの読出しデータを
マイクロプロセッサ４のバス上に出力する。第４図は表
示制御回路６による並列−直列変換を説明する図である
。まず、色の表示メモリ１，２．３から０番地のデータ
（例えば８ビツト構成）が読み出されてそれぞれ対応す
るシフトレジスタ（図示せず）にセントされる。そして
、各シフトレジスタの内容は順次１ビツトずつ出力され
る。図示の例では、まず色の表示メモリ１．２．３のθ
番地のビット０のデータｒｌ １１Ｊがディスプレイ７
に送られ、次にビット１のデータｒｏ ００Ｊがディス
プレイ７に送られる。０番地のデータが全てディスプレ
イ７に送られると、次に色の表示メモリ１，２．３から
１番地のデータが読み出され、前記と同様な動作が行わ
れる。
指定して読出しを指示すると、アクセス制御部５は色の
表示メモリ１，２．３を起動し、マルチプレクサ８を制
御し、指定された色の表示メモリからの読出しデータを
マイクロプロセッサ４のバス上に出力する。第４図は表
示制御回路６による並列−直列変換を説明する図である
。まず、色の表示メモリ１，２．３から０番地のデータ
（例えば８ビツト構成）が読み出されてそれぞれ対応す
るシフトレジスタ（図示せず）にセントされる。そして
、各シフトレジスタの内容は順次１ビツトずつ出力され
る。図示の例では、まず色の表示メモリ１．２．３のθ
番地のビット０のデータｒｌ １１Ｊがディスプレイ７
に送られ、次にビット１のデータｒｏ ００Ｊがディス
プレイ７に送られる。０番地のデータが全てディスプレ
イ７に送られると、次に色の表示メモリ１，２．３から
１番地のデータが読み出され、前記と同様な動作が行わ
れる。
第３図に示すような従来のディスプレイ制御装置では、
マイクロプロセッサが特定の色の位置を認識するために
は複数の色の表示メモリを個別に読み出してプロセッサ
で演算する必要があった。
マイクロプロセッサが特定の色の位置を認識するために
は複数の色の表示メモリを個別に読み出してプロセッサ
で演算する必要があった。
本発明は、上記の考察に基づくものであって、カラー・
グラフィ・７り画面上の何れの画素が所望の色の画素で
あるかをプロセッサが効率よく認識できるようになった
メモリ読出し方式を提供することを目的としている。
グラフィ・７り画面上の何れの画素が所望の色の画素で
あるかをプロセッサが効率よく認識できるようになった
メモリ読出し方式を提供することを目的としている。
そしてそのため本発明のメモリ読出し方式は、複数の色
の表示メモリを具備するディスプレイ制御装置における
メモリ読出し方式であって、各色の表示メモリ対応に設
けられた演算子部と、各色の表示メモリ対応に設けられ
た色の表示メモリ選択子部と、各色の表示メモリからの
読出しデーターのビット信号が一方の入力端子に入力さ
れると共に対応する演算子部の値が他方の入力端子に人
力される一致ゲート手段と、一致ゲート手段の出力が一
方の入力端子に入力されると共に対応する色の表示メモ
リ選択子部の値が他方の入力端子に入力され且つ他方の
入力端子の入力信号の論理値が所定値の場合には常に所
定論理値の信号を出力すると共に他方の入力端子の入力
信号の論理値が他の所定値の場合には上記一方の入力端
子の入力信号に応じて変化する論理値の信号を出力する
有効ゲート手段と、同一ビット位置に属する全ての有効
ゲート手段の出力が入力され且つ全ての入力信号の論理
値が所定値の場合にのみ所定値の信号を出力する総合ゲ
ート手段とを有し、さらに総合ゲート手段の出力がプロ
セッサ・バスの対応するビット線上に送出されるように
構成されていることを特徴とするものである。
の表示メモリを具備するディスプレイ制御装置における
メモリ読出し方式であって、各色の表示メモリ対応に設
けられた演算子部と、各色の表示メモリ対応に設けられ
た色の表示メモリ選択子部と、各色の表示メモリからの
読出しデーターのビット信号が一方の入力端子に入力さ
れると共に対応する演算子部の値が他方の入力端子に人
力される一致ゲート手段と、一致ゲート手段の出力が一
方の入力端子に入力されると共に対応する色の表示メモ
リ選択子部の値が他方の入力端子に入力され且つ他方の
入力端子の入力信号の論理値が所定値の場合には常に所
定論理値の信号を出力すると共に他方の入力端子の入力
信号の論理値が他の所定値の場合には上記一方の入力端
子の入力信号に応じて変化する論理値の信号を出力する
有効ゲート手段と、同一ビット位置に属する全ての有効
ゲート手段の出力が入力され且つ全ての入力信号の論理
値が所定値の場合にのみ所定値の信号を出力する総合ゲ
ート手段とを有し、さらに総合ゲート手段の出力がプロ
セッサ・バスの対応するビット線上に送出されるように
構成されていることを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。第１図にお
いて、９は制御レジスタ、１０は比較回路をそれぞれ示
している。制御レジスフ９の中には、各色の表示メモリ
対応の演算子及び色の表示メモリ選択子が格納されてい
る。色の表示メモリ選択子が全ての色の表示メモリを選
択している状況の下では、比較回路１０は、色の表示メ
モリ１゜２．３から読み出された第１行Ｊ列位置の画素
（グラフィック画面上）が３個の演算子で指定された色
に一致することを条件として論理「１」を出力する。
いて、９は制御レジスタ、１０は比較回路をそれぞれ示
している。制御レジスフ９の中には、各色の表示メモリ
対応の演算子及び色の表示メモリ選択子が格納されてい
る。色の表示メモリ選択子が全ての色の表示メモリを選
択している状況の下では、比較回路１０は、色の表示メ
モリ１゜２．３から読み出された第１行Ｊ列位置の画素
（グラフィック画面上）が３個の演算子で指定された色
に一致することを条件として論理「１」を出力する。
第２図は比較回路１０の１実施例構成を示す図である。
第２図において、１１ないし１３は演算子部、２１ない
し２３はインバータ回路、３１ないし３３は排他的論理
和回路、４１ないし４３はＮＯＲ回路、５０は否定入力
行のＡＮＤ回路、ＲＢＳＯＯは色の表示メモリ１からの
バスのビット０、ＧＢＳＯＯは色の表示メモリ２からの
バスのビットＯ，ＢＢＳＯＯは色の表示メモリ３からの
バスのビットＯ１＊ＢＳＲは色の表示メモリ１に対する
色の表示メモリ選択子、＊ＢＳＧは色の表示メモリ２に
対する色の表示メモリ選択子、＊ＢＳＢは色の表示メモ
リ３に対する色の表示メモリ選択子をそれぞれ示してい
る。マイクロプロセッサ４は、３個の演算子及び３個の
メモリ選択子の値を自由に変更することが出来る。イン
バータ回路２１及び排他的論理和回路３１は一致検出手
段を構成しており、インバータ回路２２及び排他的論理
和回路３２も一致検出手段を構成しており、インバータ
回路２３及び排他的論理和回路３３も一致検出手段を構
成している。ＮＯＲ回路４１には排他的論理和回路３１
の出力とメモリ選択子＊ＢＳＲとが入力され、ＮＯＲ回
路４２には排他的論理和回路３２の出力とメモリ選択子
＊ＢＳＧとが入力され、ＮＯＲ回路４３には排他的論理
和回路３３の出力とメモリ選択子＊ＢＳＢとが入力され
る。ＮＯＲ回路４１，４２．４３の出力が全て論理「０
」のときＡＮＤ回路５０は論理「１」を出力する。ＡＮ
Ｄ回路５０の出力はマイクロプロセッサ・バスのビット
Ｏの信号線上に送出される。
し２３はインバータ回路、３１ないし３３は排他的論理
和回路、４１ないし４３はＮＯＲ回路、５０は否定入力
行のＡＮＤ回路、ＲＢＳＯＯは色の表示メモリ１からの
バスのビット０、ＧＢＳＯＯは色の表示メモリ２からの
バスのビットＯ，ＢＢＳＯＯは色の表示メモリ３からの
バスのビットＯ１＊ＢＳＲは色の表示メモリ１に対する
色の表示メモリ選択子、＊ＢＳＧは色の表示メモリ２に
対する色の表示メモリ選択子、＊ＢＳＢは色の表示メモ
リ３に対する色の表示メモリ選択子をそれぞれ示してい
る。マイクロプロセッサ４は、３個の演算子及び３個の
メモリ選択子の値を自由に変更することが出来る。イン
バータ回路２１及び排他的論理和回路３１は一致検出手
段を構成しており、インバータ回路２２及び排他的論理
和回路３２も一致検出手段を構成しており、インバータ
回路２３及び排他的論理和回路３３も一致検出手段を構
成している。ＮＯＲ回路４１には排他的論理和回路３１
の出力とメモリ選択子＊ＢＳＲとが入力され、ＮＯＲ回
路４２には排他的論理和回路３２の出力とメモリ選択子
＊ＢＳＧとが入力され、ＮＯＲ回路４３には排他的論理
和回路３３の出力とメモリ選択子＊ＢＳＢとが入力され
る。ＮＯＲ回路４１，４２．４３の出力が全て論理「０
」のときＡＮＤ回路５０は論理「１」を出力する。ＡＮ
Ｄ回路５０の出力はマイクロプロセッサ・バスのビット
Ｏの信号線上に送出される。
なお、色の表示メモリからの読出しデータは８ビツト構
成であり、第２図のような回路がビット対応に存在する
。
成であり、第２図のような回路がビット対応に存在する
。
各色の表示メモリを独立にアクセスする時は、色の表示
メモリ選択子＊ＢＳＲ，＊ＢＳＧ、＊ＢＳＢの何れか２
個（読み込まない色の表示メモリに対応）は論理「１」
となるため、１個の色の表示メモリのデータを読み込む
ことが出来る。この際、色の表示メモリ毎に割付られて
いる演算子が論理ｒｌＪのときは反転データが、演算子
が論理「０」のときはそのままのデータがバス上に出力
される。
メモリ選択子＊ＢＳＲ，＊ＢＳＧ、＊ＢＳＢの何れか２
個（読み込まない色の表示メモリに対応）は論理「１」
となるため、１個の色の表示メモリのデータを読み込む
ことが出来る。この際、色の表示メモリ毎に割付られて
いる演算子が論理ｒｌＪのときは反転データが、演算子
が論理「０」のときはそのままのデータがバス上に出力
される。
色の表示メモリの出力が特定色の場合にのみバス上に論
理「１」を出力したい場合には、演算子で必要な色を指
定し、同時読出しモード（＊ＢＳＲ，＊ＢＳＧ、＊ＢＳ
Ｂを全てＯ）にしてやれば各色の表示メモリからの読出
しデータと演算子が一致したビットのみバス上に論理ｒ
ＬＪが出力され、他の色であればバス上に論理「０」が
出力される。
理「１」を出力したい場合には、演算子で必要な色を指
定し、同時読出しモード（＊ＢＳＲ，＊ＢＳＧ、＊ＢＳ
Ｂを全てＯ）にしてやれば各色の表示メモリからの読出
しデータと演算子が一致したビットのみバス上に論理ｒ
ＬＪが出力され、他の色であればバス上に論理「０」が
出力される。
上述の実施例では赤、緑、青の３個の色の表示メモリが
存在するが、本発明を４個の色の表示メモリの場合にも
適用できることはいうまでもない。
存在するが、本発明を４個の色の表示メモリの場合にも
適用できることはいうまでもない。
比較回路１０は第３図のマルチプレクサ８の代わりに使
用されるものであるが、回路量を減少させるにはＬＳＩ
化により小型化も可能である。
用されるものであるが、回路量を減少させるにはＬＳＩ
化により小型化も可能である。
以上の説明から明らかなように、本発明によれば、カラ
ー・グラフィック画面上の何れの位置に所望の色の画素
があるかをプロセッサが効率よく知ることが出来る。
ー・グラフィック画面上の何れの位置に所望の色の画素
があるかをプロセッサが効率よく知ることが出来る。
第１図は本発明の１実施例構成を示す図、第２図は第１
図の比較回路の１実施例構成を示す図、第３図はカラー
・グラフィック・ディスプレイ装置に対する従来の制御
装置の概要を示す図、第４図は表示制御回路６による並
列−直列変換を説明する図である。 １ないし３・・・色の表示メモリ、４・・・マイクロプ
ロセッサ、５・・・アクセス制御部、６・・・表示制御
回路、７・・・ディスプレイ、８・・・マルチプレクサ
、９・・・制御レジスタ、１０・・・比較回路、１１な
いし１３・・・演算子部、２１ないし２３・・・インバ
ータ回路、３１ないし３３・・・排他的論理和回路、４
１ないし４３・・・ＮＯＲ回路、５０・・・否定入力行
のＡＮＤ回路。 Ｏ（氾 １＠−氾
図の比較回路の１実施例構成を示す図、第３図はカラー
・グラフィック・ディスプレイ装置に対する従来の制御
装置の概要を示す図、第４図は表示制御回路６による並
列−直列変換を説明する図である。 １ないし３・・・色の表示メモリ、４・・・マイクロプ
ロセッサ、５・・・アクセス制御部、６・・・表示制御
回路、７・・・ディスプレイ、８・・・マルチプレクサ
、９・・・制御レジスタ、１０・・・比較回路、１１な
いし１３・・・演算子部、２１ないし２３・・・インバ
ータ回路、３１ないし３３・・・排他的論理和回路、４
１ないし４３・・・ＮＯＲ回路、５０・・・否定入力行
のＡＮＤ回路。 Ｏ（氾 １＠−氾
Claims (1)
- 複数の色の表示メモリを具備するディスプレイ制御装置
におけるメモリ読出し方式であって、各色の表示メモリ
対応に設けられた演算子部と、各色の表示メモリ対応に
設けられた色の表示メモリ選択子部と、各色の表示メモ
リからの読出しデータのビット信号が一方の入力端子に
入力されると共に対応する演算子部の値が他方の入力端
子に入力される一致ゲート手段と、一致ゲート手段の出
力が一方の入力端子に入力されると共に対応する色の表
示メモリ選択子部の値が他方の入力端子に入力され且つ
他方の入力端子の入力信号の論理値が所定値の場合には
常に所定論理値の信号を出力すると共に他方の入力端子
の入力信号の論理値が他の所定値の場合には上記一方の
入力端子の入力信号に応じて変化する論理値の信号を出
力する有効ゲート手段と、同一ビット位置に属する全て
の有効ゲート手段の出力が入力され且つ全ての入力信号
の論理値が所定値の場合にのみ所定値の信号を出力する
総合ゲート手段とを有し、さらに総合ゲート手段の出力
がプロセッサ・バスの対応するビット線上に送出される
ように構成されていることを特徴とするメモリ読出し方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60101981A JPS61267792A (ja) | 1985-05-13 | 1985-05-13 | メモリ読出し方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60101981A JPS61267792A (ja) | 1985-05-13 | 1985-05-13 | メモリ読出し方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61267792A true JPS61267792A (ja) | 1986-11-27 |
Family
ID=14315029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60101981A Pending JPS61267792A (ja) | 1985-05-13 | 1985-05-13 | メモリ読出し方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61267792A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245825A (ja) * | 1988-08-08 | 1990-02-15 | Sanyo Electric Co Ltd | メモリ制御回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
| JPS58189690A (ja) * | 1982-04-30 | 1983-11-05 | 株式会社日立製作所 | 画像表示装置 |
| JPS6050586A (ja) * | 1983-08-16 | 1985-03-20 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ラスタ走査デジタル表示システム |
-
1985
- 1985-05-13 JP JP60101981A patent/JPS61267792A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
| JPS58189690A (ja) * | 1982-04-30 | 1983-11-05 | 株式会社日立製作所 | 画像表示装置 |
| JPS6050586A (ja) * | 1983-08-16 | 1985-03-20 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ラスタ走査デジタル表示システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245825A (ja) * | 1988-08-08 | 1990-02-15 | Sanyo Electric Co Ltd | メモリ制御回路 |
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