JP2629866B2 - ビットマップメメモリ制御方式 - Google Patents
ビットマップメメモリ制御方式Info
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Description
【発明の詳細な説明】 〔概 要〕 本発明はビットマップメモリ制御方式に関し、 それぞれ同一座標が割付けられた複数組のビットマッ
プメモリのうち、各ビットマップメモリに分散している
１ビットで１画素を表す領域を１組の領域として描画す
ることを目的とし、 それぞれ同一座標データを実アドレスとしてアクセス
される複数のビットマップメモリを備え、複数の該ビッ
トマップメモリの対応するビットで１画素を表す第１の
領域と、第１の領域の周辺に設けられ各ビットで１画素
を表す第２の領域とを該ビットマップメモリに対するビ
ットマップ上にそれぞれ設定して描画するビットマップ
メモリ制御方式において、前記第２の領域が互いに接す
るようにそれぞれの該ビットマップを配置し連続した一
連の座標データを付与して１組のビットマップを構成す
るとともに、出力された前記１組のビットマップ上の該
座標データに基づき描画対象のビットマップの配置位置
を判別し、対応する該ビットマップメモリを選択すると
ともに前記実アドレスに変換するアドレス変換手段を設
け、第２の領域に描画するとき、前記１組のビットマッ
プ上互いに隣接した少なくとも２組の第２の領域を連続
した１組の領域として描画するように構成する。
プメモリのうち、各ビットマップメモリに分散している
１ビットで１画素を表す領域を１組の領域として描画す
ることを目的とし、 それぞれ同一座標データを実アドレスとしてアクセス
される複数のビットマップメモリを備え、複数の該ビッ
トマップメモリの対応するビットで１画素を表す第１の
領域と、第１の領域の周辺に設けられ各ビットで１画素
を表す第２の領域とを該ビットマップメモリに対するビ
ットマップ上にそれぞれ設定して描画するビットマップ
メモリ制御方式において、前記第２の領域が互いに接す
るようにそれぞれの該ビットマップを配置し連続した一
連の座標データを付与して１組のビットマップを構成す
るとともに、出力された前記１組のビットマップ上の該
座標データに基づき描画対象のビットマップの配置位置
を判別し、対応する該ビットマップメモリを選択すると
ともに前記実アドレスに変換するアドレス変換手段を設
け、第２の領域に描画するとき、前記１組のビットマッ
プ上互いに隣接した少なくとも２組の第２の領域を連続
した１組の領域として描画するように構成する。
本発明は複数のビットマップメモリを備えたビットマ
ップメモリ制御方式に係わり、特に複数ビットを１画素
として描画される出力パターン領域の周辺に設けられた
１画素１ビットで描画される入力パターン領域，ワーク
領域に対する描画方法の改良に関する。
ップメモリ制御方式に係わり、特に複数ビットを１画素
として描画される出力パターン領域の周辺に設けられた
１画素１ビットで描画される入力パターン領域，ワーク
領域に対する描画方法の改良に関する。
第４図は従来のビットマップメモリ構成図である。
カラー表示を行う表示装置，プリンタ等には、カラー
情報をビット対応で格納する複数のビットマップメモリ
A,B,C,Dが設けられ、上位装置より送出された出力デー
タに基づき出力パターンを展開し出力している。
情報をビット対応で格納する複数のビットマップメモリ
A,B,C,Dが設けられ、上位装置より送出された出力デー
タに基づき出力パターンを展開し出力している。
これらのビットマップメモリA,B,C,Dのビットマップ
は、第４図に示すように、画面対応のXY座標で表され、
このビットマップ上で描画されたパターンデータはその
XY座標をアドレスとしてビットマップメモリA,B,C,Dに
描画格納される。
は、第４図に示すように、画面対応のXY座標で表され、
このビットマップ上で描画されたパターンデータはその
XY座標をアドレスとしてビットマップメモリA,B,C,Dに
描画格納される。
なお、以下の説明ではビットマップメモリA,B,C,Dを
ビットマップと同義語として表現する。
ビットマップと同義語として表現する。
第４図は、1024×1024構成の４組のビットマップメモ
リA,B,C,Dを示したもので、640×480ドットのカラー画
面出力用として使用される出力パターン領域３の他に、
その周辺に入力パターン領域４と、ワーク領域５とを設
けたものである。
リA,B,C,Dを示したもので、640×480ドットのカラー画
面出力用として使用される出力パターン領域３の他に、
その周辺に入力パターン領域４と、ワーク領域５とを設
けたものである。
出力パターン領域３に描画（書込み）する時、16色表
示のときは４組のビットマップメモリA,B,C,Dが使用さ
れ、ビット対応で４ビットのカラー情報が同時に格納さ
れて図示省略した表示制御回路により走査読出しされた
後、カラー参照テーブル（図示省略）によりR,G,B信号
に変換されて出力される。
示のときは４組のビットマップメモリA,B,C,Dが使用さ
れ、ビット対応で４ビットのカラー情報が同時に格納さ
れて図示省略した表示制御回路により走査読出しされた
後、カラー参照テーブル（図示省略）によりR,G,B信号
に変換されて出力される。
入力パターン領域４は、特殊文字パターン等が１ビッ
トを１画素とするパターン（以下単一パターンと称す
る）として描画される領域であって、出力パターン領域
３を描画する時に転記される。
トを１画素とするパターン（以下単一パターンと称す
る）として描画される領域であって、出力パターン領域
３を描画する時に転記される。
また、ワーク領域５は図形パターンの重ね合わせ時等
に使用される領域で、図形パターンの一部がカラー情報
により描画されるかまたは単一パターンとして描画され
る。
に使用される領域で、図形パターンの一部がカラー情報
により描画されるかまたは単一パターンとして描画され
る。
以上の入力パターン領域４および単一パターンが描画
されるときのワーク領域５は、ビットマップメモリA,B,
C,Dごとに別領域として使用され、アクセス対象のビッ
トマップメモリが選択されてそれぞれ描画される。
されるときのワーク領域５は、ビットマップメモリA,B,
C,Dごとに別領域として使用され、アクセス対象のビッ
トマップメモリが選択されてそれぞれ描画される。
以上説明したビットマップメモリ制御では、各ビット
マップメモリには、カラーパターン情報が並列に描画で
きるよう同一座標が与えられており、また入力パターン
領域，ワーク領域は通常出力パターン領域よりも狭く設
定されている。
マップメモリには、カラーパターン情報が並列に描画で
きるよう同一座標が与えられており、また入力パターン
領域，ワーク領域は通常出力パターン領域よりも狭く設
定されている。
このため、１組の入力パターン領域，ワーク領域より
も大きいパターンを描画する場合が生じるが、この場合
は複数のビットマップメモリに分散して描画しなければ
ならない。
も大きいパターンを描画する場合が生じるが、この場合
は複数のビットマップメモリに分散して描画しなければ
ならない。
このことは、各ビットマップメモリは同一座標が与え
られているから、パターンデータの作成および処理上の
管理を複雑とするとともに描画速度を低下させる。
られているから、パターンデータの作成および処理上の
管理を複雑とするとともに描画速度を低下させる。
また、この性能低下を避けるためにそのパターンを１
組の領域に収納しようとすれば容量の大きいビットマッ
プメモリを準備しておかねばならないという課題が生じ
る。
組の領域に収納しようとすれば容量の大きいビットマッ
プメモリを準備しておかねばならないという課題が生じ
る。
本発明は上記課題に鑑み、各ビットマップメモリに分
散した単一パターン領域を１つのまとまった領域として
描画するビットマップメモリ制御方式を提供することを
目的とする。
散した単一パターン領域を１つのまとまった領域として
描画するビットマップメモリ制御方式を提供することを
目的とする。
上記目的を達成するため、本発明のビットマップメモ
リ制御方式は、第１図本発明の原理図に示すように、 複数ビットで１画素を表す第１の領域（１）の周辺に
設けられた第２の領域（２）が互いに接するようにそれ
ぞれのビットマップを配置し連続した一連の座標データ
（50）を付与して１組のビットマップを構成するととも
に、 出力された前記１組のビットマップ上の該座標データ
（50）に基づき描画対象のビットマップの配置位置を判
別し、対応する該ビットマップメモリを選択するととも
に前記実アドレスに変換するアドレス変換手段（４）を
設ける。
リ制御方式は、第１図本発明の原理図に示すように、 複数ビットで１画素を表す第１の領域（１）の周辺に
設けられた第２の領域（２）が互いに接するようにそれ
ぞれのビットマップを配置し連続した一連の座標データ
（50）を付与して１組のビットマップを構成するととも
に、 出力された前記１組のビットマップ上の該座標データ
（50）に基づき描画対象のビットマップの配置位置を判
別し、対応する該ビットマップメモリを選択するととも
に前記実アドレスに変換するアドレス変換手段（４）を
設ける。
第２の領域２が互いに隣接するように各ビットマップ
メモリA,B,C,D（以下ビットマップと同義とする）を配
置して１組のビットマップメモリを構成し、連続した一
連の座標を割付ける。
メモリA,B,C,D（以下ビットマップと同義とする）を配
置して１組のビットマップメモリを構成し、連続した一
連の座標を割付ける。
第２の領域２に描画するときは、この１組のビットマ
ップメモリ上隣接した複数の第２の領域２を１組の領域
として描画し、アドレス変換手段４は、これに基づき出
力された座標データ50によりアクセス対象のビットマッ
プメモリA,B,C,Dの配置位置を判別し、対応するビット
マップメモリを選択するとともに実アドレスに変換して
アクセスする。
ップメモリ上隣接した複数の第２の領域２を１組の領域
として描画し、アドレス変換手段４は、これに基づき出
力された座標データ50によりアクセス対象のビットマッ
プメモリA,B,C,Dの配置位置を判別し、対応するビット
マップメモリを選択するとともに実アドレスに変換して
アクセスする。
以上により、同一座標データを実アドレスとする各ビ
ットマップメモリA,B,C,Dに分散している第２の領域２
を、まとまった１組の領域として描画することができ
る。
ットマップメモリA,B,C,Dに分散している第２の領域２
を、まとまった１組の領域として描画することができ
る。
本発明の実施例を図を用いて詳細に説明する。
第２図は実施例のメモリ制御部ブロック図、第３図は
単一パターン描画時のビットマップメモリ構成例を表す
図である。
単一パターン描画時のビットマップメモリ構成例を表す
図である。
本実施例は、４組のビットマップメモリA,B,C,Dによ
り16色のカラー表示を行う表示装置例を示し、また４組
のビットマップメモリA,B,C,Dを１組のビットマップメ
モリ８として単一パターンを描画するとともに、その１
組のビットマップメモリ８上でカラーパターンを描画す
る例を示す。
り16色のカラー表示を行う表示装置例を示し、また４組
のビットマップメモリA,B,C,Dを１組のビットマップメ
モリ８として単一パターンを描画するとともに、その１
組のビットマップメモリ８上でカラーパターンを描画す
る例を示す。
なお、前述のごとく、第３図，第４図で表されるそれ
ぞれのビットマップをビットマップメモリとして表現す
る。
ぞれのビットマップをビットマップメモリとして表現す
る。
また、個々のビットマップメモリ構成は第４図に示す
ものとする。
ものとする。
第３図は、４組のビットマップメモリA,B,C,Dを2024
×2024構成の１組のビットマップメモリ８として構成し
た例を示すもので、ビットマップメモリＡを基準とした
ビットマップメモリB,C,DをそれぞれＸ方向,Y方向にそ
れぞれ配置し、X12ビット,Y12BVTOの座標データ50を割
付ける。
×2024構成の１組のビットマップメモリ８として構成し
た例を示すもので、ビットマップメモリＡを基準とした
ビットマップメモリB,C,DをそれぞれＸ方向,Y方向にそ
れぞれ配置し、X12ビット,Y12BVTOの座標データ50を割
付ける。
この際、それぞれの入力パターン領域4,ワーク領域５
が隣接するように、ビットマップメモリＢは左右に、ビ
ットマップメモリＣは上下に、ビットマップメモリＤは
上下左右にそれぞれ反転して配置する。
が隣接するように、ビットマップメモリＢは左右に、ビ
ットマップメモリＣは上下に、ビットマップメモリＤは
上下左右にそれぞれ反転して配置する。
このように構成された１組のビットマップメモリ８
上、単一パターン描画時には、隣接した入力パターン領
域（４−A,4−Ｂ）および（４−C,4−Ｄ），ワーク領域
（５−A,5−B,5−C,5−Ｄ）をそれぞれ１組の領域とし
てパターンを展開する。
上、単一パターン描画時には、隣接した入力パターン領
域（４−A,4−Ｂ）および（４−C,4−Ｄ），ワーク領域
（５−A,5−B,5−C,5−Ｄ）をそれぞれ１組の領域とし
てパターンを展開する。
なお、カラーパターン描画時には、ビットマップメモ
リ８内のビットマップメモリＡ上の出力パターン領域２
−Ａに描画するとともに、ビットマップメモリA,B,C,D
を同時に選択するように構成する。
リ８内のビットマップメモリＡ上の出力パターン領域２
−Ａに描画するとともに、ビットマップメモリA,B,C,D
を同時に選択するように構成する。
ここで、座標データ50のうち、X12ビット,Y12ビット
のそれぞれの最上位ビット（以下ａおよびｃとする，第
４図座標データ50参照）は、ビットマップメモリA,B,C,
Dの配置を表すから、最上位ビット〔a,c〕をデコードし
て選択信号の作成ならびにアドレス変換の判別に使用す
る。
のそれぞれの最上位ビット（以下ａおよびｃとする，第
４図座標データ50参照）は、ビットマップメモリA,B,C,
Dの配置を表すから、最上位ビット〔a,c〕をデコードし
て選択信号の作成ならびにアドレス変換の判別に使用す
る。
即ち、〔a,c〕＝〔0,0〕ならばビットマップメモリＡ
が選択され、〔0,1〕、〔1,0〕、〔1,1〕に対応してそ
れぞれビットマップメモリB,C,Dが選択される。
が選択され、〔0,1〕、〔1,0〕、〔1,1〕に対応してそ
れぞれビットマップメモリB,C,Dが選択される。
また、座標データ50のX1024番地はビットマップメモ
リＢのX1023番地（実アドレス）であり、座標データ50
のX2047番地はビットマップメモリＢのX0番地であるか
ら、ビットマップメモリＢが選択されたときは、Ｘ座標
データｄ（Ｘ座標データ12ビットのうち、最上位ビット
ｃを除く下位11ビット）をビット対応で反転する。
リＢのX1023番地（実アドレス）であり、座標データ50
のX2047番地はビットマップメモリＢのX0番地であるか
ら、ビットマップメモリＢが選択されたときは、Ｘ座標
データｄ（Ｘ座標データ12ビットのうち、最上位ビット
ｃを除く下位11ビット）をビット対応で反転する。
同様に、ビットマップメモリＣが選択されたときは、
Ｙ座標データｂ（最上位ビットａを除く下位11ビット）
をビット対応で反転し、さらにビットマップメモリＤが
選択されたときは、XY座標データb,dともに反転する。
Ｙ座標データｂ（最上位ビットａを除く下位11ビット）
をビット対応で反転し、さらにビットマップメモリＤが
選択されたときは、XY座標データb,dともに反転する。
以下、第２図を用いて動作を説明する。
A,B,C,Dは４組のビットマップメモリで、それぞれ別
チップで構成され、選択信号ならびに０を原点とするX1
1ビット,Y11ビットを実アドレスとして、同時または選
択的にアドレスされるもの、 10はマイクロプロセッサMPUで、上位装置から送出さ
れた出力データに基づきビットマップメモリ８に対して
描画したパターンデータとその座標データ50とを出力す
るもの、 11は４ビットのレジスタで、ビットマップメモリA,B,
C,Dの選択信号がMPU1よりセットされるもの、 12はデコーダで、前記XY座標データの最上位ビットa,
cをデコードし、〔a,c〕＝〔0,0〕のとき出力g1のみ
“1"、〔0,1〕のときは出力h1のみ“1"、〔1,0〕のとき
は出力i1のみ“1"、〔1,1〕のときは出力j1のみ“1"を
出力するもの、 13,16はアンド回路、 17〜19はオア回路、 20は排他的オア回路EORで、Ｘ座標データの最上位８
ビットｃが“1"ならばＸ座標データの下位11ビットｄを
ビット対応で反転し、最上位ビットｃが“0"ならば反転
せず出力するもの、 21は排他的オア回路EORで、Ｙ座標データの最上位ビ
ットａが“1"ならばＹ座標データの下位11ビットｂを反
転し、“0"ならば反転せず出力するもの、 22はマルチプレックサMPXで、描画時のアドレスデー
タ（EOR20、21の出力）と表示出力時のアドレスデータ
（表示制御回路23の出力）とを切替えるもの、 23は表示制御回路で、ビットマップメモリA,B,C,Dの
出力パターン領域３を繰り返し走査読出すもの、 24はデータ転送を制御するトランシーバTRVで、描画
時に座標データ50とともにMPU10から出力されたパター
ンデータをビットマップメモリA,B,C,Dに出力するも
の、 25はP/S変換部で、例えば８ビット単位で読出された
出力パターンデータを直列変換するもの、 100は、パターンデータ，アドレスデータ（座標デー
タ50），リード／ライト等の制御信号が出力されるバス
である。
チップで構成され、選択信号ならびに０を原点とするX1
1ビット,Y11ビットを実アドレスとして、同時または選
択的にアドレスされるもの、 10はマイクロプロセッサMPUで、上位装置から送出さ
れた出力データに基づきビットマップメモリ８に対して
描画したパターンデータとその座標データ50とを出力す
るもの、 11は４ビットのレジスタで、ビットマップメモリA,B,
C,Dの選択信号がMPU1よりセットされるもの、 12はデコーダで、前記XY座標データの最上位ビットa,
cをデコードし、〔a,c〕＝〔0,0〕のとき出力g1のみ
“1"、〔0,1〕のときは出力h1のみ“1"、〔1,0〕のとき
は出力i1のみ“1"、〔1,1〕のときは出力j1のみ“1"を
出力するもの、 13,16はアンド回路、 17〜19はオア回路、 20は排他的オア回路EORで、Ｘ座標データの最上位８
ビットｃが“1"ならばＸ座標データの下位11ビットｄを
ビット対応で反転し、最上位ビットｃが“0"ならば反転
せず出力するもの、 21は排他的オア回路EORで、Ｙ座標データの最上位ビ
ットａが“1"ならばＹ座標データの下位11ビットｂを反
転し、“0"ならば反転せず出力するもの、 22はマルチプレックサMPXで、描画時のアドレスデー
タ（EOR20、21の出力）と表示出力時のアドレスデータ
（表示制御回路23の出力）とを切替えるもの、 23は表示制御回路で、ビットマップメモリA,B,C,Dの
出力パターン領域３を繰り返し走査読出すもの、 24はデータ転送を制御するトランシーバTRVで、描画
時に座標データ50とともにMPU10から出力されたパター
ンデータをビットマップメモリA,B,C,Dに出力するも
の、 25はP/S変換部で、例えば８ビット単位で読出された
出力パターンデータを直列変換するもの、 100は、パターンデータ，アドレスデータ（座標デー
タ50），リード／ライト等の制御信号が出力されるバス
である。
なお、第１図の第１の領域１は出力パターン領域３
に、第２の領域２は入力パターン領域４および単一パタ
ーン描画時のワーク領域５にそれぞれ対応し、アドレス
変換手段６は、デコーダ11,EOR20,21に対応する。
に、第２の領域２は入力パターン領域４および単一パタ
ーン描画時のワーク領域５にそれぞれ対応し、アドレス
変換手段６は、デコーダ11,EOR20,21に対応する。
以下第４図に基づき動作を説明する。
MPU10は、レジスタ11の４ビットすべてに“1"をセッ
ト（出力g2,h2,i2,j2がすべて“1"）した後、2024×202
4のビットマップメモリ８のうち、ビットマップメモリ
Ａ上（領域３−Ａ）で作成された４ビットのカラーパタ
ーン情報ならびにその座標データ50をバス100に出力す
る。
ト（出力g2,h2,i2,j2がすべて“1"）した後、2024×202
4のビットマップメモリ８のうち、ビットマップメモリ
Ａ上（領域３−Ａ）で作成された４ビットのカラーパタ
ーン情報ならびにその座標データ50をバス100に出力す
る。
この座標データ50は最上位ビット〔a,c〕が〔0,0〕で
あるから、デコーダの出力g2のみ“1"となり、レジスタ
11にセットされた“1"信号が選択信号となってすべての
ビットマップメモリA,B,C,Dが選択される。
あるから、デコーダの出力g2のみ“1"となり、レジスタ
11にセットされた“1"信号が選択信号となってすべての
ビットマップメモリA,B,C,Dが選択される。
一方、EOR20,EOR21に入力されたXY座標の下位11ビッ
トb,dは〔a,c〕＝〔0,0〕であるから、そのまま出力さ
れてビットマップメモリA,B,C,Dの実アドレスとして出
力される。
トb,dは〔a,c〕＝〔0,0〕であるから、そのまま出力さ
れてビットマップメモリA,B,C,Dの実アドレスとして出
力される。
以上により、カラーパターン情報がビットマップメモ
リA,B,C,Dに並列に描画される。
リA,B,C,Dに並列に描画される。
レジスタ11に〔出力g2,h2,i2,j2〕＝〔1,0,0,0〕とな
るようにセットした後、2024×2024の領域のうち、例え
ば入力パターン領域４−A,4−Ｂ上で作成されたパター
ンデータでアクセスする。
るようにセットした後、2024×2024の領域のうち、例え
ば入力パターン領域４−A,4−Ｂ上で作成されたパター
ンデータでアクセスする。
入力パターン領域４−Ａ内の座標データ50は、そのX,
Y座標データの最上位ビット〔a,c〕が〔0,0〕であるか
ら、デコーダ12のg1出力のみ“1"となり、ビットマップ
メモリＡが選択されるともに、X,Y座標データの下位ビ
ットb,dは反転されずそのまま出力される。
Y座標データの最上位ビット〔a,c〕が〔0,0〕であるか
ら、デコーダ12のg1出力のみ“1"となり、ビットマップ
メモリＡが選択されるともに、X,Y座標データの下位ビ
ットb,dは反転されずそのまま出力される。
入力パターン領域４−Ｂ内を指示する座標データ50が
出力されたときは、最上位ビット〔a,c〕＝〔0,1〕であ
るから、デコーダのh1出力のみ“1"となりビットマップ
メモリＢが選択され、EOR20によって、Ｘ座標データｄ
が反転されて出力される。
出力されたときは、最上位ビット〔a,c〕＝〔0,1〕であ
るから、デコーダのh1出力のみ“1"となりビットマップ
メモリＢが選択され、EOR20によって、Ｘ座標データｄ
が反転されて出力される。
以上は入力パターン領域（４−A,4−Ｂ）を一つの領
域として描画した例を示したが、他の領域も同様であ
り、特にワーク領域５に単一パターンを描画するときに
は、それぞれのワーク領域５−A,5−B,5−C,5−Ｄを一
つのまとまった領域として使用することができる。
域として描画した例を示したが、他の領域も同様であ
り、特にワーク領域５に単一パターンを描画するときに
は、それぞれのワーク領域５−A,5−B,5−C,5−Ｄを一
つのまとまった領域として使用することができる。
なお、各領域のデータ読出し時には、描画時のモード
に設定されてアクセスされる。
に設定されてアクセスされる。
また、ワーク領域５にカラーパターン情報で描画する
ときには、レジスタ11に〔1,1,1,1〕をセット、即ち、
カラー描画モードにセットして描画すればよい。
ときには、レジスタ11に〔1,1,1,1〕をセット、即ち、
カラー描画モードにセットして描画すればよい。
以上のごとく、４組のビットマップメモリA,B,C,Dを
１組のビットマップメモリ８として構成することによ
り、各ビットマップメモリA,B,C,Dに分散した単一パタ
ーン領域を１組の領域として描画することができる。
１組のビットマップメモリ８として構成することによ
り、各ビットマップメモリA,B,C,Dに分散した単一パタ
ーン領域を１組の領域として描画することができる。
本発明は、複数のビットマップメモリでカラー制御す
るビットマップメモリにおいて、出力パターン領域の周
辺に設けられた単一パターン領域を集合して描画させる
ビットマップメモリ制御方式を提供するもので、従来各
ビットマップメモリを意識して描画された単一パターン
を一つの領域として描画することができるため、単一パ
ターン描画のための管理が容易となる、ビットマップメ
モリを大きくする必要がない等の多大な効果がある。
るビットマップメモリにおいて、出力パターン領域の周
辺に設けられた単一パターン領域を集合して描画させる
ビットマップメモリ制御方式を提供するもので、従来各
ビットマップメモリを意識して描画された単一パターン
を一つの領域として描画することができるため、単一パ
ターン描画のための管理が容易となる、ビットマップメ
モリを大きくする必要がない等の多大な効果がある。
第１図は本発明の原理図、 第２図は実施例のメモリ制御部ブロック図、 第３図は単一パターン描画時のビットマップメモリ構成
例を表す図、 第４図は従来のビットマップメモリ構成図である。 図中、 １は第１の領域、２は第２の領域、３出力パターン領
域、４は入力パターン領域、５はワーク領域、６はアド
レス変換手段、10はマイクロプロセッサMPU、11はレジ
スタ、12はデコーダ、13〜16はアンド回路、17〜19はオ
ア回路、20,21はエクスクルーシブオア回路EOR、22はマ
ルチプレックサMPX、23は表示制御回路、24はトランシ
ーバTRV、25はP/S変換部、50は座標データである。
例を表す図、 第４図は従来のビットマップメモリ構成図である。 図中、 １は第１の領域、２は第２の領域、３出力パターン領
域、４は入力パターン領域、５はワーク領域、６はアド
レス変換手段、10はマイクロプロセッサMPU、11はレジ
スタ、12はデコーダ、13〜16はアンド回路、17〜19はオ
ア回路、20,21はエクスクルーシブオア回路EOR、22はマ
ルチプレックサMPX、23は表示制御回路、24はトランシ
ーバTRV、25はP/S変換部、50は座標データである。
Claims (1)
- 【請求項１】それぞれ同一座標データを実アドレスとし
てアクセスされる複数のビットマップメモリ（A,B,C,
D）を備え、複数の該ビットマップメモリの対応するビ
ットで１画素を表す第１の領域（１）と、第１の領域の
周辺に設けられ各ビットで１画素を表す第２の領域
（２）とを該ビットマップメモリに対するビットマップ
上にそれぞれ設定して描画するビットマップメモリ制御
方式において、 前記第２の領域（２）が互いに接するようにそれぞれの
該ビットマップを配置し連続した一連の座標データ（5
0）を付与して１組のビットマップを構成するととも
に、 出力された前記１組のビットマップ上の該座標データ
（50）に基づき描画対象のビットマップの配置位置を判
別し、対応する該ビットマップメモリを選択するととも
に前記実アドレスに変換するアドレス変換手段（４）を
設け、 第２の領域（２）に描画するとき、前記１組のビットマ
ップ上互いに隣接した少なくとも２組の第２の領域
（２）を連続した１組の領域として描画することを特徴
とするビットマップメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20674388A JP2629866B2 (ja) | 1988-08-19 | 1988-08-19 | ビットマップメメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20674388A JP2629866B2 (ja) | 1988-08-19 | 1988-08-19 | ビットマップメメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0254378A JPH0254378A (ja) | 1990-02-23 |
| JP2629866B2 true JP2629866B2 (ja) | 1997-07-16 |
Family
ID=16528365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20674388A Expired - Lifetime JP2629866B2 (ja) | 1988-08-19 | 1988-08-19 | ビットマップメメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629866B2 (ja) |
-
1988
- 1988-08-19 JP JP20674388A patent/JP2629866B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0254378A (ja) | 1990-02-23 |
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