JPH06131251A - データ処理システム - Google Patents
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- JPH06131251A JPH06131251A JP27744092A JP27744092A JPH06131251A JP H06131251 A JPH06131251 A JP H06131251A JP 27744092 A JP27744092 A JP 27744092A JP 27744092 A JP27744092 A JP 27744092A JP H06131251 A JPH06131251 A JP H06131251A
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Abstract
(57)【要約】
【構成】拡張メモリを例えば２組の１６ビットＤＲＡＭ
から構成し、拡張メモリに対する最上位アドレス信号の
反転信号とＤＲＡＭコントローラの出力するＣＡＳ信号
またはＲＡＳ信号との論理積を第１のＤＲＡＭに対する
ＣＡＳ信号またはＲＡＳ信号とし、最上位アドレス信号
とＣＡＳ信号またはＲＡＳ信号との論理積を第２のＤＲ
ＡＭに対するＣＡＳ信号またはＲＡＳ信号とする。そし
て拡張メモリの２組の１６ビットデータ信号をワイヤー
ドオアして１６ビットのデータ信号にする。 【効果】３２ビット用拡張メモリであっても、１６ビッ
トＣＰＵのデータ処理システムの拡張メモリとして使用
できるようになり、拡張メモリの共用化が可能となる。
から構成し、拡張メモリに対する最上位アドレス信号の
反転信号とＤＲＡＭコントローラの出力するＣＡＳ信号
またはＲＡＳ信号との論理積を第１のＤＲＡＭに対する
ＣＡＳ信号またはＲＡＳ信号とし、最上位アドレス信号
とＣＡＳ信号またはＲＡＳ信号との論理積を第２のＤＲ
ＡＭに対するＣＡＳ信号またはＲＡＳ信号とする。そし
て拡張メモリの２組の１６ビットデータ信号をワイヤー
ドオアして１６ビットのデータ信号にする。 【効果】３２ビット用拡張メモリであっても、１６ビッ
トＣＰＵのデータ処理システムの拡張メモリとして使用
できるようになり、拡張メモリの共用化が可能となる。
Description
【０００１】
【産業上の利用分野】この発明は、コンピュータ本体や
コンピュータ用の周辺機器に対し拡張メモリを接続して
なるデータ処理システムに関する。
コンピュータ用の周辺機器に対し拡張メモリを接続して
なるデータ処理システムに関する。
【０００２】
【従来の技術】例えばコンピュータやコンピュータの周
辺機器においては、必要に応じて処理能力や処理機能を
拡張するために拡張メモリを接続し得るように構成され
ている。
辺機器においては、必要に応じて処理能力や処理機能を
拡張するために拡張メモリを接続し得るように構成され
ている。
【０００３】ところで、このような拡張メモリはコンピ
ュータや周辺機器の機種ごとに異なった構成の拡張メモ
リが使用されている。例えば３２ビットＣＰＵを用いた
機種の場合、データ幅が３２ビットの３２ビット用拡張
メモリを用い、１６ビットＣＰＵの機種では、データ幅
が１６ビットの１６ビット用拡張メモリを用いることに
なる。
ュータや周辺機器の機種ごとに異なった構成の拡張メモ
リが使用されている。例えば３２ビットＣＰＵを用いた
機種の場合、データ幅が３２ビットの３２ビット用拡張
メモリを用い、１６ビットＣＰＵの機種では、データ幅
が１６ビットの１６ビット用拡張メモリを用いることに
なる。
【０００４】
【発明が解決しようとする課題】ところが、このような
従来のデータ処理システムにおいて拡張メモリを用いる
場合、３２ビット対応の拡張メモリを所有しているユー
ザが１６ビットＣＰＵの周辺機器を用いようとしても、
逆に１６ビット対応の拡張メモリを所有しているユーザ
が３２ビットＣＰＵの周辺機器を用いようとしても、そ
れぞれの拡張メモリはその周辺機器に接続して用いるこ
とはできず、高価な拡張メモリを新たに購入しなければ
ならなかった。
従来のデータ処理システムにおいて拡張メモリを用いる
場合、３２ビット対応の拡張メモリを所有しているユー
ザが１６ビットＣＰＵの周辺機器を用いようとしても、
逆に１６ビット対応の拡張メモリを所有しているユーザ
が３２ビットＣＰＵの周辺機器を用いようとしても、そ
れぞれの拡張メモリはその周辺機器に接続して用いるこ
とはできず、高価な拡張メモリを新たに購入しなければ
ならなかった。
【０００５】この発明の目的は、データバス幅が２Ｄビ
ット（Ｄは８以上の整数）の拡張メモリを２ＤビットＣ
ＰＵの機器だけでなく、ＤビットＣＰＵの機器において
も利用可能とするデータ処理システムを提供することに
ある。
ット（Ｄは８以上の整数）の拡張メモリを２ＤビットＣ
ＰＵの機器だけでなく、ＤビットＣＰＵの機器において
も利用可能とするデータ処理システムを提供することに
ある。
【０００６】
【課題を解決するための手段】この発明は、それぞれＤ
ＲＡＭ構成の内部メモリと拡張メモリに対しアドレス信
号、ＲＡＳ信号、ＣＡＳ信号およびイネーブル信号をそ
れぞれ出力するＤＲＡＭコントローラと、前記ＤＲＡＭ
コントローラへアドレス信号と読書制御信号を与え、メ
モリとの間でデータ信号の入出力を行うＣＰＵを備えた
本体機器と、前記拡張メモリを設けた拡張メモリユニッ
トからなるデータ処理システムにおいて、前記拡張メモ
リを、それぞれアドレス信号入力端子とＲＡＳ信号入力
端子とＣＡＳ信号入力端子とデータ信号入出力端子を備
えたデータ幅Ｄビット（Ｄは８以上の整数）の第１・第
２のＤＲＡＭからなる２Ｄビット用拡張メモリとして構
成し、前記拡張メモリに対する最上位アドレス信号の反
転信号とＤＲＡＭコントローラの出力するＣＡＳ信号ま
たはＲＡＳ信号との論理積を第１のＤＲＡＭに対するＣ
ＡＳ信号またはＲＡＳ信号として出力し、前記最上位ア
ドレス信号とＤＲＡＭコントローラの出力するＣＡＳ信
号またはＲＡＳ信号との論理積を第２のＤＲＡＭに対す
るＣＡＳ信号またはＲＡＳ信号として出力するアドレス
ストローブ信号選択生成手段と、前記拡張メモリの２組
のＤビットデータ信号をワイヤードオアしてＤビットの
データ信号にするワイヤードオア回路とを本体機器側に
設けて成る。
ＲＡＭ構成の内部メモリと拡張メモリに対しアドレス信
号、ＲＡＳ信号、ＣＡＳ信号およびイネーブル信号をそ
れぞれ出力するＤＲＡＭコントローラと、前記ＤＲＡＭ
コントローラへアドレス信号と読書制御信号を与え、メ
モリとの間でデータ信号の入出力を行うＣＰＵを備えた
本体機器と、前記拡張メモリを設けた拡張メモリユニッ
トからなるデータ処理システムにおいて、前記拡張メモ
リを、それぞれアドレス信号入力端子とＲＡＳ信号入力
端子とＣＡＳ信号入力端子とデータ信号入出力端子を備
えたデータ幅Ｄビット（Ｄは８以上の整数）の第１・第
２のＤＲＡＭからなる２Ｄビット用拡張メモリとして構
成し、前記拡張メモリに対する最上位アドレス信号の反
転信号とＤＲＡＭコントローラの出力するＣＡＳ信号ま
たはＲＡＳ信号との論理積を第１のＤＲＡＭに対するＣ
ＡＳ信号またはＲＡＳ信号として出力し、前記最上位ア
ドレス信号とＤＲＡＭコントローラの出力するＣＡＳ信
号またはＲＡＳ信号との論理積を第２のＤＲＡＭに対す
るＣＡＳ信号またはＲＡＳ信号として出力するアドレス
ストローブ信号選択生成手段と、前記拡張メモリの２組
のＤビットデータ信号をワイヤードオアしてＤビットの
データ信号にするワイヤードオア回路とを本体機器側に
設けて成る。
【０００７】
【作用】この発明のデータ処理システムでは、ＤＲＡＭ
構成の内部メモリと拡張メモリとＤＲＡＭコントローラ
とＣＰＵを備えていて、ＤＲＡＭコントローラは内部メ
モリと拡張メモリに対しアドレス信号、ＲＡＳ信号、Ｃ
ＡＳ信号およびイネーブル信号をそれぞれ出力し、ＣＰ
ＵはＤＲＡＭコントローラへアドレス信号と読書制御信
号を与え、内部メモリまたは拡張メモリとの間でデータ
信号の入出力を行う。一方、拡張メモリはそれぞれアド
レス信号入力端子とＲＡＳ信号入力端子とＣＡＳ信号入
力端子とデータ信号入出力端子を備えたデータ幅Ｄビッ
ト（Ｄは８以上の整数）の第１・第２のＤＲＡＭからな
る２Ｄビット用拡張メモリとして構成されている。そし
て、アドレスストローブ信号選択生成手段は、拡張メモ
リに対する最上位アドレス信号の反転信号とＤＲＡＭコ
ントローラの出力するＣＡＳ信号またはＲＡＳ信号との
論理積を第１のＤＲＡＭに対するＣＡＳ信号またはＲＡ
Ｓ信号として出力し、前記最上位アドレス信号とＤＲＡ
Ｍコントローラの出力するＣＡＳ信号またはＲＡＳ信号
との論理積を第２のＤＲＡＭに対するＣＡＳ信号または
ＲＡＳ信号として出力する。更に、ワイヤードオア回路
は、拡張メモリの２組のＤビットデータ信号をワイヤー
ドオアしてＤビットのデータ信号とする。
構成の内部メモリと拡張メモリとＤＲＡＭコントローラ
とＣＰＵを備えていて、ＤＲＡＭコントローラは内部メ
モリと拡張メモリに対しアドレス信号、ＲＡＳ信号、Ｃ
ＡＳ信号およびイネーブル信号をそれぞれ出力し、ＣＰ
ＵはＤＲＡＭコントローラへアドレス信号と読書制御信
号を与え、内部メモリまたは拡張メモリとの間でデータ
信号の入出力を行う。一方、拡張メモリはそれぞれアド
レス信号入力端子とＲＡＳ信号入力端子とＣＡＳ信号入
力端子とデータ信号入出力端子を備えたデータ幅Ｄビッ
ト（Ｄは８以上の整数）の第１・第２のＤＲＡＭからな
る２Ｄビット用拡張メモリとして構成されている。そし
て、アドレスストローブ信号選択生成手段は、拡張メモ
リに対する最上位アドレス信号の反転信号とＤＲＡＭコ
ントローラの出力するＣＡＳ信号またはＲＡＳ信号との
論理積を第１のＤＲＡＭに対するＣＡＳ信号またはＲＡ
Ｓ信号として出力し、前記最上位アドレス信号とＤＲＡ
Ｍコントローラの出力するＣＡＳ信号またはＲＡＳ信号
との論理積を第２のＤＲＡＭに対するＣＡＳ信号または
ＲＡＳ信号として出力する。更に、ワイヤードオア回路
は、拡張メモリの２組のＤビットデータ信号をワイヤー
ドオアしてＤビットのデータ信号とする。
【０００８】以上のように構成したことにより、拡張メ
モリに対する最上位アドレス信号が０のときは第１のＤ
ＲＡＭに対するＣＡＳ信号またはＲＡＳ信号が有効（ア
クティブ）、第２のＤＲＡＭに対するＣＡＳ信号または
ＲＡＳ信号が無効（ノンアクティブ）となる。ＣＡＳ信
号またはＲＡＳ信号が無効であるとき、ＤＲＡＭのデー
タラインはハイインピーダンス状態となるため、ワイヤ
ードオア回路により第１・第２のＤＲＡＭのデータライ
ンが接続されていても第２のＤＲＡＭは第１のＤＲＡＭ
に対し影響を与えることなく、第１のＤＲＡＭに対しＤ
ビットデータの読書が行われる。逆に、拡張メモリに対
する最上位アドレス信号が１のときは第１のＤＲＡＭに
対するＣＡＳ信号またはＲＡＳ信号が無効、第２のＤＲ
ＡＭに対するＣＡＳ信号またはＲＡＳ信号が有効となっ
て、第２のＤＲＡＭとの間でＤビットデータの読書が行
われる。
モリに対する最上位アドレス信号が０のときは第１のＤ
ＲＡＭに対するＣＡＳ信号またはＲＡＳ信号が有効（ア
クティブ）、第２のＤＲＡＭに対するＣＡＳ信号または
ＲＡＳ信号が無効（ノンアクティブ）となる。ＣＡＳ信
号またはＲＡＳ信号が無効であるとき、ＤＲＡＭのデー
タラインはハイインピーダンス状態となるため、ワイヤ
ードオア回路により第１・第２のＤＲＡＭのデータライ
ンが接続されていても第２のＤＲＡＭは第１のＤＲＡＭ
に対し影響を与えることなく、第１のＤＲＡＭに対しＤ
ビットデータの読書が行われる。逆に、拡張メモリに対
する最上位アドレス信号が１のときは第１のＤＲＡＭに
対するＣＡＳ信号またはＲＡＳ信号が無効、第２のＤＲ
ＡＭに対するＣＡＳ信号またはＲＡＳ信号が有効となっ
て、第２のＤＲＡＭとの間でＤビットデータの読書が行
われる。
【０００９】また、拡張メモリは２Ｄビット用の拡張メ
モリとして構成されているため、２ＤビットＣＰＵのデ
ータ処理システムにおいては、そのまま最大２Ｄビット
単位でデータの読書が行えるようになる。
モリとして構成されているため、２ＤビットＣＰＵのデ
ータ処理システムにおいては、そのまま最大２Ｄビット
単位でデータの読書が行えるようになる。
【００１０】
【実施例】この発明の実施例であるデータ処理システム
の概略構成をブロック図として図１に示す。図１におい
て１はたとえばレーザープリンタの制御部であり、ＣＰ
Ｕ３、ＤＲＡＭコントローラ４、内部メモリ５および拡
張メモリ接続用コネクタ６を含んでいる。拡張メモリユ
ニット２はコネクタ６に接続することによってメモリの
拡張を行うためのユニットである。
の概略構成をブロック図として図１に示す。図１におい
て１はたとえばレーザープリンタの制御部であり、ＣＰ
Ｕ３、ＤＲＡＭコントローラ４、内部メモリ５および拡
張メモリ接続用コネクタ６を含んでいる。拡張メモリユ
ニット２はコネクタ６に接続することによってメモリの
拡張を行うためのユニットである。
【００１１】図１に示したＤＲＡＭコントローラ４の構
成を図２に示す。図２においてＤＲＡＭコントローラ４
にはＣＰＵ３からアドレス信号Ａ２３〜Ａ１と読出制御
信号ＲＤ！（アクティブ・ロー信号の信号名は図面上で
はオーバー・ラインを付し、明細書中では以下！を付し
て表す。）および書込制御信号ＷＲ！を入力し、ＣＧＡ
２２〜ＣＧＡ０、ＲＡＳ！、ＣＡＳ！、ＣＧＯＥ！，Ｃ
ＧＷＥ！，ＭＯＥ！およびＭＷＥ！をそれぞれ出力す
る。ここでＲＡＳ！は後述するＤＲＡＭ構成の拡張メモ
リに対する行アドレスストローブ信号、ＣＡＳ！は列ア
ドレスストローブ信号である。またＣＧＯＥは拡張メモ
リに対するアウトプットイネーブル信号、ＣＧＷＥ！は
拡張メモリに対するライトイネーブル信号、ＭＯＥ！は
内部メモリに対するアウトプットイネーブル信号、ＭＷ
Ｅ！は内部メモリに対するライトイネーブル信号であ
る。このＤＲＡＭコントローラは、入力したアドレス信
号のＡ１８〜Ａ１０をＣＧＡ８〜ＣＧＡ０として出力す
るとともにＲＡＳ！をアクティブ（ローレベル）にする
ことによってＤＲＡＭに対し９ビットの行アドレスを与
え、入力したアドレス信号のＡ９〜Ａ１をＣＧＡ８〜Ｃ
ＧＡ０として出力するとともにＣＡＳ！をアクティブに
することによってＤＲＡＭに対し９ビットの列アドレス
を与える。なお、アドレス信号ＣＧＡ２２〜ＣＧＡ１９
はこの実施例では使用しない。
成を図２に示す。図２においてＤＲＡＭコントローラ４
にはＣＰＵ３からアドレス信号Ａ２３〜Ａ１と読出制御
信号ＲＤ！（アクティブ・ロー信号の信号名は図面上で
はオーバー・ラインを付し、明細書中では以下！を付し
て表す。）および書込制御信号ＷＲ！を入力し、ＣＧＡ
２２〜ＣＧＡ０、ＲＡＳ！、ＣＡＳ！、ＣＧＯＥ！，Ｃ
ＧＷＥ！，ＭＯＥ！およびＭＷＥ！をそれぞれ出力す
る。ここでＲＡＳ！は後述するＤＲＡＭ構成の拡張メモ
リに対する行アドレスストローブ信号、ＣＡＳ！は列ア
ドレスストローブ信号である。またＣＧＯＥは拡張メモ
リに対するアウトプットイネーブル信号、ＣＧＷＥ！は
拡張メモリに対するライトイネーブル信号、ＭＯＥ！は
内部メモリに対するアウトプットイネーブル信号、ＭＷ
Ｅ！は内部メモリに対するライトイネーブル信号であ
る。このＤＲＡＭコントローラは、入力したアドレス信
号のＡ１８〜Ａ１０をＣＧＡ８〜ＣＧＡ０として出力す
るとともにＲＡＳ！をアクティブ（ローレベル）にする
ことによってＤＲＡＭに対し９ビットの行アドレスを与
え、入力したアドレス信号のＡ９〜Ａ１をＣＧＡ８〜Ｃ
ＧＡ０として出力するとともにＣＡＳ！をアクティブに
することによってＤＲＡＭに対し９ビットの列アドレス
を与える。なお、アドレス信号ＣＧＡ２２〜ＣＧＡ１９
はこの実施例では使用しない。
【００１２】次に、図１に示した拡張メモリユニット２
の構成をブロック図として図３に示す。図３において２
１は１６ビット構成の第１のＤＲＡＭ、２２は同じく１
６ビット構成の第２のＤＲＡＭである。拡張メモリ２に
対しては図２に示したＤＲＡＭコントローラからアドレ
ス信号ＣＧＡ８〜ＣＧＡ０と行アドレスストローブ信号
ＲＡＳ！が与えられ、また後述する拡張メモリ制御回路
から列アドレスストローブ信号ＣＡＳ３！〜ＣＡＳ０！
が与えられる。具体的にはＲＡＳ！、ＣＡＳ０！、ＣＡ
Ｓ１！およびアドレス信号ＣＧＡ８〜ＣＧＡ０は第１の
ＤＲＡＭ２１に与えられ、ＲＡＳ！、ＣＡＳ２！、ＣＡ
Ｓ３！およびアドレス信号ＣＧＡ８〜ＣＧＡ０が第２の
ＤＲＡＭ２２に与えられ、データＤ１５〜Ｄ０がＤＲＡ
Ｍ２１に接続され、データＤ３１〜Ｄ１６が第２のＤＲ
ＡＭ２２にそれぞれ接続されている。
の構成をブロック図として図３に示す。図３において２
１は１６ビット構成の第１のＤＲＡＭ、２２は同じく１
６ビット構成の第２のＤＲＡＭである。拡張メモリ２に
対しては図２に示したＤＲＡＭコントローラからアドレ
ス信号ＣＧＡ８〜ＣＧＡ０と行アドレスストローブ信号
ＲＡＳ！が与えられ、また後述する拡張メモリ制御回路
から列アドレスストローブ信号ＣＡＳ３！〜ＣＡＳ０！
が与えられる。具体的にはＲＡＳ！、ＣＡＳ０！、ＣＡ
Ｓ１！およびアドレス信号ＣＧＡ８〜ＣＧＡ０は第１の
ＤＲＡＭ２１に与えられ、ＲＡＳ！、ＣＡＳ２！、ＣＡ
Ｓ３！およびアドレス信号ＣＧＡ８〜ＣＧＡ０が第２の
ＤＲＡＭ２２に与えられ、データＤ１５〜Ｄ０がＤＲＡ
Ｍ２１に接続され、データＤ３１〜Ｄ１６が第２のＤＲ
ＡＭ２２にそれぞれ接続されている。
【００１３】次に図３に示した拡張メモリを接続した１
６ビットＣＰＵのレーザープリンタ内に設けたワイヤー
ドオア回路の構成を図４に示す。図４において拡張メモ
リ２のブロック内に表したＤ３１〜Ｄ０は拡張メモリ２
のデータ信号ライン（端子）であり、Ｄ１５，Ｄ１４・
・・Ｄ０のデータラインにＤ３１，Ｄ３０・・・Ｄ１６
のデータラインをそれぞれワイヤードオア接続すること
によって、Ｄ１５〜Ｄ０からなる１６ビット幅のデータ
信号を得ている。
６ビットＣＰＵのレーザープリンタ内に設けたワイヤー
ドオア回路の構成を図４に示す。図４において拡張メモ
リ２のブロック内に表したＤ３１〜Ｄ０は拡張メモリ２
のデータ信号ライン（端子）であり、Ｄ１５，Ｄ１４・
・・Ｄ０のデータラインにＤ３１，Ｄ３０・・・Ｄ１６
のデータラインをそれぞれワイヤードオア接続すること
によって、Ｄ１５〜Ｄ０からなる１６ビット幅のデータ
信号を得ている。
【００１４】次に図３に示した拡張メモリに対する列ア
ドレスストローブ信号ＣＡＳ３！〜ＣＡＳ０！を発生す
る論理回路を図５に示す。図においてＣＡＳ！は図２に
示したＤＲＡＭコントローラが出力する列アドレススト
ローブ信号、ＵＤＳ！およびＬＤＳ！はそれぞれＣＰＵ
が出力する上位データストローブ信号および下位データ
ストローブ信号である。さらにＣＧＡ１８は図２に示し
たＤＲＡＭコントローラの出力するアドレス信号の一本
であり、拡張メモリに対する最上位アドレス信号であ
る。（図２に示したアドレス信号ＣＧＡ２２〜ＣＧＡ１
９はこの実施例では使用していない。）この論理回路に
よって、ＣＧＡ１８＝０でＬＤＳ！およびＣＡＳ！がと
もにアクティブ（ロー）であるときＣＡＳ０！がアクテ
ィブ（ロー）となる。また、ＣＧＡ１８＝０でＵＤＳ！
およびＣＡＳ！がともにアクティブとなればＣＡＳ１！
がアクティブとなる。また、ＣＧＡ１８＝０でＬＤＳ
！、ＵＤＳ！およびＣＡＳ！がすべてアクティブとなれ
ばＣＡＳ０！、ＣＡＳ１！がともにアクティブとなる。
ＣＧＡ１８＝１でＬＤＳ！およびＣＡＳ！がともにアク
ティブ（ロー）であるときＣＡＳ２！がアクティブ（ロ
ー）となる。また、ＣＧＡ１８＝１でＵＤＳ！およびＣ
ＡＳ！がともにアクティブとなればＣＡＳ３！がアクテ
ィブとなる。また、ＣＧＡ１８＝１でＬＤＳ！、ＵＤＳ
！およびＣＡＳ！がすべてアクティブとなればＣＡＳ２
！、ＣＡＳ３！がともにアクティブとなる。
ドレスストローブ信号ＣＡＳ３！〜ＣＡＳ０！を発生す
る論理回路を図５に示す。図においてＣＡＳ！は図２に
示したＤＲＡＭコントローラが出力する列アドレススト
ローブ信号、ＵＤＳ！およびＬＤＳ！はそれぞれＣＰＵ
が出力する上位データストローブ信号および下位データ
ストローブ信号である。さらにＣＧＡ１８は図２に示し
たＤＲＡＭコントローラの出力するアドレス信号の一本
であり、拡張メモリに対する最上位アドレス信号であ
る。（図２に示したアドレス信号ＣＧＡ２２〜ＣＧＡ１
９はこの実施例では使用していない。）この論理回路に
よって、ＣＧＡ１８＝０でＬＤＳ！およびＣＡＳ！がと
もにアクティブ（ロー）であるときＣＡＳ０！がアクテ
ィブ（ロー）となる。また、ＣＧＡ１８＝０でＵＤＳ！
およびＣＡＳ！がともにアクティブとなればＣＡＳ１！
がアクティブとなる。また、ＣＧＡ１８＝０でＬＤＳ
！、ＵＤＳ！およびＣＡＳ！がすべてアクティブとなれ
ばＣＡＳ０！、ＣＡＳ１！がともにアクティブとなる。
ＣＧＡ１８＝１でＬＤＳ！およびＣＡＳ！がともにアク
ティブ（ロー）であるときＣＡＳ２！がアクティブ（ロ
ー）となる。また、ＣＧＡ１８＝１でＵＤＳ！およびＣ
ＡＳ！がともにアクティブとなればＣＡＳ３！がアクテ
ィブとなる。また、ＣＧＡ１８＝１でＬＤＳ！、ＵＤＳ
！およびＣＡＳ！がすべてアクティブとなればＣＡＳ２
！、ＣＡＳ３！がともにアクティブとなる。
【００１５】図５に示した論理回路により得られる各状
態とデータバスの使用状態との対応を表１に示す。
態とデータバスの使用状態との対応を表１に示す。
【００１６】
【表１】
【００１７】もし１６ビットＣＰＵのデータ処理システ
ムに拡張メモリが接続された場合、図４に示したように
Ｄ３１〜Ｄ１６はＤ１５〜Ｄ０にワイヤードオア接続さ
れるため、ＣＧＡ１８＝１となった場合にも、実際には
Ｄ１５〜Ｄ０を介してＣＰＵとの間でテータの読書が行
われることになる。例えばバイト単位でデータをアクセ
スする場合でＬＤＳ！がアクティブのとき図３に示した
第１のＤＲＡＭ２１の下位バイトがＣＰＵのデータライ
ンＤ７〜Ｄ０でアクセスされ、ＣＧＡ１８＝０でＵＤＳ
！がアクティブのときは第１のＤＲＡＭ２１の上位バイ
トがＣＰＵのデータラインＤ１５〜Ｄ８でアクセスされ
ることになる。ＣＧＡ１８＝１でＬＤＳ！がアクティブ
のときは図３に示した第２のＤＲＡＭ２２の下位バイト
がＣＰＵのデータラインＤ７〜Ｄ０を介してアクセスさ
れ、ＣＧＡ１８＝１でＵＤＳ！がアクティブのときは第
２のＤＲＡＭ２２の上位バイトがＣＰＵのデータライン
Ｄ１５〜Ｄ８を介してアクセスされることになる。ま
た、ワード（１６ビット）単位でデータをアクセスする
モードでは、ＬＤＳ！とＵＤＳ！がともにアクティブに
され、ＣＧＡ１８＝０のときは第１のＤＲＡＭ２１の１
６ビットがＣＰＵのデータラインＤ１５〜Ｄ０を介して
アクセスされ、ＣＧＡ１８＝１のときは第２のＤＲＡＭ
２２の１６ビットがＣＰＵのデータラインＤ１５〜Ｄ０
を介してアクセスされることになる。
ムに拡張メモリが接続された場合、図４に示したように
Ｄ３１〜Ｄ１６はＤ１５〜Ｄ０にワイヤードオア接続さ
れるため、ＣＧＡ１８＝１となった場合にも、実際には
Ｄ１５〜Ｄ０を介してＣＰＵとの間でテータの読書が行
われることになる。例えばバイト単位でデータをアクセ
スする場合でＬＤＳ！がアクティブのとき図３に示した
第１のＤＲＡＭ２１の下位バイトがＣＰＵのデータライ
ンＤ７〜Ｄ０でアクセスされ、ＣＧＡ１８＝０でＵＤＳ
！がアクティブのときは第１のＤＲＡＭ２１の上位バイ
トがＣＰＵのデータラインＤ１５〜Ｄ８でアクセスされ
ることになる。ＣＧＡ１８＝１でＬＤＳ！がアクティブ
のときは図３に示した第２のＤＲＡＭ２２の下位バイト
がＣＰＵのデータラインＤ７〜Ｄ０を介してアクセスさ
れ、ＣＧＡ１８＝１でＵＤＳ！がアクティブのときは第
２のＤＲＡＭ２２の上位バイトがＣＰＵのデータライン
Ｄ１５〜Ｄ８を介してアクセスされることになる。ま
た、ワード（１６ビット）単位でデータをアクセスする
モードでは、ＬＤＳ！とＵＤＳ！がともにアクティブに
され、ＣＧＡ１８＝０のときは第１のＤＲＡＭ２１の１
６ビットがＣＰＵのデータラインＤ１５〜Ｄ０を介して
アクセスされ、ＣＧＡ１８＝１のときは第２のＤＲＡＭ
２２の１６ビットがＣＰＵのデータラインＤ１５〜Ｄ０
を介してアクセスされることになる。
【００１８】さて、図３に示した拡張メモリが接続され
る本来の３２ビットＣＰＵのレーザプリンタ内の拡張メ
モリ制御回路の論理回路を図６に示す。図６においてＡ
０，Ａ１は３２ビットＣＰＵより出力されるアドレス信
号の第１ビット，第２ビットの信号、ＯＰＴ０，ＯＰＴ
１はＣＰＵから出力されるデータ転送幅切替信号であ
る。また、ＣＡＳ！はＤＲＡＭコントローラより出力さ
れる列アドレスストローブ信号、ＣＡＳ０！〜ＣＡＳ３
！は図３に示した拡張メモリに対する４本の列アドレス
ストローブ信号である。図６に示した論理回路の真理値
表を表２に示す。
る本来の３２ビットＣＰＵのレーザプリンタ内の拡張メ
モリ制御回路の論理回路を図６に示す。図６においてＡ
０，Ａ１は３２ビットＣＰＵより出力されるアドレス信
号の第１ビット，第２ビットの信号、ＯＰＴ０，ＯＰＴ
１はＣＰＵから出力されるデータ転送幅切替信号であ
る。また、ＣＡＳ！はＤＲＡＭコントローラより出力さ
れる列アドレスストローブ信号、ＣＡＳ０！〜ＣＡＳ３
！は図３に示した拡張メモリに対する４本の列アドレス
ストローブ信号である。図６に示した論理回路の真理値
表を表２に示す。
【００１９】
【表２】
【００２０】このように、ＯＰＴ０，ＯＰＴ１＝０，０
のときＣＡＳ３！〜ＣＡＳ０！が全てアクティブとなっ
てロングワード（３２ビット）単位でデータの読書が行
われ、ＯＰＴ０，ＯＰＴ１＝０，１であって、アドレス
信号Ａ１が０のときは上位ワード（１６ビット）の読書
が行われ、Ａ１＝１のときには下位ワードの読書が行わ
れる。また、ＯＰＴ０，ＯＰＴ１＝１，０のとき、アド
レス信号Ａ１，Ａ０の状態に応じてＣＡＳ３！〜ＣＡＳ
０！が選択され、バイト単位でデータの読書が行われ
る。
のときＣＡＳ３！〜ＣＡＳ０！が全てアクティブとなっ
てロングワード（３２ビット）単位でデータの読書が行
われ、ＯＰＴ０，ＯＰＴ１＝０，１であって、アドレス
信号Ａ１が０のときは上位ワード（１６ビット）の読書
が行われ、Ａ１＝１のときには下位ワードの読書が行わ
れる。また、ＯＰＴ０，ＯＰＴ１＝１，０のとき、アド
レス信号Ａ１，Ａ０の状態に応じてＣＡＳ３！〜ＣＡＳ
０！が選択され、バイト単位でデータの読書が行われ
る。
【００２１】なお、１６ビットＣＰＵを備えるデータ処
理システムでは、図３に示した３２ビット用の拡張メモ
リ以外に図７に示す１６ビット用の拡張メモリをも使用
することができる。図７において２３は図３に示した第
１・第２のＤＲＡＭと同一構成の１６ビットＤＲＡＭで
ある。この拡張メモリ２に対してはアドレス信号ＣＧＡ
８〜ＣＧＡ０、ＲＡＳ！、ＣＡＳ１！およびＣＡＳ０！
がそれぞれ与えられ、１６ビットデータ幅のデータライ
ンによってＣＰＵと接続される。この１６ビット用拡張
メモリを接続した場合には、ＤＲＡＭコントローラから
出力される１９番目のアドレス信号ＣＧＡ１８がローレ
ベルであるとき選択されることになる。
理システムでは、図３に示した３２ビット用の拡張メモ
リ以外に図７に示す１６ビット用の拡張メモリをも使用
することができる。図７において２３は図３に示した第
１・第２のＤＲＡＭと同一構成の１６ビットＤＲＡＭで
ある。この拡張メモリ２に対してはアドレス信号ＣＧＡ
８〜ＣＧＡ０、ＲＡＳ！、ＣＡＳ１！およびＣＡＳ０！
がそれぞれ与えられ、１６ビットデータ幅のデータライ
ンによってＣＰＵと接続される。この１６ビット用拡張
メモリを接続した場合には、ＤＲＡＭコントローラから
出力される１９番目のアドレス信号ＣＧＡ１８がローレ
ベルであるとき選択されることになる。
【００２２】なお、実施例では第１・第２のＤＲＡＭに
対する行アドレスストローブ信号ＲＡＳ！を共通に与
え、列アドレスストローブ信号ＣＡＳ！をＣＡＳ３！〜
ＣＡＳ０！として選択的に与えるように構成したが、逆
に列アドレスストローブ信号ＣＡＳ！を共通に与え、行
アドレスストローブ信号ＲＡＳ！をＲＡＳ３！〜ＲＡＳ
０！として選択的に与えるように構成してもよい。
対する行アドレスストローブ信号ＲＡＳ！を共通に与
え、列アドレスストローブ信号ＣＡＳ！をＣＡＳ３！〜
ＣＡＳ０！として選択的に与えるように構成したが、逆
に列アドレスストローブ信号ＣＡＳ！を共通に与え、行
アドレスストローブ信号ＲＡＳ！をＲＡＳ３！〜ＲＡＳ
０！として選択的に与えるように構成してもよい。
【００２３】
【発明の効果】この発明によれば、例えば１６ビット用
拡張メモリ以外にも３２ビット用拡張メモリを１６ビッ
トＣＰＵを備えるデータ処理システムにおける拡張メモ
リとして利用することができ、同一の拡張メモリを有効
に利用できるようになる。
拡張メモリ以外にも３２ビット用拡張メモリを１６ビッ
トＣＰＵを備えるデータ処理システムにおける拡張メモ
リとして利用することができ、同一の拡張メモリを有効
に利用できるようになる。
【図１】この発明の実施例であるレーザープリンタの制
御部の構成を示すブロック図である。
御部の構成を示すブロック図である。
【図２】ＤＲＡＭコントローラの構成を示すブロック図
である。
である。
【図３】３２ビット用拡張メモリの構成を示すブロック
図である。
図である。
【図４】ワイヤードオア回路の構成を示す図である。
【図５】拡張メモリ制御回路の一部の構成を示す論理回
路図である。
路図である。
【図６】３２ビットＣＰＵを備えるレーザープリンタに
用いられる拡張メモリ制御回路の構成を示す論理回路図
である
用いられる拡張メモリ制御回路の構成を示す論理回路図
である
【図７】１６ビット用拡張メモリの構成を示すブロック
図である。
図である。
Claims (1)
- 【請求項１】 それぞれＤＲＡＭ構成の内部メモリと拡
張メモリに対しアドレス信号、ＲＡＳ信号、ＣＡＳ信号
およびイネーブル信号をそれぞれ出力するＤＲＡＭコン
トローラと、前記ＤＲＡＭコントローラへアドレス信号
と読書制御信号を与え、メモリとの間でデータ信号の入
出力を行うＣＰＵを備えた本体機器と、前記拡張メモリ
を設けた拡張メモリユニットからなるデータ処理システ
ムにおいて、 前記拡張メモリを、それぞれアドレス信号入力端子とＲ
ＡＳ信号入力端子とＣＡＳ信号入力端子とデータ信号入
出力端子を備えたデータ幅Ｄビット（Ｄは８以上の整
数）の第１・第２のＤＲＡＭからなる２Ｄビット用拡張
メモリとして構成し、 前記拡張メモリに対する最上位アドレス信号の反転信号
とＤＲＡＭコントローラの出力するＣＡＳ信号またはＲ
ＡＳ信号との論理積を第１のＤＲＡＭに対するＣＡＳ信
号またはＲＡＳ信号として出力し、前記最上位アドレス
信号とＤＲＡＭコントローラの出力するＣＡＳ信号また
はＲＡＳ信号との論理積を第２のＤＲＡＭに対するＣＡ
Ｓ信号またはＲＡＳ信号として出力するアドレスストロ
ーブ信号選択生成手段と、 前記拡張メモリの２組のＤビットデータ信号をワイヤー
ドオアしてＤビットのデータ信号にするワイヤードオア
回路とを本体機器側に設けて成るデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27744092A JPH06131251A (ja) | 1992-10-15 | 1992-10-15 | データ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27744092A JPH06131251A (ja) | 1992-10-15 | 1992-10-15 | データ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06131251A true JPH06131251A (ja) | 1994-05-13 |
Family
ID=17583601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27744092A Pending JPH06131251A (ja) | 1992-10-15 | 1992-10-15 | データ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06131251A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011013949A (ja) * | 2009-07-02 | 2011-01-20 | Konica Minolta Business Technologies Inc | データ処理装置、データ処理方法、およびデータ処理プログラム |
-
1992
- 1992-10-15 JP JP27744092A patent/JPH06131251A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011013949A (ja) * | 2009-07-02 | 2011-01-20 | Konica Minolta Business Technologies Inc | データ処理装置、データ処理方法、およびデータ処理プログラム |
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