JPH047657A - メモリ間データ転送方式 - Google Patents
メモリ間データ転送方式Info
- Publication number
- JPH047657A JPH047657A JP10908190A JP10908190A JPH047657A JP H047657 A JPH047657 A JP H047657A JP 10908190 A JP10908190 A JP 10908190A JP 10908190 A JP10908190 A JP 10908190A JP H047657 A JPH047657 A JP H047657A
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- memory
- cpu
- control signal
- address
- data
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 76
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＣＰＵバスに複数のメモリが接続されタマイ
クロプロセノサ応用システム等に適用可能なメモリ間デ
ータ転送方式に関する。
クロプロセノサ応用システム等に適用可能なメモリ間デ
ータ転送方式に関する。
従来の技術
従来、第３図に示すようなシステムにおいて、Ａメモリ
加をソース、Ｂメモリ２１をデスティネーションとする
メモリ間データ転送を行う場合、まずＣＰＵ２２はリー
ドサイクルに入シ、リードアドレス情報をアドレスバス
ｎに出力してＡメモリ加に対するリード制御信号を出力
することにより、Ａメモリ加よシデータをデータバス討
に出力させ、このデータをＣＰＵ２２の内部レジスタに
ランチする。次にＣＰＵ２２はライトサイクルに入シ、
アドレスバスおにライトアドレス情報を出力し、内部レ
ジスタのデーターをデータバス討に出し、同時にＢメモ
リ２１に対するライト制御信号を出力することにより、
転送データをＢメモリ２１にライトさせている。
加をソース、Ｂメモリ２１をデスティネーションとする
メモリ間データ転送を行う場合、まずＣＰＵ２２はリー
ドサイクルに入シ、リードアドレス情報をアドレスバス
ｎに出力してＡメモリ加に対するリード制御信号を出力
することにより、Ａメモリ加よシデータをデータバス討
に出力させ、このデータをＣＰＵ２２の内部レジスタに
ランチする。次にＣＰＵ２２はライトサイクルに入シ、
アドレスバスおにライトアドレス情報を出力し、内部レ
ジスタのデーターをデータバス討に出し、同時にＢメモ
リ２１に対するライト制御信号を出力することにより、
転送データをＢメモリ２１にライトさせている。
このようなＣＰＵ転送によるメモリ間データ転送動作の
タイミング図を第４図に示す。
タイミング図を第４図に示す。
またＤＭＡ （ダイレクト・メモリ・アクセス）による
メモリ間データ転送方式もある。これは多量のデータの
転送に適する方式であ！？、ＣＰＵバスにＤＭＡＣ（Ｄ
ＭＡコントローラ）を接続し、ＣＰＵでソース側メモリ
の先頭アドレスとディスディネーション側メモリの先頭
アドレス、及び転送語数をＤＭＡＣにセットし、その後
はＣＰＵはバスを解放し、ＤＭＡＣの制御により上記Ｃ
ＰＵ転送の場合と同様のリードサイクルとライトサイク
ルを繰り返すことにより、データバスを介しメモリ間デ
ータ転送を行う。
メモリ間データ転送方式もある。これは多量のデータの
転送に適する方式であ！？、ＣＰＵバスにＤＭＡＣ（Ｄ
ＭＡコントローラ）を接続し、ＣＰＵでソース側メモリ
の先頭アドレスとディスディネーション側メモリの先頭
アドレス、及び転送語数をＤＭＡＣにセットし、その後
はＣＰＵはバスを解放し、ＤＭＡＣの制御により上記Ｃ
ＰＵ転送の場合と同様のリードサイクルとライトサイク
ルを繰り返すことにより、データバスを介しメモリ間デ
ータ転送を行う。
発明が解決しようとする課題
しかし、ＣＰＵ転送によるメモリ間データ転送方式は、
１ワードのメモリ間転送にＣＰＵのリードサイクルとラ
イトサイクルの２サイクルを必要とするため、高速転送
ができないという問題があった。また、ＤＭＡＣを用い
るメモリ間データ転送方式は多量のデータのメモリ間転
送を高速に行うことができるが、ＤＭＡ転送の制御が複
雑であるためにハード量が多くコスト高であるとともに
、少量のデータ転送の場合には転送準備の時間を含める
と実質的な転送速度が下がるという問題があった。
１ワードのメモリ間転送にＣＰＵのリードサイクルとラ
イトサイクルの２サイクルを必要とするため、高速転送
ができないという問題があった。また、ＤＭＡＣを用い
るメモリ間データ転送方式は多量のデータのメモリ間転
送を高速に行うことができるが、ＤＭＡ転送の制御が複
雑であるためにハード量が多くコスト高であるとともに
、少量のデータ転送の場合には転送準備の時間を含める
と実質的な転送速度が下がるという問題があった。
本発明は、上述の問題点に鑑みてなされたもので、ＤＭ
ＡＣを使用せず、少ないハード量でメモリ間の高速デー
タ転送を行うだめのメモリ間データ転送方式を提供する
ことを目的とする。
ＡＣを使用せず、少ないハード量でメモリ間の高速デー
タ転送を行うだめのメモリ間データ転送方式を提供する
ことを目的とする。
課題を解決するだめの手段
本発明は上述の課題を解決するため、ＣＰＵのリード制
御信号よりメモリ間データ転送のためのリード制御信号
及びライト制御信号を生成するコマンド制御回路と、Ｃ
ＰＵのアドレスバスに出されたアドレス情報の演算によ
りアドレス情報を生成するアドレス演算回路と、特定の
二つのメモリ間のデータ転送を行う場合に、特定の二つ
のメモリの一方のメモリに、それをＣＰＵアドレスバス
から切り離してアドレス演算回路により生成されたアド
レス情報を入力させるとともに、特定の二つのメモリに
、それぞれをＣＰＵの制御線から切り離してコマンド制
御回路により生成されたリード制御信号またはライト制
御信号を入力させる回路とを有し、ＣＰＵの１リードサ
イクルにょシ特定の二つのメモリ間でＣＰＵのデータバ
スを介し１単位のデータ転送を行うという構成を備える
ものである。
御信号よりメモリ間データ転送のためのリード制御信号
及びライト制御信号を生成するコマンド制御回路と、Ｃ
ＰＵのアドレスバスに出されたアドレス情報の演算によ
りアドレス情報を生成するアドレス演算回路と、特定の
二つのメモリ間のデータ転送を行う場合に、特定の二つ
のメモリの一方のメモリに、それをＣＰＵアドレスバス
から切り離してアドレス演算回路により生成されたアド
レス情報を入力させるとともに、特定の二つのメモリに
、それぞれをＣＰＵの制御線から切り離してコマンド制
御回路により生成されたリード制御信号またはライト制
御信号を入力させる回路とを有し、ＣＰＵの１リードサ
イクルにょシ特定の二つのメモリ間でＣＰＵのデータバ
スを介し１単位のデータ転送を行うという構成を備える
ものである。
作用
本発明は上述の構成によって、例えば、システムにＡメ
モリとＢメモリがあって、ＢメモリがＣＰＵのアドレス
バスから切り離されてアドレス演算回路よシアドレス情
報を入力され、またコマンド制御回路からリード制御信
号がＡメモリに、ライト制御信号がＢメモリに入力され
ることにより、ＣＰＵのリードサイクルのみの繰シ返し
にょシ、ＣＰＵを経由せず、ＣＰＵデータバス経由でＡ
メモリからＢメモリへ大量のデータを高速に転送できる
。
モリとＢメモリがあって、ＢメモリがＣＰＵのアドレス
バスから切り離されてアドレス演算回路よシアドレス情
報を入力され、またコマンド制御回路からリード制御信
号がＡメモリに、ライト制御信号がＢメモリに入力され
ることにより、ＣＰＵのリードサイクルのみの繰シ返し
にょシ、ＣＰＵを経由せず、ＣＰＵデータバス経由でＡ
メモリからＢメモリへ大量のデータを高速に転送できる
。
実施例
第１図は本発明の一実施例の概略構成図であシ、第２図
はメモリ間データ転送動作時のタイミング図である。
はメモリ間データ転送動作時のタイミング図である。
第１図に示すように、ここに示すシステムにおいては、
ＣＰＵ１によりアクセス可能なメモリとしてＡメモリ２
とＢメモリ３があシ、通常は、ＣＰＵＩのアドレスバス
９、データバス１０及び制御線ａ（リード制御信号、ラ
イト制御信号等）に接続される。コマンド制御回路４は
、ｃＰＵｌの制御線ａの信号（リード制御信号、ライト
制御信号）のタイミング変換をして、メモリ間データ転
送のためのリード制御信号及びライト制御信号を生成す
る回路である。マルチプレクサ５は、ｃＰＵｌの制御線
ａまたはコマンド制御回路４の出力線すを選択してＡ、
Ｂメモリ２，３に接続する回路である。アドレス演算回
路６は、アドレスバス９上のアドレス情報の演算を行っ
てアドレス情報を生成する回路である。マルチプレクサ
７は、ＣＰＵＩのアドレスバス９またはアドレス演算回
路６の出力線Ｃを選択してＢメモリ３に接続する回路で
ある。コントロール回路８は、ＣＰＵ１の制御によりマ
ルチプレクサ５．７の入力選択信号ｄを“Ｈｉｇｈ″ま
たは“Ｌｏｗ”に設定する回路である。
ＣＰＵ１によりアクセス可能なメモリとしてＡメモリ２
とＢメモリ３があシ、通常は、ＣＰＵＩのアドレスバス
９、データバス１０及び制御線ａ（リード制御信号、ラ
イト制御信号等）に接続される。コマンド制御回路４は
、ｃＰＵｌの制御線ａの信号（リード制御信号、ライト
制御信号）のタイミング変換をして、メモリ間データ転
送のためのリード制御信号及びライト制御信号を生成す
る回路である。マルチプレクサ５は、ｃＰＵｌの制御線
ａまたはコマンド制御回路４の出力線すを選択してＡ、
Ｂメモリ２，３に接続する回路である。アドレス演算回
路６は、アドレスバス９上のアドレス情報の演算を行っ
てアドレス情報を生成する回路である。マルチプレクサ
７は、ＣＰＵＩのアドレスバス９またはアドレス演算回
路６の出力線Ｃを選択してＢメモリ３に接続する回路で
ある。コントロール回路８は、ＣＰＵ１の制御によりマ
ルチプレクサ５．７の入力選択信号ｄを“Ｈｉｇｈ″ま
たは“Ｌｏｗ”に設定する回路である。
以上のように構成されたシステムにおいて、以下その動
作を説明する。
作を説明する。
通常は、入力選択信号ｄは“Ｌｏｗ”にセットされてい
るため、マルチプレクサ５はＣＰＵ制御ｉ１ａを選択す
るので、Ａ、Ｂメモリ２，３のコマンド入力端子に制御
線ａの信号が入力する。またマルチプレクサ７はアドレ
スバス９を選択するので、Ａ、Ｂメモリ２，３のアドレ
ス入力端子にアドレスバス９上のアドレス情報が入力す
る。しだがって、ＣＰＵＩはＡ、Ｂメモリ２，３をそれ
ぞれ直接的にアクセス可能である。
るため、マルチプレクサ５はＣＰＵ制御ｉ１ａを選択す
るので、Ａ、Ｂメモリ２，３のコマンド入力端子に制御
線ａの信号が入力する。またマルチプレクサ７はアドレ
スバス９を選択するので、Ａ、Ｂメモリ２，３のアドレ
ス入力端子にアドレスバス９上のアドレス情報が入力す
る。しだがって、ＣＰＵＩはＡ、Ｂメモリ２，３をそれ
ぞれ直接的にアクセス可能である。
次にＡメモリ２からＢメモリ３への高速データ転送動作
を説明する。この場合、ＣＰＵ１はまずコントロール回
路８をアクセスして入力選択信号ｄを“Ｈｉｇｈ”にセ
ントさせる。これにより、マルチプレクサ５はコマンド
制御回路４の出力線すを選択するので、Ａ、Ｂメモリ２
，３のコマンド入力端子はＣＰＵ制御線ａから切り離さ
れてコマンド制御回路４の出力線すに接続される。また
マルチプレクサ７はアドレス演算回路６の出力線Ｃを選
択するので、Ｂメモリ３のアドレス入力端子はアドレス
バス９から切り離されてアドレス演算回路６の出力線Ｃ
に接続される。
を説明する。この場合、ＣＰＵ１はまずコントロール回
路８をアクセスして入力選択信号ｄを“Ｈｉｇｈ”にセ
ントさせる。これにより、マルチプレクサ５はコマンド
制御回路４の出力線すを選択するので、Ａ、Ｂメモリ２
，３のコマンド入力端子はＣＰＵ制御線ａから切り離さ
れてコマンド制御回路４の出力線すに接続される。また
マルチプレクサ７はアドレス演算回路６の出力線Ｃを選
択するので、Ｂメモリ３のアドレス入力端子はアドレス
バス９から切り離されてアドレス演算回路６の出力線Ｃ
に接続される。
このように接続された状態において、ＣＰＵ１がＡメモ
リ２のダミーリードを行うと、コマンド制御回路４は、
ＣＰＵ１の制御線ａに出力されるリード制御信号よシ、
第２図に示すようなタイミングのリード制御信号及びラ
イト制御信号を生成する。この生成されたリード制御信
号はＡメモリ２のコマンド入力端子に、ライト制御信号
はＢメモリ３のコマンド入力端子にそれぞれ入力する。
リ２のダミーリードを行うと、コマンド制御回路４は、
ＣＰＵ１の制御線ａに出力されるリード制御信号よシ、
第２図に示すようなタイミングのリード制御信号及びラ
イト制御信号を生成する。この生成されたリード制御信
号はＡメモリ２のコマンド入力端子に、ライト制御信号
はＢメモリ３のコマンド入力端子にそれぞれ入力する。
したがって、ＣＰＵアドレスバス９上のアドレス情報に
より指定されたＡメモリ２のアドレスの記憶データがリ
ードされ、データバス１０に出力される。このデータは
、アドレス演算回路６により生成されたアドレス情報に
より指定されたＢメモリ３のアドレスにライトされる。
より指定されたＡメモリ２のアドレスの記憶データがリ
ードされ、データバス１０に出力される。このデータは
、アドレス演算回路６により生成されたアドレス情報に
より指定されたＢメモリ３のアドレスにライトされる。
このように、ＣＰＵ１の１リードサイクルのみで、ＣＰ
Ｕ１を経由させずに、１ワードのデータをＡメモリ２か
らＢメモリ３に転送することができるため、ＣＰＵ１の
リードサイクルのみの繰シ返しによって、従来のＣＰＵ
転送による方式に比ベタモリ間で多量のデータを高速に
転送することができる。
Ｕ１を経由させずに、１ワードのデータをＡメモリ２か
らＢメモリ３に転送することができるため、ＣＰＵ１の
リードサイクルのみの繰シ返しによって、従来のＣＰＵ
転送による方式に比ベタモリ間で多量のデータを高速に
転送することができる。
また、メモリ間データ転送のために追加するハードウェ
アはコマンド制御回路４、アドレス演算回路６、それに
バス切り離し及び信号入力切り替えのためのマルチプレ
クサ５，７及びコントロール回路８だけであって、いず
れも小規模の簡単な回路でよいため、ＤＭＡＣを使用す
る方式よシも低コストである。また、ＤＭＡＣのような
面倒な設定操作が不要で、そのための時間により転送デ
ータ量が少ない場合の転送時間が増加することもない。
アはコマンド制御回路４、アドレス演算回路６、それに
バス切り離し及び信号入力切り替えのためのマルチプレ
クサ５，７及びコントロール回路８だけであって、いず
れも小規模の簡単な回路でよいため、ＤＭＡＣを使用す
る方式よシも低コストである。また、ＤＭＡＣのような
面倒な設定操作が不要で、そのための時間により転送デ
ータ量が少ない場合の転送時間が増加することもない。
発明の効果
以上の説明から明らかなように、本発明は、二つのメモ
リ間のデータ転送の場合に、一方のメモリをＣＰＵアド
レスバスから切り離しアドレス演算回路よシアドレスを
与え、そのメモリ及び他方のメモリにコマンド制御回路
で生成したリード制御信号及びライト制御信号をそれぞ
れ与えることによって、ＣＰＵのリードサイクルのみに
よ少メモリ間データ転送を行うため、ＤＭＡＣを用いる
方式に比べ低コストで高速のメモリ間データ転送が可能
になるという効果を有するものである。
リ間のデータ転送の場合に、一方のメモリをＣＰＵアド
レスバスから切り離しアドレス演算回路よシアドレスを
与え、そのメモリ及び他方のメモリにコマンド制御回路
で生成したリード制御信号及びライト制御信号をそれぞ
れ与えることによって、ＣＰＵのリードサイクルのみに
よ少メモリ間データ転送を行うため、ＤＭＡＣを用いる
方式に比べ低コストで高速のメモリ間データ転送が可能
になるという効果を有するものである。
第１図は本発明の一実施例システムの概略構成図、第２
図は同システムにおけるメモリ間データ転送動作のタイ
ミング図、第３図はＣＰＵ転送によ少メモリ間データ転
送を行うシステムの概略構成図、第４図は第３図システ
ムにおけるメモリ間データ転送動作のタイミング図であ
る。 １・・・ＣＰＵ、２・・・Ａメモリ、３・・・Ｂメモリ
、４・・・コマンド制御回路、５・・・マルチプレクサ
、６・・・アドレス演算回路、 ７・・・マルチプレクサ、 ８・・・コ ントロール回路、 ９・・・ＣＰＵアドレスバス、 １０・・・ ＣＰＵデータバス。
図は同システムにおけるメモリ間データ転送動作のタイ
ミング図、第３図はＣＰＵ転送によ少メモリ間データ転
送を行うシステムの概略構成図、第４図は第３図システ
ムにおけるメモリ間データ転送動作のタイミング図であ
る。 １・・・ＣＰＵ、２・・・Ａメモリ、３・・・Ｂメモリ
、４・・・コマンド制御回路、５・・・マルチプレクサ
、６・・・アドレス演算回路、 ７・・・マルチプレクサ、 ８・・・コ ントロール回路、 ９・・・ＣＰＵアドレスバス、 １０・・・ ＣＰＵデータバス。
Claims (1)
- ＣＰＵによりアクセスされる複数のメモリを有するシス
テムにおいて、前記ＣＰＵのリード制御信号よりメモリ
間データ転送のためのリード制御信号及びライト制御信
号を生成するコマンド制御回路と、前記ＣＰＵのアドレ
スバスに出されたアドレス情報の演算によりアドレス情
報を生成するアドレス演算回路と、前記複数のメモリ中
の特定の二つのメモリ間のデータ転送を行う場合に、前
記特定の二つのメモリの一方のメモリに、それを前記Ｃ
ＰＵアドレスバスから切り離して前記アドレス演算回路
により生成されたアドレス情報を入力させるとともに、
前記特定の二つのメモリに、それぞれを前記ＣＰＵの制
御線から切り離して前記コマンド制御回路により生成さ
れたリード制御信号またはライト制御信号を入力させる
回路とを有し、前記ＣＰＵの１リードサイクルにより前
記特定の二つのメモリ間で前記ＣＰＵのデータバスを介
し１単位のデータ転送を行うことを特徴とするメモリ間
データ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10908190A JPH047657A (ja) | 1990-04-25 | 1990-04-25 | メモリ間データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10908190A JPH047657A (ja) | 1990-04-25 | 1990-04-25 | メモリ間データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH047657A true JPH047657A (ja) | 1992-01-13 |
Family
ID=14501118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10908190A Pending JPH047657A (ja) | 1990-04-25 | 1990-04-25 | メモリ間データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH047657A (ja) |
-
1990
- 1990-04-25 JP JP10908190A patent/JPH047657A/ja active Pending
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