JPS62236197A - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
- Publication number
- JPS62236197A JPS62236197A JP61078768A JP7876886A JPS62236197A JP S62236197 A JPS62236197 A JP S62236197A JP 61078768 A JP61078768 A JP 61078768A JP 7876886 A JP7876886 A JP 7876886A JP S62236197 A JPS62236197 A JP S62236197A
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- JP
- Japan
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- rcs
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- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 1
- 239000010902 straw Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はランダムアクセスメモリに関するものである
。
。
＠３図は従来のランダムアクセスメモリの構成を示すブ
ロック図である。図において（１）はメモリアレイ（ｍ
ｅｍｏｒｙ ａｒｒａｙ ）、（２）はロウアドレスバ
ッフ−ｙ （ｒｏｗ ａｄｄｒｅｓｓ ｂｕｆｆｅｒ
）、 （３）はロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ
）、（４）はコラムアドレスバッフｙ （ｃｏｌｕｍ
ｎ ａｄｄｒｅｓｓ ｂｕｆｆｅｒ ）、（５）はコラ
ムデコーダ（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ ）、 （
６）はセンスアンプ（５ｅｎｓｅ ａｍｐｌｉｆｉｅｒ
）、（７）は制御回路、（８）は入出力回路、（９）
はロウアドレスストローブ信号（以下風子と略記する）
の入力端子、（１０）はコラムアドレスストローブ信号
（以下ＣＡＳと略記する）の入力端子、（１１）は読出
し／書込み制御信号（以下Ｗと略記する）の入力端子、
（１２）は入力データの入力端子、（１３）は出力デー
タの出力端子である。またロウアドレスバッファ（２１
とコラムアドレスバッファの端子りはロード信号入力端
子である。
ロック図である。図において（１）はメモリアレイ（ｍ
ｅｍｏｒｙ ａｒｒａｙ ）、（２）はロウアドレスバ
ッフ−ｙ （ｒｏｗ ａｄｄｒｅｓｓ ｂｕｆｆｅｒ
）、 （３）はロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ
）、（４）はコラムアドレスバッフｙ （ｃｏｌｕｍ
ｎ ａｄｄｒｅｓｓ ｂｕｆｆｅｒ ）、（５）はコラ
ムデコーダ（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ ）、 （
６）はセンスアンプ（５ｅｎｓｅ ａｍｐｌｉｆｉｅｒ
）、（７）は制御回路、（８）は入出力回路、（９）
はロウアドレスストローブ信号（以下風子と略記する）
の入力端子、（１０）はコラムアドレスストローブ信号
（以下ＣＡＳと略記する）の入力端子、（１１）は読出
し／書込み制御信号（以下Ｗと略記する）の入力端子、
（１２）は入力データの入力端子、（１３）は出力デー
タの出力端子である。またロウアドレスバッファ（２１
とコラムアドレスバッファの端子りはロード信号入力端
子である。
第４図は８ｇ３図の各部の動作を示す動作タイムチャー
トである。第３図の回路の動作は従来よく知られている
のでｊＸ４図について簡単に説明する。
トである。第３図の回路の動作は従来よく知られている
のでｊＸ４図について簡単に説明する。
ＲＡＳはロウアドレスバッファ（２１の端子りへ入力さ
れているのでＲＡＳの立下シ時点でロウアドレスバッフ
ァ（２）へはロウアドレスが取込まれ、従りてロウアド
レスバッファ（２）の内容は第４図ロウアドレスで示す
ように変化する。同様に、て−の立下り時点でコラムア
ドレスバッファ１４：の内容は第４図コラムアドレスで
示すようＫＲ化する。ロウアドレスバッファ（２）とコ
ラムアドレスバッファ１４）の内容はそれぞれロウデコ
ーダ１３１とコラムデコーダ（５１でデコードされてメ
モリアレイ＋１１中のアクセスすべき番地が定められる
。この番地に誓込みを行うときは、゛旧西とＣＡＳが論
理「Ｌ」の時にに／Ｗ ｔ−論理「Ｌ」にすることによ
って入力データが人出、 力回路（８１とセンスアン
７＋６１Ｍてメモリアレイ＋Ｈ中のアクセスされている
番地に書込まれる。
れているのでＲＡＳの立下シ時点でロウアドレスバッフ
ァ（２）へはロウアドレスが取込まれ、従りてロウアド
レスバッファ（２）の内容は第４図ロウアドレスで示す
ように変化する。同様に、て−の立下り時点でコラムア
ドレスバッファ１４：の内容は第４図コラムアドレスで
示すようＫＲ化する。ロウアドレスバッファ（２）とコ
ラムアドレスバッファ１４）の内容はそれぞれロウデコ
ーダ１３１とコラムデコーダ（５１でデコードされてメ
モリアレイ＋１１中のアクセスすべき番地が定められる
。この番地に誓込みを行うときは、゛旧西とＣＡＳが論
理「Ｌ」の時にに／Ｗ ｔ−論理「Ｌ」にすることによ
って入力データが人出、 力回路（８１とセンスアン
７＋６１Ｍてメモリアレイ＋Ｈ中のアクセスされている
番地に書込まれる。
アクセスされている番地のデータを読出すとき論理ｒｈ
」にしておけばセンスアン７’ ＋６１ 、人出ヵ回路
（８）ヲ経て端子（１３） Ｋデータを読出すことがで
きる。
」にしておけばセンスアン７’ ＋６１ 、人出ヵ回路
（８）ヲ経て端子（１３） Ｋデータを読出すことがで
きる。
以上のように従来の装置ではメモリアレイにアクセスす
べきアドレスを取込むためにはＲＡＳ 。
べきアドレスを取込むためにはＲＡＳ 。
ＣＡＳの２つの信号を必要とし、これらの信号を入力す
る端子も２個必要であるという問題点があった。
る端子も２個必要であるという問題点があった。
この発明は上記のような問題点ｔ−解決するためになさ
れたもので、 ＲＡＳ 、 ＣＡＳの２つの信号の代り
に単一のストローブ信号（仮にこの信号ＩＲｃｓと°略
記する）を使用することができるランダムアクセスメモ
リをイ萼ることを目的としている。
れたもので、 ＲＡＳ 、 ＣＡＳの２つの信号の代り
に単一のストローブ信号（仮にこの信号ＩＲｃｓと°略
記する）を使用することができるランダムアクセスメモ
リをイ萼ることを目的としている。
この発明の装置ではＲＣ８の立下り点でロウアドレスと
取込み、 ＲＣ８の立上り点でコラムアドレス金取込む
ようにした。
取込み、 ＲＣ８の立上り点でコラムアドレス金取込む
ようにした。
外部からランダムアクセスメモリへ入力する信号の入力
端子ｔ−１個減少することができる。
端子ｔ−１個減少することができる。
以下この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示すブロック図で、ｗｃ
３図と同一符号は同−又は相轟部分金示し、（１４）は
ロウアドレスストローブとコラムアドレスストローブと
を兼ねるストローブ信号ＲＣ８の入力端子、（１５）は
インバータである。
３図と同一符号は同−又は相轟部分金示し、（１４）は
ロウアドレスストローブとコラムアドレスストローブと
を兼ねるストローブ信号ＲＣ８の入力端子、（１５）は
インバータである。
鷹２図は第１図の各部の動作を示す動作タイムチャート
である。第２図について第１図の動作を説明する。［８
の立下り点でロウアドレスバッフＴ１２１にロウアドレ
スが取込まれる。ま之虻Ｓはイア／（−タ（１５）によ
って波形を反転してコラムアドレスバッファ（４）の端
子りに入力されているので、１−Ｃ８の立上り点でコラ
ムアドレスがコラムアドレスバッファ（４）に取込まれ
る。ロウアドレスバッファ１２）トコラムアドレスバッ
ファ（４）の内容は８ｇ２図にロウアドレス、コラムア
ドレスとして示すようＫＫ化し、したがって■Ｓの立上
り時点以後メモリアレイ＋１１内のアクセスされる番地
が決定されている。そして、コラムアドレスが取込まれ
てからある期間Ｔの間Ｋ Ｒ／Ｗ が立下れば、書込
みサイクルとなシ、入力データは入出力回路（８１から
センスアンプ（６）を経て当該番地に書込まれ、また期
間Ｔの間Ｋ Ｒ／Ｗ が論理ｒＨＪであれば読出しサ
イクルとなり、当該番地のデータがセンスアンプ１６）
。
である。第２図について第１図の動作を説明する。［８
の立下り点でロウアドレスバッフＴ１２１にロウアドレ
スが取込まれる。ま之虻Ｓはイア／（−タ（１５）によ
って波形を反転してコラムアドレスバッファ（４）の端
子りに入力されているので、１−Ｃ８の立上り点でコラ
ムアドレスがコラムアドレスバッファ（４）に取込まれ
る。ロウアドレスバッファ１２）トコラムアドレスバッ
ファ（４）の内容は８ｇ２図にロウアドレス、コラムア
ドレスとして示すようＫＫ化し、したがって■Ｓの立上
り時点以後メモリアレイ＋１１内のアクセスされる番地
が決定されている。そして、コラムアドレスが取込まれ
てからある期間Ｔの間Ｋ Ｒ／Ｗ が立下れば、書込
みサイクルとなシ、入力データは入出力回路（８１から
センスアンプ（６）を経て当該番地に書込まれ、また期
間Ｔの間Ｋ Ｒ／Ｗ が論理ｒＨＪであれば読出しサ
イクルとなり、当該番地のデータがセンスアンプ１６）
。
人出力１包路（８１を経て続出される。
以上のようにこの発明によれば、ＲＡＳ 、 ＣＡＳ。
代りに１（ＡｓとＣＡＳとを兼ねた［８を用いたので、
従来のランダムアクセスメモリに比し信号入力端子を１
端子少なくすることができる。
従来のランダムアクセスメモリに比し信号入力端子を１
端子少なくすることができる。
第１図はこの発明の一実施例金示すブロック図、＠２図
は第１因の各部の動作を示す動作タイムチャート、８１
４３図は従来のランダムアクセスメモリの叫成を示すブ
ロック図、＠４図は藁３１の各部の動作と示す動作タイ
ムチャート。 ＋１１はメモリアレイ、（２１はロウアドレスバ・Ｚフ
ァ、（３）はロウデコーダ、（４）はコラムアドレスバ
ッファ、（５１はコラムデコーダ、 １６＋ｄセンスア
ンプ、（７１は制両回路。
は第１因の各部の動作を示す動作タイムチャート、８１
４３図は従来のランダムアクセスメモリの叫成を示すブ
ロック図、＠４図は藁３１の各部の動作と示す動作タイ
ムチャート。 ＋１１はメモリアレイ、（２１はロウアドレスバ・Ｚフ
ァ、（３）はロウデコーダ、（４）はコラムアドレスバ
ッファ、（５１はコラムデコーダ、 １６＋ｄセンスア
ンプ、（７１は制両回路。
Claims (1)
- 【特許請求の範囲】 外部から入力されるアドレス信号のうちロウアドレスが
書込まれるロウアドレスバッファと上記アドレス信号の
うちコラムアドレスが書込まれるコラムアドレスバッフ
ァとを有するランダムアクセスメモリにおいて、 １ビットのストローブ信号を入力し、このストローブ信
号の論理「Ｈ」から論理「Ｌ」への変化を用いた制御に
よって上記ロウアドレスを上記ロウアドレスバッファに
書込み、上記ストローブ信号の論理「Ｌ」から論理「Ｈ
」への変化を用いた制御によって上記コラムアドレスを
上記コラムアドレスバッファに書込む手段を備えたこと
を特徴とするランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61078768A JPS62236197A (ja) | 1986-04-04 | 1986-04-04 | ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61078768A JPS62236197A (ja) | 1986-04-04 | 1986-04-04 | ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62236197A true JPS62236197A (ja) | 1987-10-16 |
Family
ID=13671082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61078768A Pending JPS62236197A (ja) | 1986-04-04 | 1986-04-04 | ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62236197A (ja) |
-
1986
- 1986-04-04 JP JP61078768A patent/JPS62236197A/ja active Pending
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