JPS6246892B2 - - Google Patents
Info
- Publication number
- JPS6246892B2 JPS6246892B2 JP59205797A JP20579784A JPS6246892B2 JP S6246892 B2 JPS6246892 B2 JP S6246892B2 JP 59205797 A JP59205797 A JP 59205797A JP 20579784 A JP20579784 A JP 20579784A JP S6246892 B2 JPS6246892 B2 JP S6246892B2
- Authority
- JP
- Japan
- Prior art keywords
- eprom
- program
- circuit
- gate
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010365 information processing Effects 0.000 claims description 9
- 230000006870 function Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置、特にプログラムのデバ
ツク機構を有する情報処理装置に関するものであ
る。
ツク機構を有する情報処理装置に関するものであ
る。
従来書込み、消去可能読出し専用メモリ
（EPROM）を内蔵した情報処理装置において
は、使用者が自由にプログラムを書込み、消去出
来るEPROMに書込まれたプログラムに対して、
そのデバツクデータチエツクが容易な様に外部か
らプログラムメモリをアクセスしてプログラムの
内容をチエツク可能な機能が付加されている場合
がほとんどである。
（EPROM）を内蔵した情報処理装置において
は、使用者が自由にプログラムを書込み、消去出
来るEPROMに書込まれたプログラムに対して、
そのデバツクデータチエツクが容易な様に外部か
らプログラムメモリをアクセスしてプログラムの
内容をチエツク可能な機能が付加されている場合
がほとんどである。
しかしながら、外部からプログラムメモリの内
容がチエツク可能である事はデバツク終了後装置
に組込まれて製品として出荷された後は、第３者
がデバツク機能を利用して書込まれているプログ
ラムメモリの内容を自由に知る事が出来、プログ
ラムデータを秘密にしておくことができないとい
う重大な欠点を有していた。
容がチエツク可能である事はデバツク終了後装置
に組込まれて製品として出荷された後は、第３者
がデバツク機能を利用して書込まれているプログ
ラムメモリの内容を自由に知る事が出来、プログ
ラムデータを秘密にしておくことができないとい
う重大な欠点を有していた。
一方、プログラムメモリにマスクROMを使用
した場合は、マスクROMの構造上チツプの外観
を電子顕微鏡等で調べる事により、プログラムの
内容を知る事が出来るが、EPROMの場合は
EPROMの保持データの違いによる構造上の差は
全く無く、外観調査をしてもわからないという特
徴がある。
した場合は、マスクROMの構造上チツプの外観
を電子顕微鏡等で調べる事により、プログラムの
内容を知る事が出来るが、EPROMの場合は
EPROMの保持データの違いによる構造上の差は
全く無く、外観調査をしてもわからないという特
徴がある。
従つて外部よりEPROMをアクセスしてプログ
ラムの内容をチエツクするというデバツク機能が
無ければ、プログラムの秘密は完全に保たれる。
しかしながら、装置からデバツク機能を取り除く
ことはメモリへ書き込まれたデータに対する信頼
性を低下させることになり、大きな不都合を生じ
させる。
ラムの内容をチエツクするというデバツク機能が
無ければ、プログラムの秘密は完全に保たれる。
しかしながら、装置からデバツク機能を取り除く
ことはメモリへ書き込まれたデータに対する信頼
性を低下させることになり、大きな不都合を生じ
させる。
本発明の目的は、メモリに書き込まれたプログ
ラムの内容をチエツクする機能を損なうことなく
第３者に対してプログラムの内容の秘密を保持出
来る情報処理装置を提供するものである。
ラムの内容をチエツクする機能を損なうことなく
第３者に対してプログラムの内容の秘密を保持出
来る情報処理装置を提供するものである。
上記目的を達成するため本発明の基本的構成は
外部操作により入力される入力信号によつてプロ
グラムメモリに書き込まれたプログラムデータの
読み出しを可能とする情報処理装置において、前
記入力信号を強制的に無効にする手段を付加した
ことを特徴とする。また、他の構成は、読み出さ
れるプログラムデータを本来のデータとは異なる
データに変更する手段を設けたことを特徴とす
る。
外部操作により入力される入力信号によつてプロ
グラムメモリに書き込まれたプログラムデータの
読み出しを可能とする情報処理装置において、前
記入力信号を強制的に無効にする手段を付加した
ことを特徴とする。また、他の構成は、読み出さ
れるプログラムデータを本来のデータとは異なる
データに変更する手段を設けたことを特徴とす
る。
以下、図面を参照して本発明の情報処理装置の
一実施例をメモリ部にEPROMセルを使用した１
チツプマイロコンピユータを適用して詳細に説明
する。
一実施例をメモリ部にEPROMセルを使用した１
チツプマイロコンピユータを適用して詳細に説明
する。
第１図は本実施例の１チツプマイクロコンピユ
ータのブロツク図を示すもので、１チツプ内にデ
ータ演算処理及び制御を行う中央処理装置１と、
プログラムメモリとしてのROM２と、読み出し
書込み可能メモリRAM３と、周辺装置（キーボ
ード、プリンター、外部プロセツサ等）とのデー
タ転送を行なう入出力装置４とを有し、相互にバ
ス５で接続されている。
ータのブロツク図を示すもので、１チツプ内にデ
ータ演算処理及び制御を行う中央処理装置１と、
プログラムメモリとしてのROM２と、読み出し
書込み可能メモリRAM３と、周辺装置（キーボ
ード、プリンター、外部プロセツサ等）とのデー
タ転送を行なう入出力装置４とを有し、相互にバ
ス５で接続されている。
更に、ROM２にはユーザの要求に応じたプロ
グラムデータの書き込みあるいは消去が可能な
EPROMが内蔵されており、EPROM1ビツトセル
は第２図に示す回路記号で表わされコントロール
ゲート６、ドレイン電極７、ソース電極８及びフ
ローテイングゲート９を有しており、その構造は
第３図の様になる。ここで説明を簡単にするため
EPROMはＮチヤンネルEPROMを例にして説明
する。
グラムデータの書き込みあるいは消去が可能な
EPROMが内蔵されており、EPROM1ビツトセル
は第２図に示す回路記号で表わされコントロール
ゲート６、ドレイン電極７、ソース電極８及びフ
ローテイングゲート９を有しており、その構造は
第３図の様になる。ここで説明を簡単にするため
EPROMはＮチヤンネルEPROMを例にして説明
する。
第３図において、ＮチヤンネルEPROMはＰ型
基板上にソース領域１４及びドレイン領域１５と
してのＮ型拡散層あるいは埋め込み層を有し、ゲ
ート領域上には酸化膜１１を介してフローテイン
グゲート１３とコントロールゲート１２とを有す
る。
基板上にソース領域１４及びドレイン領域１５と
してのＮ型拡散層あるいは埋め込み層を有し、ゲ
ート領域上には酸化膜１１を介してフローテイン
グゲート１３とコントロールゲート１２とを有す
る。
第３図に示されたフローテイングゲート１３は
初期状態及び、消去後は接地電位（GND）であ
る。従つてコントロールゲート１２にプラスの電
圧を加えるとソース１４とドレイン１５の間は導
通する。この状態をデータ“０”と仮定すればデ
ータ“１”はコントロールゲート１２及びドレイ
ン１５に一定時間プラスの高電圧を印加し、ソー
スドレイン間に電流を流すことによつてフローテ
イングゲート１３にマイナスの電荷を貯えた状態
である。従つてデータ“１”の状態では、コント
ロールゲート１２に通常のプラス電圧を印加して
もドレイン、ソース間には電界がかからず導通し
ない。
初期状態及び、消去後は接地電位（GND）であ
る。従つてコントロールゲート１２にプラスの電
圧を加えるとソース１４とドレイン１５の間は導
通する。この状態をデータ“０”と仮定すればデ
ータ“１”はコントロールゲート１２及びドレイ
ン１５に一定時間プラスの高電圧を印加し、ソー
スドレイン間に電流を流すことによつてフローテ
イングゲート１３にマイナスの電荷を貯えた状態
である。従つてデータ“１”の状態では、コント
ロールゲート１２に通常のプラス電圧を印加して
もドレイン、ソース間には電界がかからず導通し
ない。
第４図は本発明の一実施例で、デバツク機構の
回路構成の一部でデバツク制御信号出力段を示し
たもので同図のＶCC，ＶDDは電源端子である。本
実施例ではQ1〜Q7がＮチヤンネルMOSFETであ
るからＶCC，ＶDDは動作状態ではプラス電圧が印
加される。又これらＮチヤンネルFETのうち、
Q1，Q3，Q5は負荷MOSFETとして作用する。
回路構成の一部でデバツク制御信号出力段を示し
たもので同図のＶCC，ＶDDは電源端子である。本
実施例ではQ1〜Q7がＮチヤンネルMOSFETであ
るからＶCC，ＶDDは動作状態ではプラス電圧が印
加される。又これらＮチヤンネルFETのうち、
Q1，Q3，Q5は負荷MOSFETとして作用する。
第４図の具体的な回路構成は、負荷
MOSFETQ1，Q3，Q5のドレイン電極は夫々電源
端子ＶDD，ＶCCに接続され、夫々ゲート電極はソ
ース電極に接続され、夫々のソース電極は
MOSFETQ2，Q4，Q6のドレイン電極接続され
る。又FETQ1ソース及びQ2のドレイン電極は、
FETQ4のゲート電極に、FETQ3のソース及び
FETQ4のドレイン電極はFETQ6のゲート電極に
接続される。更にFETQ6のドレイン，ソース電
極は対応するMOSFETQ7のドレイン，ソース電
極に接続されFETQ2，Q4，Q6，Q7のソース電極
は接地されている。ここで、入力信号I1は
FETQ2のゲートに、入力信号I2はFETQ7のゲー
トに印加され、出力信号ＯはFETQ6，Q7のドレ
インから出力される。かかる構成の本実施例にお
いて、MOSFETQ4は第２図及び第３図に示す
EPROMビツトセルにより形成されており、出力
信号Ｏは、外部から内部のEPROM中のプログラ
ムメモリを指定してその内容を出力バツフアを通
じて外部へ出力しデバツク処理を行うための制御
信号である。つまり外部からのデバツク処理要求
としてFETQ7のゲートに加えられる入力信号I2
をロウレベル（接地レベル）にする事により出力
端Ｏをハイレベルにして制御信号をEPROMプロ
グラムメモリ部へ出力することにより、プログラ
ムメモリの内容を外部へ出力しデバツク処理を行
なう回路構成となつている。この時入力信号I1は
ロウレベルに保持され、図中のEPROMセルQ4
は、初期状態（デバツク開始状態）あるいは紫外
線照射によりフローテイングゲートの蓄積電荷消
去後ではコントロールゲートにより印加されるゲ
ート信号により制御可能で入力信号I1がロウレベ
ルであればQ4は導通状態となりFETQ6のゲート
にはロウレベルが加えられしや断状態となる。従
つて出力端Ｏは入力信号I2によつて制御され、I2
がロウレベルの時はハイレベルの制御信号がメモ
リへ出力され外部からのプログラムメモリの指定
要求が満たされデバツク処理を実行することがで
きる。
MOSFETQ1，Q3，Q5のドレイン電極は夫々電源
端子ＶDD，ＶCCに接続され、夫々ゲート電極はソ
ース電極に接続され、夫々のソース電極は
MOSFETQ2，Q4，Q6のドレイン電極接続され
る。又FETQ1ソース及びQ2のドレイン電極は、
FETQ4のゲート電極に、FETQ3のソース及び
FETQ4のドレイン電極はFETQ6のゲート電極に
接続される。更にFETQ6のドレイン，ソース電
極は対応するMOSFETQ7のドレイン，ソース電
極に接続されFETQ2，Q4，Q6，Q7のソース電極
は接地されている。ここで、入力信号I1は
FETQ2のゲートに、入力信号I2はFETQ7のゲー
トに印加され、出力信号ＯはFETQ6，Q7のドレ
インから出力される。かかる構成の本実施例にお
いて、MOSFETQ4は第２図及び第３図に示す
EPROMビツトセルにより形成されており、出力
信号Ｏは、外部から内部のEPROM中のプログラ
ムメモリを指定してその内容を出力バツフアを通
じて外部へ出力しデバツク処理を行うための制御
信号である。つまり外部からのデバツク処理要求
としてFETQ7のゲートに加えられる入力信号I2
をロウレベル（接地レベル）にする事により出力
端Ｏをハイレベルにして制御信号をEPROMプロ
グラムメモリ部へ出力することにより、プログラ
ムメモリの内容を外部へ出力しデバツク処理を行
なう回路構成となつている。この時入力信号I1は
ロウレベルに保持され、図中のEPROMセルQ4
は、初期状態（デバツク開始状態）あるいは紫外
線照射によりフローテイングゲートの蓄積電荷消
去後ではコントロールゲートにより印加されるゲ
ート信号により制御可能で入力信号I1がロウレベ
ルであればQ4は導通状態となりFETQ6のゲート
にはロウレベルが加えられしや断状態となる。従
つて出力端Ｏは入力信号I2によつて制御され、I2
がロウレベルの時はハイレベルの制御信号がメモ
リへ出力され外部からのプログラムメモリの指定
要求が満たされデバツク処理を実行することがで
きる。
一方、プログラムメモリへプログラムを書込む
ために第４図の電源ＶDDを使用したい場合には、
入力信号I1をハイレベルに設定し、EPROMセル
Q4のコントロールゲートをロウレベルになる様
に制御すればＶDDにEPROMのプログラムメモリ
を書込むために高電圧を印加してもEPROMセル
Q4に変化はなく、初期状態を保持することがで
きる。従つて、デバツク時プログラムメモリを外
部より制御する機能は保持される。更に、
EPROMのプログラムメモリに書込み、デバツク
が終了し、外部よりプログラムメモリを制御する
必要が無くなつた時点で入力信号I1をロウレベル
に設定し同時に電源ＶDDにデバツク時の供給電圧
より、高くフローテイングゲートにマイナス電荷
を蓄積できるような高電圧を印加する。つまり
EPROMセルQ4のコントロールゲートとドレイン
にこのような高電圧を加え、ドレイン，ソース間
に大電流を流す事によつてEPROMセルQ4のフロ
ーテイングゲートにマイナスの電荷を貯えること
によりEPROMセルQ4は常時しや断状態となり外
部よりプログラムメモリを制御する機能を禁止す
る。
ために第４図の電源ＶDDを使用したい場合には、
入力信号I1をハイレベルに設定し、EPROMセル
Q4のコントロールゲートをロウレベルになる様
に制御すればＶDDにEPROMのプログラムメモリ
を書込むために高電圧を印加してもEPROMセル
Q4に変化はなく、初期状態を保持することがで
きる。従つて、デバツク時プログラムメモリを外
部より制御する機能は保持される。更に、
EPROMのプログラムメモリに書込み、デバツク
が終了し、外部よりプログラムメモリを制御する
必要が無くなつた時点で入力信号I1をロウレベル
に設定し同時に電源ＶDDにデバツク時の供給電圧
より、高くフローテイングゲートにマイナス電荷
を蓄積できるような高電圧を印加する。つまり
EPROMセルQ4のコントロールゲートとドレイン
にこのような高電圧を加え、ドレイン，ソース間
に大電流を流す事によつてEPROMセルQ4のフロ
ーテイングゲートにマイナスの電荷を貯えること
によりEPROMセルQ4は常時しや断状態となり外
部よりプログラムメモリを制御する機能を禁止す
る。
即ちプログラムメモリを外部よりアクセスする
機能の禁止状態について詳細に説明すると、
EPROMセルQ4のフローテイングゲートにマイナ
ス電荷が貯えられている状態では、入力信号I1の
レベルに無関係にEPROMセルQ4はしや断状態を
続ける。従つて動作状態ではFETQ6のゲートに
はハイレベルが印加されFETQ6は常時導通状態
となる。つまり出力端Ｏは入力信号I1，I2に無関
係にロウレベルを保持し、外部よりプログラムメ
モリを読み出す事が出来なくなる。この様な状態
を解除するには紫外線照射等の方法により
EPROMセルQ4をもとの初期状態に戻さなければ
ならない。しかしながら紫外線照射等を行えば
EPROMであるプログラムメモリのデータもすべ
て消去されてしまい、プログラムの秘密性は完全
に保たれる。
機能の禁止状態について詳細に説明すると、
EPROMセルQ4のフローテイングゲートにマイナ
ス電荷が貯えられている状態では、入力信号I1の
レベルに無関係にEPROMセルQ4はしや断状態を
続ける。従つて動作状態ではFETQ6のゲートに
はハイレベルが印加されFETQ6は常時導通状態
となる。つまり出力端Ｏは入力信号I1，I2に無関
係にロウレベルを保持し、外部よりプログラムメ
モリを読み出す事が出来なくなる。この様な状態
を解除するには紫外線照射等の方法により
EPROMセルQ4をもとの初期状態に戻さなければ
ならない。しかしながら紫外線照射等を行えば
EPROMであるプログラムメモリのデータもすべ
て消去されてしまい、プログラムの秘密性は完全
に保たれる。
以上説明した様に本実施例によればプログラム
メモリとしてのEPROM内蔵１チツプマイクロコ
ンピユータにおいてプログラムメモリのプログラ
ムデバツク機能を損う事なく、プログラムメモリ
内のプログラムの完全な秘密保持を達成できる。
メモリとしてのEPROM内蔵１チツプマイクロコ
ンピユータにおいてプログラムメモリのプログラ
ムデバツク機能を損う事なく、プログラムメモリ
内のプログラムの完全な秘密保持を達成できる。
尚本実施例で提示した制御信号Ｏの使用法とし
てプログラムメモリのプログラムデータを読み出
し出力する出力バツフアあるいはラツチ回路の制
御信号として使えば、外部操作によりデバツク等
所定の処理を実行するときは制御信号Ｏにより出
力バツフア等を導通状態に設定し、処理完了後は
外部からの操作によりこの制御信号Ｏを駆動させ
ることができなくすれば本発明の目的は達成され
る。使用法として、出力バツフア、ラツチ回路の
他プログラムデータの読み出しに必要とされる機
能部、例えばアドレス指定用のプログラムカウン
タの制御や、デコーダ回路、チツプセレクト回路
等の制御信号として用いてもよい。特にチツプセ
レクト回路の制御信号に適用した場合には、プロ
グラムデータの出力を禁止してもよいが、外部か
らの入力信号の入力時複数個のメモリブロツクか
ら同時に複数個のプログラムデータが読み出され
るようチツプ選択信号を出力することにより、バ
ス上に出力される正規のプログラムデータを混ぜ
合わせてプログラムデータの認知を不可能にする
ようにしてもよい。又、プログラムメモリとして
EPROMセル構成の例を示したが、マスクROM
構成のメモリに適用しても制御信号発生回路に使
用したEPROMを消去しない限りはメモリの秘密
性は保たれるものである。更に実施例として紫外
線消去式EPROM，ＮチヤンネルMOSFETで説
明したが本発明はこれらの例に限定されるわけで
なく、EPROMの他の消去方式（例えばＸ線消去
等）のものや、ＰチヤンネルMOSFETでも実現
可能である事は言うまでもない。
てプログラムメモリのプログラムデータを読み出
し出力する出力バツフアあるいはラツチ回路の制
御信号として使えば、外部操作によりデバツク等
所定の処理を実行するときは制御信号Ｏにより出
力バツフア等を導通状態に設定し、処理完了後は
外部からの操作によりこの制御信号Ｏを駆動させ
ることができなくすれば本発明の目的は達成され
る。使用法として、出力バツフア、ラツチ回路の
他プログラムデータの読み出しに必要とされる機
能部、例えばアドレス指定用のプログラムカウン
タの制御や、デコーダ回路、チツプセレクト回路
等の制御信号として用いてもよい。特にチツプセ
レクト回路の制御信号に適用した場合には、プロ
グラムデータの出力を禁止してもよいが、外部か
らの入力信号の入力時複数個のメモリブロツクか
ら同時に複数個のプログラムデータが読み出され
るようチツプ選択信号を出力することにより、バ
ス上に出力される正規のプログラムデータを混ぜ
合わせてプログラムデータの認知を不可能にする
ようにしてもよい。又、プログラムメモリとして
EPROMセル構成の例を示したが、マスクROM
構成のメモリに適用しても制御信号発生回路に使
用したEPROMを消去しない限りはメモリの秘密
性は保たれるものである。更に実施例として紫外
線消去式EPROM，ＮチヤンネルMOSFETで説
明したが本発明はこれらの例に限定されるわけで
なく、EPROMの他の消去方式（例えばＸ線消去
等）のものや、ＰチヤンネルMOSFETでも実現
可能である事は言うまでもない。
第１図は１チツプマイクロコンビユータの基本
構成を示すブロツク図、第２図は本発明の一実施
例として使用されるEPROMのトランジスタセル
の記号を示し、第３図は第２図のEPROMセルの
構造断面図を示し第４図は本発明の一実施例の制
御信号出力回路を示す。 １…中央処理部（CPU）、２…書込み、消去可
能読み出しメモリ（EPROM）のプログラムメモ
リ部、３…読み出し書込み可能メモリ部
（RAM）、４…入出力回路部、５…内部共通バ
ス、１１…SiO2膜、１２…コントロールゲー
ト、１３…フローテイングゲート、１４…ソー
ス、１５…ドレイン、Q1〜Q7…Ｎチヤンネル
MOSFET、Ｏ…出力信号、I1，I2…入力信号、６
…コントロールゲート、７…ドレイン電極、８…
ソース電極、９…フローテイングゲート。
構成を示すブロツク図、第２図は本発明の一実施
例として使用されるEPROMのトランジスタセル
の記号を示し、第３図は第２図のEPROMセルの
構造断面図を示し第４図は本発明の一実施例の制
御信号出力回路を示す。 １…中央処理部（CPU）、２…書込み、消去可
能読み出しメモリ（EPROM）のプログラムメモ
リ部、３…読み出し書込み可能メモリ部
（RAM）、４…入出力回路部、５…内部共通バ
ス、１１…SiO2膜、１２…コントロールゲー
ト、１３…フローテイングゲート、１４…ソー
ス、１５…ドレイン、Q1〜Q7…Ｎチヤンネル
MOSFET、Ｏ…出力信号、I1，I2…入力信号、６
…コントロールゲート、７…ドレイン電極、８…
ソース電極、９…フローテイングゲート。
Claims (1)
- １ 入力信号をうけて、オン／オフするトランジ
スタから前記入力信号に応答した信号を出力する
出力回路と、前記出力回路の動作を無効にするた
めの第１の回路と、該第１の回路に無効を指示す
る信号を印加する第２の回路とを含み、前記第２
の回路は内部に設けられたEPROMを構成する素
子と同一の記憶素子と該記憶素子に無効を指示す
る情報を書き込む書込み制御回路とを有し、前記
書込み制御回路は、前記EPROMに情報が書込ま
れている間にその書込み電圧によつて、前記記憶
素子へ情報が書込まれることを禁止する手段を有
し、前記EPROMとは独立に情報の書込みを行な
うことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205797A JPS60100234A (ja) | 1984-10-01 | 1984-10-01 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205797A JPS60100234A (ja) | 1984-10-01 | 1984-10-01 | 情報処理装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54016637A Division JPS6048771B2 (ja) | 1979-02-14 | 1979-02-14 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60100234A JPS60100234A (ja) | 1985-06-04 |
| JPS6246892B2 true JPS6246892B2 (ja) | 1987-10-05 |
Family
ID=16512841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59205797A Granted JPS60100234A (ja) | 1984-10-01 | 1984-10-01 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60100234A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4855632A (ja) * | 1971-11-12 | 1973-08-04 | ||
| JPS51141537A (en) * | 1975-05-31 | 1976-12-06 | Toshiba Corp | Memory access control device |
-
1984
- 1984-10-01 JP JP59205797A patent/JPS60100234A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4855632A (ja) * | 1971-11-12 | 1973-08-04 | ||
| JPS51141537A (en) * | 1975-05-31 | 1976-12-06 | Toshiba Corp | Memory access control device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60100234A (ja) | 1985-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7440337B2 (en) | Nonvolatile semiconductor memory apparatus having buffer memory for storing a program and buffering work data | |
| KR940002754B1 (ko) | 반도체 집적회로 장치의 제어방법 | |
| JP4199765B2 (ja) | 高電圧スイッチング回路 | |
| JPH02125521A (ja) | 半導体装置 | |
| JPH09180477A (ja) | 不揮発性半導体メモリ装置とその読出及びプログラム方法 | |
| JPS63175300A (ja) | 半導体集積回路装置 | |
| JPH0679440B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS63293800A (ja) | 不揮発性半導体メモリ | |
| JPH0766675B2 (ja) | プログラマブルｒｏｍ | |
| JPH113594A (ja) | 不揮発性メモリおよびデータ書込み、読出し方法 | |
| JP3268732B2 (ja) | 不揮発性半導体メモリ | |
| JPS6246892B2 (ja) | ||
| US6115293A (en) | Non-volatile semiconductor memory device | |
| JPH0734313B2 (ja) | Ｉｃメモリ装置 | |
| JPS6027118B2 (ja) | 半導体メモリ装置 | |
| KR930001653B1 (ko) | 불휘발성 반도체 기억장치 | |
| JPS6048771B2 (ja) | 情報処理装置 | |
| US4802126A (en) | Semiconductor memory device | |
| JPS6128144B2 (ja) | ||
| JPH05290585A (ja) | 電気的に書き込み可能な不揮発性メモリ | |
| JPH04208566A (ja) | 不揮発性半導体記憶装置 | |
| JPH088334B2 (ja) | 半導体集積回路 | |
| JPS59140695A (ja) | 半導体集積回路装置 | |
| JP2534308B2 (ja) | 半導体メモリ | |
| JPH06139785A (ja) | 不揮発性半導体記憶装置 |