KR950014560B1

KR950014560B1 - 불휘발성 기억 장치

Info

Publication number: KR950014560B1
Application number: KR1019880002444A
Authority: KR
Inventors: 나오기 미즈이시; 기요시 마즈바라; 요우 다가모리; 요시고기 오자와
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미다 가쓰시게
Priority date: 1987-03-16
Filing date: 1988-03-09
Publication date: 1995-12-05
Also published as: EP0579274A2; EP0283238A3; US5084843A; US4931997A; DE3856216T2; EP0283238B1; KR890001098A; EP0579274B1; EP0283238A2; DE3856216D1; EP0579274A3; DE3852833D1; HK28396A; DE3852833T2

Abstract

내용 없음.

Description

불휘발성 기억 장치

제 1 도a, 제1도 b는 본발명의 제1실시예와 제2실시예의 개략을 도시하는불휘발성 기억 장치의 블럭 구성도.

제 2 도는 제 1의 실시예의 상세한 것을 도시한 회로 구성도.

제 3 도는 제 1 실시예의 어드레스 디코더의 구성도.

제 4 도 a∼제 4 도 d는 제 1 실시예의 전면 소거시의 타임차트.

제 5 도는 제 2 도의 실시예에 있어서의 전면 소거시의 플로우 차트

제 6 도는 제 2 의 실시예의 상세한 것을 도시하는 회로 구성도.

제 7 도는 제 2 실시예의 어드레스 디코더의 구성도.

제 8 도 a∼제 8 도 f는 제2실시예에 있어서의 전면 소거시의 타임차트.

제 9 도는 본 발명이 적용되는 불휘발성 기억 장치의 기본 구성도

제 10 도 a∼제 10 도 e는 제9도의 기억 장치에 있어서의 라이트시의 타임차트.

제 11 도는 본 발명의 제 3 실시예를 도시한 블럭도.

제 12 도는 본 발명의 제 4 실시예를 도시하는 블럭도.

제 13 도는 제 4 실시예의 상세한 회로도.

제 14 도 a∼제 14 도 n는 제 4 실시예의 동작 파형도.

제 15 도는 본 발명의 제5의 실시예를 도시하는 블럭도.

제 16 도는 본 발명의 제6실시예를 도시하는 블럭도.

제 17 도는 본 발명의 제7실시예를 도시하는 블럭도이다.

본 발명은 반도체 기억 기술 더 상세하게는 전기적으로 라이트 소거가 가능한 불휘발성 기억 장치에 관하며, 불휘발성 기억 장치 및 그 불휘발성 기억 장치를 구비한 마이크로 컴퓨터에 이용해서 유효한 기술에 관한 것이다.

EEPROM(Electrlcally Erasable and Programmable Read OnIy Nlemory)은 불휘발성 기억 장치이고, 또한 전기적으로 리라이트가 가능하지만, 반대로 보존해야 할 데이타가 리라이트 되고마는 우려가 있기 때문에 문제가 되고 있었다. 그래서 불휘발성 기억 장치의 데이타의 보호방법으로서 보안용 비트를 마련하여이 비트의 상태에 의해 기억 장치 외부에서의 액세스를 금지하는 방법이 제안되어 있다. 이와같은 보안용비트에 의한 데이타의 보호 방식에 대해서는 예를들면, Electrocnic Design 1983년 3월 3일 발행, P123∼128 등에 기재되어 있다.

즉, 통상의 리라이트를 목적으로 하는 기억 소자군과는 분리된 불휘발성 기억 소자로 된 라이트 전용의보안성 레지스터를 마련하여 이 레지스터의 특정 비트 상태에 의해 기억 소자군으로의 액세스를 금지한다는 것이다. 이경우, 보안성 레지스터는 기억 소자군의 전면 동시 소거 동작일 때에만 소거를 할 수 있도록 구성되어 있고, 이것에 의해서 기억 소자군내의 데이타를 보호하는 것을 표시하는 보호 정보가 보안성 레지스터에 라이트된 후에는 기억 소자군의 데이타를 파괴하지 않고서는 기억 소자군에 액세스 할 수 없도록 되어있어 데이타의 기밀 보호가 달성된다.

그러나, 이 방법으로는 기억 소자군의 전면 동시 소거에 의해 보안성 레지스터내의 정보다 잃어버려 초기상태와 같은 상태로 되도록 구성되어 있기 때문에 동시 소거후에 메모리가 부정 사용되는 엄리를 제거할 수는 없었다 즉, 기억 장치를 전면 동시 소거에 의해서 초기화 한후에 임의의 부정한 데이타를 라이트해서 재사용 하는 것이 가능하기 때문이다. 이것은 예를들면 캐시 카드등에 응용되어서 금전 정보등 중요한 정보를 기억하고 있을 경우에 문제였다. 또 한쪽에 있어서, EEPROM은 라이트 소거 시간이 길기 때문에 기억용량의 대용량화에 따라 기억 소자군의 전면 소거 기능을 테스트 시간의 단축을 위해서 불가결한 기능으로되어 있어 이들의 양립이 문제로 되어 있었다.

그런데, 기억 소사군의 데이타 선마다 칼럼(열)래치 회로를 마련하여, 로우(행)어드레스마다 일괄해서 라이트를 행하는 것을 가능하게 한 EEPROM이 제안되어 있다.(히다찌 평론사, 소화 61년 7월 25일 발행 「히다찌 평론 제68권 제7호」P75∼78참조) 이 칼럼 래치는 여러개 데이타의 동시 라이트 또는 리라이트를 가능하게 하여 단위 데이타 당의 라이트, 리라이트 시간을 실효적으로 단축하기 위해서만 이용되고 있다.

본 발명의 목적은 기억 소자군의 전면 동시 소거를 가능하게 하면서 또한 필요에 따라서 일부 기억 데이타를 상기 동시 소거후에도 보존할 수 있도록 하는 것에 의해서 기억 장치의 부정한 초기화를 금지하는 것을 가능하게 한 불휘발성 기억 장치를 제공하고 또 이와 같은 일부 데이타의 보존에 의해 고도의 기밀 보호를 가능하게 하는 기술을 제공하는 데 있다.

본 발명의 다른 목적은 비교적 간단한 회로 구성에 의해 불휘발성 기억 장치의 일부의 기억 데이타의 보호를 행하면서 다른 부분으로의 데이타의 라이트 또는 리라이트를 가능하게 한 반도체 기억 장치를 제공하는 것에 있다.

본 발명의 다른 목적은 불휘발성 기억 장치를 내장한 단일칩 마이크로 컴퓨터를 사용한 IC 카드의 악용을 유효하게 방지할 수 있도록 하는 것에 있다.

본 발명의 상기 및 그의의 목적과 새로운 특징에 대해서는 본 명세서의 기술 및 첨부 도면에서 명백하게될 것이다.

본 출원에 있어서 기술되는 발명 중 대표적인 것의 개요를 설명하면 다음에 기술하는 바와 같다

즉, 불휘발성 기억 소자군의 외부에 기억 데이타의 래치 수단을 마련하여 동시 소거에 앞서서 불휘발성기억 소자군의 기억 데이타의 일부를 이 래치 수단에 전송, 유지하고 동시 소거를 행한 후에 상기 래치 수단에 세이브된 데이타의 리라이트를 행하도록 또는 레치 수단에 전송한 데이타에 따라서 그 데이타에 의해지정된 영역 또는 그 이외의 영역에 대해서만 동시 소거를 행하도록 하는 것이다.

상기한 수단에 의하면 일부의 기억 데이타에 대해서는 일단 소거후에 재차 라이트하며 또는 불휘발성 기억 소자 행렬내의 소정의 영역에 데이타 보호 정보를 라이트한 후에는 지정된 영역의 소거를 금지할 수 있게 된다.

이것에 의해서 기억 소자 행렬의 전면 동시 소가가 가능하고 또는 기억 소자 행렬의 부정한 초기화를 방지함과 동시에 데이타 보호를 위한 정보나 제조 번호, 실별 코드 등 일단 라이트를 행한 후에는 변경을 저지해야 할 데이타에 대해서는 전면 소거할 때에도 보존할 수 있도록 하여 불휘발성 기억 장치 더 나아가서는 그것을 내장한 단일칩 마이크로 컴퓨터등의 LSI에 있어서 고도의 기밀 보호를 가능하게 하는 상기 목적을 달성할 수가 있다.

구체적인 실시예를 설명하기 전에 먼저 제9도를 사용해서 본 발명이 적용된 전기적으로 라이트 소거가가능한 불휘발성 기억 장치의 기본 구성에 대하여 설명해 둔다.

제 9 도에 있어서 (1)은 MNOS(metal nitride oxide semlconductor)와 같은 불휘발성 기억 소자가 매트릭스 형상으로 때설된 불휘발성 기억 소자군, (31)은 어드레스 디코더, (35)는 기억 소자군(1)내의 각 데이타선 마다에 마련된 칼럼(열) 래치 회로, (36)은 라이트 소거 제어 회로이다. 어드레스 디코더(31)에 대해서 어드레스 입력 신호 AI, 기억 소자군(1)에 내해서 데이타 신호 DT, 라이트 소거 제어 회로(36)에 대해서 라이트 신호 WE을 각각 가하는 것에 의해 데이타의 라이트 또는 리라이트가 행하여지며, 또 어드레스입력 신호 AI, 리드 신호 RE를 가하는 것에 의해 리드 데이타 DT가 얻어진다 어드레스 입력 신호 AI, 소거 신호 ER을 가하는 것에 의해 지정 어드레스의 데이타 소거가 행하여진다. 또, 어드레스 디코더(31)에내해서 을 셀렉트 신호 AS, 라이트 소거 제어 회로(36)에 대해서 소거 신호 ER을 가하는 것에 의해 기억소자군(1)의 전면 소거가 행하여진다 특히, 제한되지않지만 올 셀렉트 신호 AS가 입력되면 디코더(31)에의해 모든 워드선이 동시에 선택된다 또, 칼럼 래치(35)는 모든 데이타 선에 대응해서 마련되어 있고 이것에 의해서 로우(행)어드레스마다 일괄해서 라이트를 행할 수 있도록 되어 있다.

제10도 A∼제10E는 제9도의 기억 장치에 대한 라이트 또는 리라이트 동작의 타입 차트이다

기억 소자군(1)에 대한 라이트는 제10도 A∼제10도 E에 도시하는 것과 같이 어드레스 입력 신호 AI, 데이타 신호 DT를 부여함과 동시에 라이트 신호 WE를 부여하는 것에 의해 기동된다, 우선, 라이트 소거 제어 회로(36)에 의해서 내부 동작 모드는 리드상태로 되어 지정 로우i어드레스 내의 모든 데이타를 칼럼 래치(35)에 리드하고, 제이브 함과 동시에 데이타 입력을 받아 입력 칼럼 어드레스와 입력 데이타에 따라서칼럼 래치(35)의 내용을 리라이트 한다. 특히 제한되지 않지만 일정 시간, 예를 를면 500μsec경과한 후에데이타 입력 신호의 접수를 종료하고, 내부 동작 모드는 소거 상태로 되어 지정된 로우 어드레스에 상당하는 모든 기억 소자를 소거 상태로 한다 다음에 내부 동작 모드는 라이트 상태로 되어 칼럼 래치(35)의 내용이 지정된 로우 어드레스에 상당하는 기억 소자에 라이트 된다. 상기와 같은 리드-소자-라이트가 일련의 동작으로서 행하여지는 것에 의해서 로우 어드레스 단위의 일괄 라이트가 종료된다. 이때문에 필요한 타이머 기능등이 라이트 소거 제어 회로(36)에 마련되어 있다.

한편, 기억 소자군(1)에 대한 소거는 소거 신호 ER을 부여하는 것에 의해 기동되고 내부 동작 모드는 소거 상태로 되어 올 셀렉트 신호 AS가 "0"상태에서는 어드레스 입력 신호 AI에 대응하는 로우 어드레스에상당한 기억 소자가 선택되어 소거되고 또 을 셀렉트 신호 AS가 "1"상태에서는 모든 기억 소자가 선택되어 소거된다.

또, 로우 어드레스 내의 일부 데이타의 소거는 상기 라이브 동작에 있어서, 미리 지정된 "o" 또는 "r의데이타를 소거해야 할 어드레스에 라이트 하는 것에 의해서 행하여 진다. 즉, 소거 상태가 "0"으로 지정되어 있으면 "0"을, 또 소거 상태가 "1"로 지정되어 있으면 "r을 라이트 하는 것에 의해서 행한다.

제 9 도에 도시하는 바와 같은 구성의 불휘발성 기억 장치에 대해서 본 발명을 적용한 예를 제 1 도에 도시한다.

제 1 도 A, B는 본 발명에 관한 불휘발성 기억 장치의 제 1 및 제 2 의 실시예의 개략적인 것을 도시한다. 특히 제한되지 않지만 제 1 도 A에 도시되어 있는 각 블럭은 주기의 반도체 기술에 의해서 같은 1개의 반도제 칩상에 형성되어 있다. 제1도 B에 도시되어 있는 각 블럭도 마찬가지로 1칩 상에 형성되어 있다.

제 1 도A에 도시한 제 1 의 실시예의 기억 장치(EEPROM)에 있어서는소거 신호ER이 부여되고, 또한을 셀렉트 신호 AS가 "1"로 된 경우에는 우선 불휘발성 기억 소자의 군(1)내에 미리 지정된 로우 어드레스(예를들면 제 1 도 A에 있어서의 제 1행(11)내의 데이타를 칼럼 래치(35)에 리드하여 유지한 후, 기억 소자군(1)의 전면 동시 소거를 행하여 그 후에 칼럼 래치(35)의 내용을 재차 상기 로우 어드레스(11)에 라이트 한다는 일련의 동작이 실행된다.

즉, 이 실시예에서는 전면 소거일 때에 지정된 로우 어드레스에서는 리드-소거-리라이트가 실행되고 그이외의 로우 어드레스에서는 일괄 소거가 실행된다.

한편, 제 1 도 B에 도시하는 제 2 실시예에서는 미리 지정된 로우 어드레스(예를들면 제1행(11)에 로우어드레스를 단위로 한 보호 정보를 넣어둠과 동시에 전면 소거시에 그 지정 로우 어드레스의 데이타를 칼럼래치에 전송하여 그 보호 정보에 따라 일부 로우 어드레스의 데이타 소거를 저지한다는 것이다.

이하, 각각의 실시예에 의해 구체적인 실시예에 대하여 설명한다.

제 2 도는 제 1 실시예에 있어서의 기억 장치의 상세도이다.(31)은 어드레스 디코더, (321)∼(329)는 고전압 제어 회로, (33)은 센스 앰프, (34)는 출력 버퍼, (35)는 칼럼 래치 (36)은 라이트 소거 제어 회로, (111), (112), (121), (122)는 기억 소자를 구성하는 트랜지스터, (113), (123)은 기억 소자의 게이트 전압을 온, 오프하는 트랜지스터이다.

이 실시예에서는 제 9 도의 불휘발성 기억 장치에 있어서의 라이트 소거 제어회로(36)에 대한 라이트 신호WE, 소거 신호 ER의 입력 논리 게이트(51)∼(53), 라이트 소거 제어 회로(36)에서 어드레스 디코더(31)에 대한 제어 신호를 공급하는 신호선(471) 및 칼럼 래치(35)에서 라이트 소거 제어 회로(36)에 대한 제어신호선(48)이 부가 되어 있다.

제 2 도의 기억 장치에 있어서는 표 1에 표시하는 것과 같은 전압 조건을 기억 소자(lll), (112), (121), (122)의 소스 S, 분리 게이트 I, 고압 워드선 WH, 선택 워드선 W, 드레인 D 및 웰영역 WELL에 대해서 부여하는 것에 의해 데이타의 리드나 "0" 또는 "1"의 라이트 소거의 각각의 동작이 행하여진다.

[표 1]

즉, 리드 동작의 경우에는 워드선 W에 대하여 어드레스 디코더(31)에 의해 전원 전압 Vcc(예를들면 5V)를 가하고, 고압 워드선 WH를 OV로 하는 것에 의해서 기억 소자를 선택하여 그 내용(Dout)을 드레인D에서 데이타선(25)에 리드한다. 또, 라이트의 경우에는 어드레스 디코더(31)에 의해 워드선 W에 대하여Vcc의 전압을 가하며, 고압 워드선 WH에는 고전압 제어 회로(321), (322)에서 마찬가지로 Vcc의 전압을가하고, 웰 WELL에 대하여 고전압 제어 회로(324)에서 부의 고전압 -Vpp(예를들면 -12V)를 가하며, 또 라이트 데이타의 "0"/"1"에 따라서 각각 데이타선(D)에 -Vpp/Vcc의 전압을 가하는 것에 의해서 선택한 기억 소자에 "0"/"r을 라이트할 수가 있다.

또, 로우 어드레스 단위의 소거의 경우에는 어드레스에 대응하는 워드선 W의 1개에 대하여 어드레스 디코더(31)에 의해 VcC의 전압을 가해 어드레스에 대응하는 고압 워드선 WH의 1개에 대하여 고전압 제어회로(321), (322)에서 -Vpp의 전압을 가하여 웰(26)에 고전압 제어 회로(324)에서 Vcc의 전압을 가하는것에 의해서 선택한 기억 소자의 내용을 소거한다. 라이트 또는 리라이트 동작에 있어서는 특히 제한되지않지만 제9도에 도시한 회로와 같은 것과 같이 지정 로우 어드레스의 내용의 리드 및 칼럼 래치(35)로의제이브, 칼럼 래치(35)의 내용의 리라이트 동작, 선택 로우 어드레스의 소거 동작 몇 칼럼 래치(35)의 내용의 선택 로우 어드레스로의 라이트 동작이 일련의 동작으로서 라이트 소거 제어 회로(36)의 제어에 의해서행 하여 진다.

본 실시예에 있어서는 제 9 도의 기본 장치에 대하여 또 논리 게이트(51)∼(53)이 추가되며, 또 라이트 소거 제어 회로(36)이 어드레스 디코더(31)도 제어하는 구성으로 되고, 전면 동시 소거의 경우 소거 동작하기전에 미리 지정된 로우 어드레스의 데이타를 칼럼 래치로 제이브하여 소거 동작 후에 상기칼럼 래치의 내용을 상기 로우 어드레스에 라이트 하는 제어가 실행된다.

즉, 제 2 도의 장치에 있어서 전면 동시 소거를 행하기 위해서 올 셀렉트 신호 AS 및 소거 신호 ER을 함께 "1"로 하면 논리 게이트(51), (52)를 거쳐서 제어 신호 C1은 "1"로 되고 논리 게이트(53)을 거쳐서 제어신호 C2는 "0"으로 되어 라이트 소거 제어 회로(36)에 대해서는 상기한 라이트 또는 리라이트와 마찬가지의 동작이 지시된다.

이것에 의해서 기억 장치의 내부 동작은 세이브-소기-라이트의 임련의 동작을 행한다.

제 3 도에 본 실시예에 있어서의 어드레스스 디코더(31)의 주요부의 구성을 도시한다.

AI는 어드레스 입력 신호, AS는 올 셀렉트 신호, CS는 라이트 소거 제어 회로(36)에서 신호선(471)을거쳐서 어드레스 디코더에 대하여 술력되는 제어 신호이다. 통상 동작시에는 즉, 올 셀렉트 신호 AS가 "0"상태에서는 게이트(311), (312)에 의해 어드레스 입력 신호 AI에 따라서 워드선 W1 또는 W2를 선택하기의한 신호가 형성된다. 상기 미리 지정된 제 1 로우 어드레스는 워드선 W1에 대응하는 로우 어드레스이며, 전면 동시 소거의 경우 즉, 올 셀렉트 신호 AS가 논리 "1"의 상태에서는 언제나 선택된다. 한편, 라이트소거 제어 회로(36)에서 신호선(471)을 거쳐서 공급되는 제어 신호 CS는 소거 동작시에만 "1"로 되고 세이브 동작 및 라이트 동작시에는 "0"으로 되도록 되어 있다. 따라서 워드선 W2에 대응하는 로우 어드레스는을 셀렉트 상태에서는 소거 동작시에만 선택되어 소거만이 행해지는 구성으로 되어 있다.

제 4 도에 본 실시예에 있어서 전면 동시 소거 동작의 타임챠트를 도시한다.

전면 동시 소거시에는 라이트 소거 제어 회로(36)의 제어에 따라 상기 제 1 로우 어드레스 내용의 칼러 래치(35)로의 세이브, 전면 동시 소거 및 칼러 래치(35)내용의 상기 지정 로우 어드레스(제1로우 어드레스)로의 리라이트가 일련의 동작으로서 행하여져 상기 지정 로우 어드레스 내용의 보존이 가능화 되고 있다. 즉 제1행째의 워드선 W1은 전면 소거 동작중 계속해서 선택 상태("1"레벨)로 되고, 제 2 행째의 워드선W2는 소거 동작중에만 선택 레벨로 된다.

특히, 제한되지 않지만 상기 세이브 동작에 있어서 데이타의 입력을 받아 상기 칼럼 래치(35)에 세이브한내용을 고쳐서서 리라이트를 행할 수가 있는 구성으로 하여도 좋다. 또, 상기 데이타 입력의 금지 즉 리라이트를 금지하는 구성으로 하여도 좋다. 이 구성은 기억 내용이 기밀보호를 요하는 것과 같은 경우에는 적당할 것이다.

또, 제 2 도의 실시예에서는 특히 제한되지 않지만 상기 칼럼 래치(35)에 세이브한 내용에 보호 정보를 포함시켜, 그 내용에 따라서 상기 전면 동시 소거후에 리라이트를 행하던가, 행하지 않던가를 선택하는 구성으로 되어 있다. 즉, 기억 소자(112)에 상기 보호 정보를 기억시켜 상기 기억 소자(112)에 대응하는 칼럼래치(35)의 유지 데이타를 신호선(48)에 의해서 라이트 소거 제어 회로(36)으로 공급하여 그 동작을 변경하도록 하고 있다. 예를들면 상기 기억 소자(112)의 내용이 "0"이면 상기 신호선(48)이 "0"으로 되어 상기 라이트 소거 제어 회로(36)에 대하여 리라이트를 지시하고 상기 기억 소자(112)의 내용이 "1"의 경우에는 전면 동시 소거에 의해서 동작이 종료되어 상기 리라이트를 행하지 않도록 지시하게 되어 있다.

제 5 도에 본 실시예에 있어서 전면 동시 소거시의 라이트 제어 회로(36)에 의한 제어 순서의 플로우 챠트를 도시한다.

동일 도면에 도시하는 것과 같이 전면 소거시에는 우선 스텝 S1에서 지정 어드레스의 내용을 칼럼 래치에 세이브 한 후, 스텝 S2에서 보호 정보가 "0"인가 "1"인가를 판정한다. 판정 결과가 "0"이면 스텝 S3에서 전면 동시 소거를 행하고 그후에 스텝 S4에서 칼럼 래치의 내용을 지정 어드레스에 또 다시 라이트한다. 한편 스텝 S2에서의 판정 결과가 "1"일때는 스텝 S5로 이행해서 전면 동시 소거만을 실행해서 종료한다.

또한 워드선 단위(로우 어드레스 단위)의 소거는 상기 제 9 도와 마찬가지로 행할 수가 있다.

본 실시예에 의하면 전면 동시 소거만이 가능한 불휘발성 기억 장치에 있어서도 소거를 할때에 일부 기억내용을 보존하는 것이 가능하게 된다.

또, 칼럼 래치 열을 여러개 마련하여 상기 세이브 및 리라이트를 여러번 행하는 것에 의해 보존이 가능한기억 용량을 증가시키는 것도 가능하다.

또한, 상기 실시예에서는 전면 동시 소거 개시 후, 리라이트 완료 이전에 전원 전압이 저하 또는 차단된경우에는 상기 보존을 행할 수 없게 되지만 이것에 대해서는 백업용의 콘덴서를 마련하여 필요한 전력을 콘덴서에 유지하면 전원 전압의 저하, 차단 후에도 기억 장치는 동작을 행하여 상기 보존을 행할 수가 있다. 또는, 기억 소자군(1)의 외부에 또 불휘발성 기억 소자를 마련하여 상기 라이트 완료 이전에 전원 전압의저하, 차단이 생긴 것만을 상기 불휘발성 기억 소자에 기억하고 이후의 동작을 일체 금지하는 구성으로 하면 상기 콘덴서의 용량을 작게 하고, 또한 기밀 보호를 달성할 수가 있다. 단, 소거 및 라이트에 요하는 시간은 10∼50msec이며, 상기한 전원 전압의 저하, 차단은 일반적으로는 문제가 되지 않을 것이다.

제 6 도는 제 1 도 B에 도시하는 제 2 실시예의 구체적인 예를 도시하는 불휘발성 기억 장치의 구성도이다. 본 실시예에 있어서는 제 2 도의 실시예에 도시되어 있는 논리 게이트(51)∼(53)이 제거되고, 올 셀렉트신호 AS가 라이트 소거 제어 회로(36)에 대해서 직접 입력되어 있다. 그리고, 외부에서 전면 동시 소거로서 "1"레벨의 을 셀렉트 신호 AS 및 "1"레벨의 소거 신호 ER이 주어지면 내부 동작 모드는 우선 리드 상태로 되어 제 1 실시예와마찬가지로, 제 1 로우 어드레스의 내용이 칼럼 래치(35)로 전송된다. 이 제1로우어드레서에는 로우 어드레스를 단위로 하는 보호 정보가 저장되어 있고 상기 칼러 래치(35)에 유지된 데이타가 신호선(48)을 거쳐서 소거 허가 신호로서 어드레서 디코더(31)로 입력된다. 그후에, 내부 동작 모드는소거 사태로 되어 상기 소거 허가 신호에 따라서 지정된 로우 어드레스에 대해서만 소거가 행하여진다, 그러나 리라이트 동작은 행하여지지 않는다 또한 이 실시예를 석용한 경우 EEPRONI의 악용을 방지하는네는 IC 메이커 또는 카드 메이커에 있어서 반드시 제 1 로우 어드레스의 보호 정보를 "1"르 해두고 소거를방지하도록 하면 좋다.

제 7 도에 본 실시예에 있어서 어드레스 디코더(31)의 주요부의 구성도를 도시한다.

AI는 어드레스 입력 신호, AS는 을 셀렉트 신호, CS는 라이트 소거 제어 회로(36)에 출력되는 제어 신호, PM1 및 PM2는 칼럼 래치(35)에서 출력되는 소거 허가신호이다.

라이트 소거 제어 회로(36)에 어드레스 디코더(31)로 공급되는 제이 신호 CS는 제 1 의 실시예와 마찬가지로 소거 신호 ER에 따라서 소거 동작시에 있어서만 "1"로 된다. 또, 소거 허가신호 PAI1, PNI2는 상기전면 소거일 때 칼럼 레치(35)로 데이타가 세이브한 후에 칼럼 래치(35)내에 유지된 보호 정보에 따라 형성되어 각각 제 1 의 로우 어드레스와 제2의 로우 어드레스의 내용을 소거하는가 아닌가를 결정한다 특히 제한되지 않지만 PM1, PM2는 소거 동작시에 유효로 되어 "0" 또는 "1"로 되고 그 이외일 때에는 "1"로 고정되어 있다.

PM1, PM2가 "0"으로 되어 있으면 제 7 도의 어드레스 디코더에 있어서 대응하는 워드선은 선택되지 않고소거는 행하여지지 않는다. 이것에 의해서 전면 소거 동작일 때 제1로우 어드레스 내의 유지정보에 따른선택적인 소거가 실행된다.

제 8 도 A~제 8 도 F에 본 실시예에 있어서 동시 소거 동작의 타임 차트를 도시한다.

라이트 소거 제어 회로(36)의 제어에 따라 먼저 내부가 리드 모드로 되어 상기 제1로우 어드레스의 내용이 칼럼 래치(35)로 전송된다 이 상태에서는 워드선 W1만이 선택되어 있다. 다음에 소거 동작 모드로 되어 칼럼 래치(35)에서 출력된 소거 허가 신호가 "1"인 워드선은 선택되어 소거된다 대응하는 소거 허가 신호가 "0"이면 워드선은 비선택으로 되고 소거가 저지되어 기억 내용의 보전이 이루어지게 된다.

본 실시예에 의하면 로우 어드레스를 단위로 하여 임의의 어드레스, 임의의 용량의 기억 소자열의 소거유보를 행하고, 동시 소거 동작 후에드 기억 내용을 보전하는 것이 가능하여 보다 다양한 요구에 따를 수가있다.

또, 상기 보호 정보는 모든 로우 어드레스에 대응할 필요는 없고 예를들면 1비트의 보호 정보로 여러개의 로우어드레스의 보존을 행하든가, 행하지 않든가를 결정하도록 하여도 좋다. 이와같이 하면 상기 보호 정보를 기억하는데 요하는 기억 용량을 작게할 수가 있다.

또, 제 2 의 실시예에 있어서는 보호 정보를 상기 제 1 로우 어드레스에 기억하여 보존을 행하는 로우 어드레스를 고정으로 하여도 좋다. 그 방법으로서는, 예를들면 제 7 도에 있어서 제조 공정에서의 배선의 변경등에 의해 보존을 행하는 워드선에 대응하는 소거 허가 신호 PM1 또는 PM2를 "0"에 고정하는 것에 의해서가능하다. 이와같이 한 경우에는 동시 소거에 앞서는 상기 제 1 로우 어드레스의 세이브 동작은 불필요하게되어 보다 간단한 구조로 할 수가 있다.

이상 설명한 바와 같이 상기 제1실시예에 있어서는 불휘발성 기억 소자군의 외부에 기억 데이타의 래치수단을 마련하여 동시 소거에 앞서서 불휘발성 기억 소자군의 기억 데이타의 일부를 이 래치 수단에 전송보즌하고, 동시 소거를 행한 후에 상기 세이브 데이타의 리라이트를 행하도록 했으므로 전면 소거에 앞서서세이브한 데이타는 소거 후에도 보존하는 작용에 의해 기억 소자군의 전면 동시 소거가 가능하고 또한 기억소자행렬의 부정한 초기화를 방지함과 동시에 데이타 보호를 위한 정보나 제조번호, 식별 코드등 일단 라이트를 행한 후에는 변경을 저지해야 할 데이타에 대해서는 전면 소거일 때에도 보존할 수 있도록 하여 고도의 기밀 보호를 가능하게 하는 효과가 있다.

또, 상기 제 2 실시예에 있어서는 불휘발성 기억 소자군의 외부에 기억 데이타의 레치 수단을 마련하여 래치 수단에 전송한 데이타에 따라서 그 데이타에 의해 지정된 영역 또는 그 이외의 영역에 내해서만이 동시소거를 행하도록 했으므로 불휘발성 기억 소자군내의 소정의 영역에 데이타 보호 정보를 라이트한 후에는지정된 영역의 소거를 금지할 수 있다.는 작용에 의해 기억 소자군의 부정한 초기화를 방지함과 동시에 데이타 보호를 위한 정보나 제조번호, 식별 코드등 일단 라이트를 행한 후에는 변경을 저지해야 할 데이타에 대해서는 전면 소거일때에도 보존을 할 수 있도록 해서 고도의 기밀 보호를 가능하게 하는 효과가 있다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 상시 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 것도 없다.

예를들면, 이상의 설명에서는 주로 로우 어드레스 단위의 라이트 소거가 가능한 불휘발성 기억 장치에 적용한 경우에 내해서 설명했지만 그것에 한정되는 것은 아니고 전기적으로 라이트 소거가 가능한 불휘발성기억 장치, 즉 EEPROM으로서 전기적으로 전면 동시 소거가 가능한 것이면 라이트 및 소거의 단위는 어떠한 것이라도 좋다 또, 라이트와 소거의 단위가 상이하여도 좋다 적어도 제 1 의 실시예는 적용이 가능하다.

또, 칼럼 래치는 모든 데이타 선에 대응시켜서 마련할 필요는 없이 상기와 마찬가지의 동작을 행하는 것이라면 어떠한 것이라도 좋다. 각 회로 블럭의 구체적 회로는 상기와 마찬가지로 동작을 행하는 것이라면 어떠한 것이라도 좋다.

또, 상기 2개의 실시예에서는 불희발성 기억 소자군이 2×2의 매트릭스로 구성되어 있는 것에 대하여 설명했지만 256×256등 임의의 수의 열과 행으로 구성된 불휘발성 기억 소자군을 갖는 기억 장치에 적용할 수가 있다.

제 11 도에는, 본 발명의 제 3 의 실시예가 도시되어 있다. 동일 도면에는 상기에 기술한 제 1 또는 제 2 의실시예의 EEPROM을 내장한 IC 카드용의 단일칩 마이크로 컴퓨터의 1실시예가 도시되어 있다.

특히, 제한되지 않지만 도면 중 1점 쇄선 A로 둘러 쌓여진 각 회로 블럭은 단결정 실리콘 기판과 같은 1개의 반도체 칩 상에서 형성된다.

이 실시예의 단일칩 마이크로 컴퓨터는 특히 제한되지 않지만 프로그램에 따라서 내부의 실행 유니토등을제어해서 바라는 처리를 행하는 마이크로 프로세서부(이하, CPU라 칭한다)(81)과 이 CPU(81)의 동작 프로그램 등이 저장된 리드 전용 메모리인 ROM(read only moemory)(82), 주로 CPU(81)의 작업 영역을제공하는 RAM(랜덤 액제스 메모리)(83) 및 단말기와 같은 외부 장치와의 사이에서 데이타의 송수신을 행하는 직렬 통신 인터페이스(84)등으로 구성되어 이들의 회로는 내부 시스텐 버스(85)를 거쳐서 서로짐속되어있다.

이 실시예에서는 상기 리드 전용 메모리(82)가 제조 공정 도중에서 마스크에 의해서 데이타의 라이트가행해지는 리라이트가 불가능한 마스크 ROM으로 구성되어 있다. 또, 이 마스크 ROM(82)와는 별개로 은행의 금전 정보나 개인 식별 부호등의 사용자에 고유한 데이타가 저장되는 EEPROM(86)과 이 EEPROM(86)으로의 라이트시에 필요한 라이트 전압 Vpp를 발생하는 승압 회로(87)이 칩 A상에 탑재되어 있다.

이 EEPROM(86)은 통상은 CPU(81)에 의해서만 액세스 가능하게 구성되어 있다. 단, 메이커 사이드에있어서 EEPROM(86)의 테스팅을 단시간내에 행할 수 있도록 하기 위해 내부 시스템 버스(85)와는 별도로테스트용의 버스(88)이 마련되어 있음과 동시에 외부에서의 제어 신호 TEST에 의해서 상기 테스트용 버스(88)을 사용하여 CPU를 거치지 많고서 외부에서 직접 EEPROM(86)을 액세스할 수 있도록 하기 위한 모드 설정 회로(89)와 상기 모드 제어 신호 TEST를 입력하기 위한 단자(90)이 마련되어 있다.

그러나, 이 모드 제어용의 단자(90)과 상기 테스트용 버스(88) 및 EEPROM(86)에 대하는 리드 신호RE, 라이트 신호 WE, 소거 신호 ER 및 을 셀렉트 신호 AS를 입력하기 위해 단자(91)은 IC 카드로서의 외부단자에는 접속되지 않고, IC 카드의 외부 단자에 접속되는 것은 직렬 통신용의 I/O 단자(92)와 칩에전원 전압 Vcc와 Vss를 인가하기 위한 전원단자(93), (94) 및 리제트 신호 RES의 입력 단자(95), 클럭CLK의 입력 단자(96)의 5개의 단자뿐이다.

따라서, 이 실시예의 단일칩 마이크로 컴퓨터는 IC 카드내에 봉지된 후에 테스트용 버스(88)을 사용해서EEPROM(86)올 직접 액제스 할 수는 없다.

그러고 EEPROM(86)이 앞서 기술한 실시예와 같이 전면 소거시에 있어서도 일부의 데이타에 대해서는 리라이트에 의해 보존이 가능한 기구로 되어 있으면 EEPROM의 부정한 초기화를 행할 수가 없다. 이것에의해서 EEPROM 내의 금전 정보나 식별 부호등의 중요한 데이타의 변경에 의한 IC 카드의 악용을 방지할수있다.

또, ROM(82)내에는 통상 동작 모드에서 CPU(81)에 의한 EEPROM(86)에 대한 데이타의 리라이트를실행하는 명령 또는 프로그램이 저장되지만 예를들면 EEPROM(86)의 어드레스 디코더의 일부를 변경한것으로 제1로우 어드레스 또는 보호 정보를 넣은 지정 로우 어드레스 CPU(81)이 액세스 할 수 없는 것과같은 구성으로 하는 것도 가능하다. 통상 모드에서 CPU(81)에 의해 EEPROM(86)의 리드나 라이트를 행할 때에 필요한 리드 신호 RE, 라이트 신호 WE, 소거 신호 ER 등의 제어 신호는 CPU(81)에서EEPROM(86)에 대하여 부여할 수 있다.

또, 상기 실시예에서는 EEPROM을 내장한 단일칩 마이크로 컴퓨터를 IC 카드에 사용한 경우에 대하여설명하였지만 ROM 및 RAM을 내장한 단일칩 마이크로 컴퓨터와 EEPROM 칩을 조합해서 카드용의 마이크로 컴퓨터를 구성할 수도 있다.

제12도에는 본 발명의 제4의 실시예인 EEPROM 장치의 블럭도가 도시되어 있다. 동일 도면의 각 회로블럭은 공지된 반도체 집적 회로의 제조 기술에 의해서 특히 제한되지 않지만 단결정 실리콘과 같은 1개의 반도체 기판상에서 형성된다.

메모리 어레이 M-ARY는 통상의 동작상태에 있어서 라이트나 리라이트(소거를 포함)가 가능하게 되는메모리 블럭 MB0와 라이트 및 소거가 금지되는 메모리 블럭 MB1로 분할된다 상기 메모리 블럭 MB1은상기한 바와 같이 라이트 및 소거가 금지되는 것에 의해서 보호해야 할 데이타의 기억 에리어로 된다. 메모리 어레이 M-ARY는 다음에 기술하는 것과 같이 매트릭스 배치된 여러개의 불휘발성 메모리셀과 가로 방향으로 배치된 여러개의 데이타선을 포함하고 있다. 이 실시예에서는 상기 메모리 블럭 MB0와 MB1은 상기 여러개의 워드선이 메모리 블럭 NIB0에 속하는 것과 메모리 블럭 MB1에 속하는 것으로 분할된다

특히, 제한되지 않지만 외부 단자 AX0∼AXm에서 공급되는 어드레스 신호는 X 어드레서 버퍼 XADB로 공급된다, X어드레스 버퍼 XADB는 외부 단자에서 공급되는 어드레스 신호를 받아서 그것과 동상의 내부 어드레스 신호와 역상의 내부 어드레스 신호로 되는 상보 내부 어드레스 신호를 형성해서 X어드레스 디코더 회로 XDCR로 공급한다.

또, 상기 어드레스 버퍼 XADB는 상기 메모리 블럭 MB0와 MB1에 대한액세스의 식별을 행하기 위해 소정의 어드레스 신호를 해독 회로 DEC에 전한다. 예를들면 메모리 어레이NI-ARY를 X방향에 대해서 4분할하여 그중의 3/4의 메모리 에리어를 상기 메모리 블럭 MB0에 할당하고나머지 1/4의 메모리 에리어를 상기 메모리 블럭 MB1에 힐당할 경우에는 상위의 2비트의 X어드레스신호axm와 amx-1이 상기 해독 회로 DEC로 공급되어 디코드된다.

X어드레스 디코더 회로 XDCR은 상기 상보 내부 어드레스 신호를 해독하여 1개의 워드선의 선택 동작을 행한다. 또, 불휘발성 기억 소자는 그의 소자 및 라이트 동작시에는 리드 동작시와 다른 비교적 높은 전압을 필요로 하게 되는 것이다. 그 때문에 X어드레스 디코더 회로 XDCR은 상기 내부 상부 어드레스 신호의해독을 행항과 동시에 제어 회로 CONT에서 공급되는 제어 신호 C1(1개의 신호라고 한정하지 않는다)에따라서 상기 소거 라이트 동작에 있어서는 비교적 높은 전압의 상태에서 메모리 어레이 M-ARY의 워드선을 선택하고, 리드 동작에 있어서는 비교적 낮은 전압의 상태에서 메모리 어레이 M-ARY의 워드선을 선택 상태로 한다.

특히, 제한되지 않지만 외부 단자 AY0∼AYn에서 공급 되는 어드레스 신호는 Y 어드레스 버퍼 YADB로 공급된다. Y어드레스 버퍼 YADB는 외부 단자에서 공급되는 어드레스신호를 받아서 그것과 동상의 내부 어드레스 신호와 역상의 내부 어드레스 신호로 되는 상보 내부어드레스 신호를 형성해서 Y어드레스 디코더 회로 YDCR로 공급된다. Y어드레스 디코더 회로 YDCR은 상기 상보 내부 어드레스 신호를 해독해서 여러개의 비트 단위에서의 데이타의 라이트/리드를 행하기 위해 여러개의 데이타선을 입출력 회로 I/0에접속하는 데이타선 선택 동작을 행한다 이 때문에 상기 메모리 어레이 M-ARY에는 여러개의 데이타선을상기 입출력 회로 I/0에 접속된 여러개의 공통 데이타선에 선택적으로 접속시키는 Y 게이트 또는 칼럼 스위치 회로를 포함하는 것으로 이해하기 바란다. 또 불휘발성 기억 소자는 그 라이트 동작일때에는 데이타선에 대해서 비교적 높은 전압을 공급하는 것이 필요하기 때문에 Y어드레스 디코더 회로 YDCR은 높은 전압의 선택 신호를 형성하는 기능을 갖는다.

입출력 회로 I/O는 예를들면 8비트의 단위로 외부 단자 D0∼D7에서 공급되는 라이트 신호를 받아서 그것을 선택되는 데이타 선에 전하는 라이트 회로와 8비트의 단위로 리드된 네이나를 상기 외부 탄자 D0∼D7에 출력시키는 리드용 회로를 포함하는 것이다. 입출력 회로 I/0에 포함되는 라이트 회로와 리드 회로는제어 회로 CONT에서 공급되는 제어 신호 C3(1개의 신호라고는 한정하지 않음)에 따라서 선택적으로 동작상태로 된다

제어회로 CONT는 기본적으로는 외부 단자에서 공급되는 제어 신호 예를 들면 칩인에이불 신호

, 출력 인에이블 신호

및 라이트 인에이블 신호

와 라이트용 고전압-Vpp를 받아서 동작 모드를 식별하여 그것에 따른 제어 신호 및 타이밍 신호를 발생시킨다.

이 경우 상기 제어 신호

및,

의 조합에 의해 라이트가 지시되면 제어 회로 CONT는 특히 제한되지 않지만 메모리셀의 라이트 동작을 실행하기 전에 선택되는 워드선의 메모리셀의 기억 정보를 리드해서 데이터선에 마련되는 래치 회로에 유지시키는 제 1 동작과 라이트해야 할 데이타를 상기 래치 회로에 내치하는 제2동작과 상기 워드선에 대응한 메모리셀의 소거 동작을 실시하는 제 3 동작 후에 상기 래치 회로에 유지된 데이타를 그 워드선에 대응하는 메모리셀에 실제로 라이트하는 제4동작이 시계열적으로 행하여진다, 이 때문에 제어 회로 CONT는 각각의 동작을 시계열적으로 행하기 위한 다이머 회로를 포삳하고 있다. 이와 같은 동작에 의해서 EEPROM을 외부에서 스테이틱형 RAN4와 마찬가지로 액세스하는 것이 가능하게 된다.

이 실시예에서는 상기한 바와 같이 메모리 블럭 MB0와 NIB1에 대한 소거 라이트 동작을 선택적으르 금지하는 기능을 부가하기 위해 레지스터 REG가 마련된다.

이 레지스터 REG는 특히 제한되지 않지만 라이트 금지 신호 WI와 소거 금지 신호 EI로 되는 2비트의 기억정보를 갖는다. 상기 라이트 금지 신호 WI는 상기 제어회로 CONT로 공급된다. 제어 회로 CONT는 외부단자에서 공급되는 다이트 인에이불 신호

가 저레벨의 라이트동작을 지시하는 것이라도 상기 라이트 금지 신호 WI가 라이트 동작을 금지하는 상대를 표시할 경우에는 제어 회로 CONT는 그접수를 무효로한다.

즉, 라이트 금지 신호 WI가 라이트 인에이불 신호

에 대해서 우선한다. 상기 소거 금지 신호 EI가 상기 해독 회로 DEC의 출력 신호는 OR게이트 회로 G1로 공급뇐다 이 OR게이트 회로 Gl의 출력 신호EI'는 상기 제어회로 CONT로 공급되고, 이 신호 EI가 소거 동작을 금지하는 상대를 표시하는 경우에는상기 제어신호의 조합에 의해서 소거 모드가 지시된 경우 빛 앞서 기술한 라이트 동작중에 행하여지는 소거동작시에 있어서도 제어회로 CONT는 소거 동작을 행하지 않는다.

상기 레지스터 REG에 대한 어드레스 선택 회로 및 데이타 입력 회로는 생략되어 있지만 예를 들면 특정한 1 내지 여러개의 어드레스 단자를 통상의 고레벨보다 높은 레벨로 하는 것에 의해서 상기 레지스터REG의 선택이 행해져 데이타 단자 D0 내지 D7중 어느것인가 2개의 단자에서 유지정보를 공급하는 것이다. 상기한 바와 같이 어드레스 단자를 동상의 고레벨보다 높은 전압으로 하는 것에 의해서 상기 레지스터REG를 지정하는 구성에 있어서는 레지스터 REG를 위해 특별한 어드레스의 할당이 불필요하게 되어 메모리 어레이 M-ARY의 선택 동작과 구별할 수가 있다. 또, 상기 어드레스 단자가 높은 전압으로 되어 레지스터 REG가 선택될 때에는 메모리 어레이 M-ARY의 선택동작이 금지된다 또, 상기 제어 신호 WI와 EI는 외부단자에서 공급하는 구성으로 하여도 좋다 또한, EEPROAI이 단일칩의 마이그로 컫퓨터에 내장될 경우 상기 제어 신호 WI와 EI는 마이그로 컴퓨터의 소정의 레지스터에서 공급되는 구성으로할 수가 있다.

상기 제어 신호 WI와 EI는 기본적으로 메모리 블럭 XlB0와 AIB1의 구별없이 메모리 어레이 AI-ARY의전면에 대한 라이트 금지, 소거 금지를 지시하는 신호이다 그러므로 통상의 동작 상대에시는 양쪽 신호WI 및 EI모두 리세트 상태(논리 "0" )로 되는 것이나 이와 같이 신호 WI와 EI에 의한 제어는 특정한 동작 상태에서 메모리 어레이 M-ARY의 기억 데이타의 전면적인 보호등에 유효하다 또, 도시하지 않지만 필요에 따라서 리드 금지 신호 RI를 레지스터 REG에 마련해서 러드 동작모 선택적으로 금지시키는 기능을 부가하는 것이라도 좋다. 이 리드 동작도 선택적으로 금지시키는 기능은 상기 리드 금지 신호를 클러어(리드 가능 상태)하는 순서로서, 예를 들면 식별 코드를 가하는 것에 의해 기밀성을 필요로 하는 데이타의 리드 금지가 가능하게 된다.

제 13 도에는 상기 제 12 도에 도시된 EEPROM의 메모리 어레이 M-ARY 및 디코더 회로의 1실시예의 회로도가 도시되어 있다.

다음의 설명을 용이하게 하기 위해서 제 13 도에는 1개의 입력 단자 Din과 1개의 출력 단자 Dout와 그들에 관련한 회로 부분이 도시되어 있다. 다른 7개의 입력단자, 출력 단자 및 그들의 단자에 관련한 회로 부분은 도시되어 있지 않지만 제 13 도에 도시되어 있는 것과 마찬가지의 구성으로 되어 있다. 그러나 제어 회로CONT 및 발진 회로 OSC는 8개의 단위 부분(입력단자, 출력단자 및 그들에 관련한 회로 부분)에 대해서 공통이다.

EEPRONI장치는 특히 제한되지 않지만 외부에서 공급되는 +5V와 같은 비교적 낮은 전원 전압 Vcc와 -12VT와 같은 부의 고전압 -Vpp에 의해서 동작된다. 상기 선택회로를 구성하는 X어드레스 디코더XDCR등은 CMOS회로에 의해 구성된다. CMOS회로는 +5V와 같은 비교적 낮은 전원 전압 Vcc가 공급되는 것에 의해서 그 동작을 행한다 따라서 어드레스 디코더 XDGR 및 YDCR에 의해 형성되는 선택/비선택 신호의 레벨은 고레벨이 대략 +5V로 되고, 저레벨이 대략 회로의 접지 전위의 OV로 된다.

도시된 EEPROM 장치를 구성하는 소자 구조 그 자체는, 본 발명에 직접 관계가 없으므로 도시하지 않지만 그 개요는 다음과 같이 된다.

즉, 도시된 장치의 전체는 N형 단결정 실리콘으로 되는 것과 같은 반도제 기판상에 형성된다. MNOS트랜지스터는 N찬넬헝으로 되고 그것은 상기 반도체 기판의 표면에 형성된 P형 웰영역 또는 P형 반도제영역상에 형성된다 N찬넬헝 MOSFET는 마찬가지로 P형 반도체 영역상에 형성된다. P찬넬형 MOSFET는 상기 반도체 기판상에 형성된다. 1개의 메모리셀은 특히 제한되지 않지만 1개의 MNOS 트랜지스터와그것에 직렬 접속된 2개의 MOSFET로 구성된다 1개의 메모리셀에 있어서 1개의 MNOS 트랜지스터와 2개의 MOSFET는 예를 들면 MNOS 트랜지스터의 게이트 전극에 내해서 각각 2개의 MOSFET의 게이트전극의 일부가 오버랩 되는 것과 같은 소위 스택 게이트 구조로 된다. 이것에 의해서 메모리셀의 크기는 그것을 구성하는 1개의 MNOS 트랜지스터와 2개의 MOSFET가 실질적으로 일치 구조로 되는 것에 의해 소형 화된다.

각 메모리셀은 특히 제한되지 않지만 공통 웰영역에 형성된다. X디코더, Y디코더와 같은 CM0S회로를구성하기 위한 N찬넬 XIOSFET는 각 메모리셀을 위한 공통의 P형 웰영역에 대하여 독립으로 된 P형 웰영역에 형성된다

이 구조에 있어서 N형 반도체 기판은 그위에 형성되는 여러개의 P찬넬 MOSFET에 대한 공통의 기체게이트를 구성하여 회로의 전압 전원 전압 Vcc레벨로 된다 CMOS회로를 구성하기 위한 N찬넬 MOSFET의기체 게이트로서의 웰영역은 회로의 접지 전위 0볼트로 유지된다.

제 13 도에 있어서 메모리 어레이 M-ARY는 매트릭스 배치된 여러개의 메모리셀을 포함하고 있다. 1개의메모리셀은 MNOS 트랜지스터 Q2와 그 드레인과 데이타 선(비트선 또는 디지트선) D1의 사이에 마련된어드레스 선택용 MOSFET Q1과 특히 제한되지 않지만 상기 MNOS 트랜지스터 Q2의 소스와 공통 소스사이에 마련된 분리용 MOSFET Q3으로 구성된다. 또, 앞서 기술한 바와 같이 스택 게이트 구조가 체용될경우 XINOS 트랜지스터 Q2의 찬넬 형성 영역에 MOSFET Ql, Q3의 찬넬 형성 영역이 직접적으로 인짐되는 것으로 된다. 그러므로 MNOS 트랜지스더 Q2의 드레인, 소스는 편의상의 용어언 것으로 이해하기 바란다.

동일한 행에 배치된 메모리셀의 각각의 어드레스 선택용 MOSFET Q1등의 게이트는 제1워드선 W11에공통접속되고 그것에 대응한 MNOS 트랜지스터 Q2등의 게이트는 제2워드선 Wl2에 공통짐속되어 있다.·마찬가지로 다른 동일한 행에 배치된 메모리셀의 어드레스 선택동 MOSFET의 MNOS 트랜지스터의 게이트는 각각 제1워드선 W21, 제2워드선 W22에 공통 접속되어 있다.

동일한 열에 배치된 메모리셀의 어드레스 선택용 MOSFET Q1등의 드레인은 데이타 선 D1에 공톤 짐속되어 있다. 마찬가지로 다른 동일한 열에 배치된 메모리셀의 어드레스 선택용 MOSFET의 드레인은 각각 데이타 선 D2에 공통 접속되어 있다. 각 메모리셀에 있어서의 분리용 MOSFET Q3의 소스는 공통으로 되어 공통 소스선 CS를 구성하고 있다.

이 실시예의 메모리 어레이 M-ARY는 대략 다음과 같은 전위에 의해서 동작된다.

먼저, 리드 동작에 있어서 웰영역 WELL의 전위 Vw은 대략 회로의 접지 전위 0볼트와 같은 저레벨로 된다. 공통 소스선 CS는 접지 전위와 실질적으로 같은 저레벨로 된다. 분리용 MOSFET Q3의 게이트에 결합된 제어선은 이들의 MOSFET Q3을 온 상태로 되도록 대략 전원 전압 Vcc와 같은 고레벨로 된다. 각각 MNOS 트랜지스터의 게이트 전극에 결합된 제2워드선 W12 내지 W22는 대략 접지 전위와 같은 전위, 즉 MNOS 트랜지스터의 높은 임계값 전압과 낮은 임계값 전압 사이의 전압으로 된다. 제1워드선 W11 내지 W21중의 선택되어야 할 제1워드선은 대략 전원 전압 Vcc와 같은 선택 레벨 또는 고레벨로 되고 나머지 제1워드선 즉 비선댁 워드선의 대략 접지 전위와 같은 비선택 레벨 또는 저레벨로 된다 데이타 선 D1내지 D2중의 선택되어야 할 데c1타 선에는 전류가 공급된다. 제1워드선에 의해서 선택된 메모리셀에 있어서 MNOS 트랜지스터가 낮은 임계값 전압을 가지고 있으면 그 메모리셀은 그것이 결합된 데이타 선에 대해서 전류 통로를 형성한다. 선택된 메모리셀에 있어서 MNOS 트랜지스터가 높은 임계값 전압을 가지고있으며 그 메모리셀은 실질적으로 전류 통로를 형성하지 않는다. 따라서 메모리셀의 데이타의 리드는 센스전류의 검출에 의해서 행해진다.

라이트 동작에 있어서, 웰영역 WELL은 대략-Vpp와 같은 부의 고전압으로 되고 분리용 MOSFET Q3의 게이트 전극에 결합된 제어선은 그들의 MOSFET Q3을 오프 상태로 되도록 부의 고전압으로 된다. 제 1 워드선 W11 내지 W21은 대략 접지 전위와 같은 비선택 레벨 또는 저레벨 된다. 제2워드선 W12 내지W22중의 1개의 워드선은 대략 전원 전압 Vcc와 같은 선택 레벨로 되고 나머지 제2워드선은 전압 -Vpp에 가까운 부의 고전압으로 된다. 데이타 선은 메모리셀에 라이트되어야 할 데이타에 따라서 대략 전원 전압 Vcc와 같은 고레벨 또는 부전압 -Vpp에 가까운 부의 고전압을 갖는 저레벨로 된다.

소거 동작에 있어서 웰영역 WELL 및 공통 소스선 CS는 대략 전원 전압 Vcc와 같은 소거 레벨 또는 고레벨로 된다. 제1워드선 W11 내지 W21 및 제2워드선 W12 내지 W22는 소거를 위해서 기본적으로는 각각 회로의 전원 전압 Vcc 와 대략 레벨 및 전압 -Vpp에 실질적으로 같은 레벨로 된다. 그러나 이 실시예에 다르면 특히 제한되지 않지만 각 메모리 행마다 메모리셀의 소거가 가능하도록 제1, 제2워드선의 레벨이결정된다. 제1워드선 W11 내지 제21중의 소거가 필요하게 되는 메모리 행에 대응한 제1워드선은 대략전원 전압 Vcc와 같은 소거 레벨로 되고 소거가 필요하지 않는 메모리 행에 대응한 제1워드선은 대략 회로의 짐지 전위가 같은 비소거 레벨로 된다. 제2워드선 W12 내지 W22중의 상기 소거 레벨로 되는 제1워드선과 대응하는 제2워드선은 대략 부전압 -Vpp와 같은 소거 레벨로 되고 상기 비소거 레벨로 되는 제1워드선과 대응하는 제2워드선 은 대략 전원 전압 Vcc와 같은 비소거 레벨로 된다.

이 실시예에 따르면 상기에 기술한 바와 같이 웰영역 즉, MNOS 트랜지스터의 기체 게이트에 전원 전압Vcc를 인가하는 것에 의해서 각 MNOS 트랜지스터의 기억 정보를 소거하는 구성이 취해진다. 한편, CMOS 회로를 구성하는 N찬넬 MOSFET의 기제 게이트는 MNOS 트랜지스터의 기체 게이트와의 독립으로 예를 들면 0볼트와 같은 전위로 되는 것이 필요하게 된다. 그러므로 앞서 기술한 바와 같이 각 메모리셀의 기체 게이트 즉 메모리 어레이 M-ARY가 형성된 반도체 영역 WELL은 X디코더, Y디코더등의 주변회로를 구셩하는 N찬넬 MOSFET가 형성되는 반도체 영역(윌영역)과 전기적으로 분리된다.

상기 제1, 제 2 워드선 W11 내지 W21 및 W12 내지 W22는 각각 X더코더 XDCR에 의해서 구동된다. X디코더 XDCR은 특히 제한되지 않지만 메모리 어레이 M-ARY의 메모리 행에 1대 1로 대옹된 여러개의 단위 데이타 회로로 된다. 1개의 단위 디코더 회로는 예를 들면 도시하는 바와 같은 어드레스 신호를 받은NOR 게이트 회로 NORl, 게이트회로 G 및 레벨 변환 회로 LVC로 구성된다.

게이트 회로 G는 적어도 리드 동작시에 있어서 그것에 대응한 NOR게이트 회로의 출력을 대응의 제1워드선에 전달시키고 또 라이트 동작에 있어서 대응의 NOR게이트 회로의 출력에 관계없이이 제1워드선을 회로의 접지 전위에 실질적으로 같은 레벨이 되는 구성으르 된다. 이 실예에 따르면 게이트 회로 G는 앞서기술한 선택 소거 동작을 가능하게 하기 위해서 리드 동작시와 함께 소거 동작시에 있어서도 그것에 대응된NOR 게이트 회로의 출력을 대응한 제1워드선에 전달시키도록 구성된다.

레벨 변환 회로 LVC는 라이트 동작시에 있어서 그것에 대응한 NOR 게이트 회로의 출력이 고레벨의 선택 레벨이면 그것에 따라서 제2워드선을 대략 전원 전압 Vcc와 같은 선택 레벨로 하고 NOR게이트 회로의 출력이 저레벨의 비선택 레벨이면 그것에 따라서 제 2 워드선을 대략 부전압 -Vpp와 같온 비선택 레벨로 한다. 레벨 변환 화로 LVC는 또 소거 동작시에 있어서 그것에 대응한 NOR 게이트 회로의 출력이 고레벨의 선택 레벨이면 그것에 따라서 제2워드선을 대략 부전압 -Vpp와같은 소거 선택 레베롤 하고 NOR게이트 회로의 출력이 저레벨의 비선택 레벨이면 그것에 따라서 제 2 워드선을 대략 전원 전압 Vcc와 같은소거 비선택 레벨로 한다.

분리용 MOSFET Q3등의 게이트는 제어 전압 발생 회로 Vig-G에 의해 헝성된 제어 전압 Vig가 공급되는 제어선에 공통 결합되어 있다. 이들 분리용 MOSFET Q3등의 소스는 각각 공통학 되어서 공통 소스선CS를 구성한다 상기 분리용 MOSFET Q3으로 공급되는 제어 전압 Vig는 MNOS 트랜지스터의 다음에기술하는 바와 같은 라이트 동작에 있어서 제2워드선 W12 내지 W22중의 선택되어야 할 메모리셀이 졀합된 워드선이 고레벨(5V)로 되어 기제게이트로서의 웰영역 WELL이 약 -12V로 됨과 동시에 데이타선 예를 를면 D1이 약 -10V로 되었을때 상기 MOSFET Q3을 오프상태로 되도록 약 -10V와 같은 낮은 전위로 된다 이것에 의해 예를 들면 데이타선 D2가 +5V와 같은 고레벨로 되어 있어도 데이타선 D2에서 상기라이트를 행해야 할 메모리셀측에 전류가 흘러 들어가는 것을 방지한다.

공통 소스선 CS는 공통 소스선 구동 회로 DVR의 출력단자에 결합되어 있다.

구동회로 DVR은 기본적으로는 소거 동작시에 공통 소스선 CS를 대략 전원 전압 Vcc 레벨에 구동할 수가 있고 또 리드 동작시에 공통 소스선 CS를 대략 회로의 접지 전위로 까지 구동할 수가 있는 출력 특성을 가지면 좋다. 이것에 의해서 소거 동작에 있어서 웰 영역 WELL이 전원 전압 Vcc 레벨로 되었을때MOSFET Q3의 공통 소스선 CS에 졀합된 전극과 웰영역 WELL사이의 접합이 순방향으로 바이어스 되는것을 방지할 수 있다.

또, 리드 동작에 필요하게 되는 전류 경로를 공통 소스선 CS와 회로의 접지점 사이에 형성시킬 수가 있다.

구동 회로 DVR은 특히 제한되지 않지만 제 13 도에 도시되어 있는 바와 같이 회로의 전원 단자 Vcc와 공통 소스선 CS사이에 마련된 MOSFET Q6, 공통 소스선 CS와 회로의 접지점 사이에 명열 접속된MOSFET Q7 및 Q8 및 CMOS 인버터 회로 IV로 된다.

상기 MOSFET 17, Q8의 게이트에는 제어신호 er이 공급되고 MOSFET Q6의 게이트에는 상기 제어 신호 er이 인버터 회로 IV에 의해서 반전되어 공급된다. 이것에 의해 상기 MOSFET Q7, Q8과 Q6은 상기 제어신호 er의 레벨에 따라서 상보적으로 온/오프 상태로 된다 제어 신호 er은 기본적으로는 소거 동작시에있어서 MOSFET Q6을 온 상태로 하고 또한 MOSFET Q7 및 Q8을 오프 상태로 되도록 대략 전원 전압Vcc와 같은 고레벨로 되어 리드 및 라이트 동작시에 있어서 대략 0불트와 같은 저레벨로 된다. 이 실시예에 따르면 제어 신호 er은 웰영역 WELL에 형성된 MOSFET 등에 의해서 형성된 PN접합이 순방향 바이어스 상태로 되는 것을 방지하도록 웰영역의 전위의 변화 타이밍에 대응해서 그 출력 타이밈이 제어된다.

이 실시예에 따르면 제2워드선 W12, W22와 공통 소스선 CS 사이에 각각 MOSFET Q4, Q5가 마련되어 있다. 이들의 MOSFET Q4, Q5는 제어신호

에 의해서 스위치 제어된다 특히 제한되지 않지만 제어신호

는 그 고레벨이 대략 전원 전압 Vcc와 같은 레벨로 되며 그 저레벨이 대략 접지 전위와 같은레벨로 된다. MOSFET Q4, Q5는 제2워드선 W12, W22에 부전위가 부여되었을 때에도 양호하게 오프 상태로 되도록 P찬넬헝으로 된다. 스위치 MOSFET Q4, Q5등은 리드 동작일 때에 MNOS 트랜지스터 Q2등의 게이트와 공통 소스선 CS를 단락해서 양자를 같은 전위로 하도록 온 상태로 된다 이들의 스위치MOSFET Q4, Q5는 다음의 이유에 의해서 각 제2워드선과 공동 소스선 CS사이에 마련되어 있다.

즉, 구동 회로 DVR에 있어서의 MOSFET Q7, Q8은 리드 동작시에 제어 신호 er이 대략 0볼트와 같은저레벨로 되는 것에 의해서 온 상태로 된다 이 경우 MOSFET Q7, Q8은 그들이 도시하는 바와 같이 병렬접속되어 있지만 무시할수 없는 온 저항을 갖는다. 그 결과 공통 소스선 CS는 리드시에 그것에 흐르는 전루에 의해서 그 전위가 상승한다. 특히 MOSFET Q7, Q8 P찬넬형으로 되는 경우 이들의 MOSFET Q7, Q8은 공통 소스선 CS를 회로의 접지전위로까지 변화시키는 것과 같은 구동 능력을 갖고 있지 않으므로 공통소스선 CS의 전위의 부동량이 크게 된다. 즉, MOSFET Q7, Q8은 그것에 있어서 공통 소스선 CS에 결합된 전류 전송 전극이 메모리 어레이 M-ARY 및 공통 소스선 CS를 거쳐서 부여되는 정전위에 대하여 소스전극으로서 작용하는 것으로 되므로 공통 소스선 CS가 각각의 임계값 이하의 전위로 되면 실질적으로 오프 상태로 된다. 이와 같은 공통 소스선 CS의 전위의 상승은 NINOS 트랜지스더의 기판 효과에 의한 실효적인 임계값 전압의 증가를 초래하여 저 임계값 전압을 가져야 할 NINOS 트랜지스터의 큰덕턴스를 감소시킨다. 바꾸어 말하면 낮은 임계값 전압을 갖는 NINOS 트랜지스터를 거쳐서 흐르는 리드 전류가 감소된다상기 단락 MOSFET Q4, Q5는 리드 동작시에 각 제2워드선 W12, W22의 전위를 공통 소스선 CS의 전위와 실질적으로 마찬가지로 하여 이것에 의해서 MNOS 트랜지스터의 실효 임계값 전압의 증대를 방지한다.

상기 메모리 어레이 M-ARY가 형성되는 웰영역 WELL에는 제어 전압 밭생 회로 Vw-G에 의해 헝성된 제어 전압 Vw가 공급된다 이 전압 Vw은 라이트 동작일 때에 약 -12V와 같은 부의 고전압으로 되고소거 동작일 때에 약 +5V의 전위로 되며 그 이외에 있어서는 약 0V로 된다.

이 실시예에서는 리드 동작의 고슥학를 모모하기 위해서 메모리 어레이 M-ARY의 각 데이타선 D1, D2에는 데이타선 Dl, D2를 칼럼 스위치 MOSFET Q9, Q10과 전기적으로 분리시키는 N찬넬 NIOSFET Q11, Q12가 마련된다. 즉, 상기 각 데이타선 D1, D2 등과 공통 데이타선 CD 사이에는 상기 MOSFET Q11, Q12등과 Y게이토(칼럼 스위치)회로 C-SW로서의 N찬넬 MOSFET Q9, Q10 등이 각가 직렬 형태로 마련된다. 상기 데이타선 분리용 MOSFET Q11, Q12는 상기 MNOS 트랜지스터와 같은 P형의 웰영역 WELL에형성된다. 이들의 MOSFET Q1, Q12의 게이트에는 제어 전압 발생 회로 Ve-G에 의해 형성되는 제어 전압 Vcc가 공급된다 이 제어 전압 Vc는 라이트 동작 상태일 때에만 -l2V와 같은 부의 고전압으로 되고그 이의의 리드 및 소거 동작 상태일 때에는 전원 전압 Vcc와 같는고레벨로 된다 이것에 의해서 상기MOSFET Q11, Q12는 라이트 동작 상태 일때에 오프 상태로 된다. 또, 상기 MOSFET Q11, Q12는 소거동작 상태일 때 상기 폘영역 WELL이 전원 전압 Vcc와 같은 고레벨로 되는 것에 의해서 오프 상대로 된다. 그러므로 상기 MOSFET Q11, Q12는 리드 동작 상태일 때에만은 상태로 된다 이것에 의해서 라이트동작일 때에 상기 MOSFET Q11, Q12 등이 오프상태로 되기 때문에 데이타선의 전위가 부의 고전압으로되어도 후에 기술하는 칼럼 스위치 MOSFET Q9, Q10과 상기 MOSFET Q11, Q12의 접속점이 플로팅 상태로 된다. 이것에 의해 상기의 상호 접속점에 결합되는 스위치 MOSFET Q9, Q10의 소스 드레인과 그것이 형성되는 웰영역이 순바이어스 되는 것을 방지할 수 있다.

상기 칼럼 스위치 회로 C-SW를 구성하는 MOSFET Q9, Q10의 게이트에는 Y디코더 YDCR의 출력 신호가 공급된나 Y디코더 YDCR의 각 출력은 리드 동작시에 있어서 대략 전원 전압 Vcc와 같은 선택 레벨로 또는 대략 0볼트와 같은 비선택 레벨로 된다.

상기 공통 데이타선 CD는 입출력회로 IOB를 구성하는 데이타 입력 회로 DIB의 출력 단자와 센스 앰프SA와 출력 버퍼 회로 OBC로 되는 데이타 출력 회로 DOB의 입력단자에 결합되어 있다. 이 입출력회로IOB를 구성하는 데이타 입력 회로의 입력 단자와 데이타 출력 회로의 출력단자는 외부 단자 I/O에 결합된다.

이 실시예에 따르면 각 데이타선 D1, D2에는 소거/라이트에 앞서서 앞의 기억 정보를 유지하기 위한 래치회로 FF가 마련됨과 동시에 라이트 동작시에 있어서 레치 회로 FF의 기억 정보에 따라서 선댁적으로 데이타 선의 전위를 부의 고전압 -Vpp로 하는 레벨 변환 화로 LVC가 마련된다.

이들에 의해서 후에 기술하는 바와 같은 자동 리라이트 동작이나 1개의 선택 워드선에 결합된 여러개의에모리셀로의 데이타의 동시 라이트가 가능하게 된다.

제어 회로 CONT는 앞서 기술한 바와 같이 외부 단자

로 공급되는 칩인에이블 신호, 라이트인에이불 신호, 출력 인에이불 신호 및 외부단자 -Vpp로 공급되는 라이트 전압을 받는 것에 의해서 여러가지의 동작 모드를 판넬하여 게이트 회로 G, 레벨 변환 회로 LVC, 제어 전압 발생 회로 Vig-G, Vc-G, -G, Vw-G, 구동회로 DVR, 데이타 입력 회로 DIB, 데이타 출력 회로 DOB등의 회로의 동작을 제어하기위한 여러가지의 제어 신호를 출력한다. 제어 회로 CONT에 의해서 형성되는 제어 신호중, 주요한 제어신호가 제13도에 도시되어 있다. 또, 그 파형도의 1예가 제l4도A∼제14도N에 도시되어 있다.

특히, 제한되지 않지만 리드 동작 모드는 외부 단자

의 신호(이하, 신호

와 같이 기입한다)의 저레벨, 저레벨 및 고레벨에 의해서 지시되고 스탠바이 동작 모드는 신호

의 고레벨에의해서 지시된다. 제 13 도의 래치 회로 FF에 데이타를 라이트시키기 위한 제1라이트 동작 모드는 신호

및

의 저레벨, 저레벨, 고레벨 및 저레벨에 의해서 지시되는 메모리셀에 데이타 라이트 시키기 위한 제 2 라이트 동작 모드는 신호 CE, WE, OE 및 -Vpp의 저레벨, 저레벨, 고레벨 및 고레벨에의해서 지시된다. 소거 동작 모드는 제 2 라이트 동작 모드가 지시되었을때 소정의 기간만 지시된다.

제어회로 CONT에서 출력되는 여러가지의 제어 신호는 본 실시예를 따르면 시계열적으로 출력된다. 제13도의 발진회로 OSC는 EEPROM 장치의 외부 단자 Vcc와 GND사이에 가해지는 +5블트와 같온 전원 전압 Vcc에 의해서 동작 된다 또, 발진회로 0SC는 회로의 저소비 전력을 위해서 필요하면 예를 들면 단자 -Vrpp에 라이트 전압이 인가되었을 때에만 동작하도록 제어되어도 좋다.

다음에 제14도A∼제14도N에 도시한 타이밍도에 따라서 본 실시예의 EEPROM의 제2라이트 동작 모드의 1예를 설명한다,

데이타의 리라이트를 행할 경우 제 2 라이트 모드에 앞서서 도시하지 않는 제1라이트 모드가 실시된다. 즉, 제1라이트 모드에서는 어드레스 지시된 워드선에 결합된 모든 메모리셀의 기억 정보가 일단 리드되어제 13 도에 도시한 각 래치회로 FF에 유지된다 그리고 외부 단자에 공급된 데이타 신호가 라이트해야 할 메모러셀의 데이타선에 대응된 래치 회로에 래치된다. 예를 들면 워드선에 결합된 메모리셀에 대하여 모든 비트의 리라이트를 행할 경우 Y어드레스가 차레로 절환되는 것에 의해서 외부 단자에서 공급된 여러개의 비트로 되는 라이트 신호가 각각 대응된 레치 회로에 차레로 래치된다.

그 후, 동일 도면에 도시하는 바와 같은 제2라이트 모드가 실시된다. 상기 워드선에 결합된 MNOS 트랜지스터의 소거동작이 실시되어 그 후에 상기 래치 회로 FF의 정보에 따라서 1워드선 분의 메모리셀에 대해서 일제히 라이트 동작이 실시된다. 이상과 같은 동작에 의해 외부로부터는 스테이틱형 RAM과 마찬가지의 라이트 동작을 행할 수가 있다.

도시하지 않는 외부 신호 CE),

및 -Vpp의 저레벨, 저레벨, 고레벨 및 고레벨에 의해서 지시되는 제 2 라이트 모드에 있어서는 제어 신호 EW이 저레벨에서 고레벨로 된다. 이 신호 EW의 고레벨로의 상승에서 소정의 시간차를 갖고 각 내부 신호

가 각각 고레벨에서 저레벨로 변화된다 상기 내부신호

의 저베렐(er의 고레벨)에 의해서 제 13 도의 구동 회로 DVR에 있어서의 NIOSFET Q6이 온 상태로되므로 메모리 어레이 M-ARY의 공통 소스선 CS는 +5V와 같은 고레벨로 된다 상기 내부 신호

와

의 시간차에 의해서 리제트 신호

이 일시적으로 +5V에서 -4V와 같은 저레벨로 된다 이것에 의해서레벨 변환 회로 LVC의 출력 단자(워드선 W12등)이 접지 전위에 리세트된 후 플로팅 상태에서 저레벨(OV)로 된다. 또, 상기 내부 신호

의 시간차에 의해서 리세트 신호

가 일시적으로 +5V에서 -4V와 같은 저레벨로 된다. 이것에 의해 웰 WELL이나 분리용 MOSFET등 비교적 큰 기생 용량을 갖는 부하에 내하는 상기와 마찬가지의 리세트 동작이 실시된다.

상기 내부 신호

의 저레벨에 의해서 X디코더 XDCR이 그 레벨 변환 동작을 개시한다. 예를 들면 선택된 제2워드선, 바꾸어 말하면 소거를 실시해야할 MNOS 트랜지스터의 게이트 전위는 앞서 설명한 바와같이 약 -1OV와 같은 부의 고전압으로 저하된다. 또, 비선택으로 되어야 할 워드선, 바꾸어 말하면 소거동작이 금지되는 MNOS 트랜지스터의 게이트 전압은 도시하지 않지만 상기한 동작 설명에서 명백한 바와같은 +5V와 같은 고레벨로 된다. 그 후 내부 신호

의 저레벨로 의해서 메모리 어레이 M-ARY의 기체 게이토, 바꾸어 말하면 웰영역WELL의 구동전압을 형성하는 제어 전압 발생 회로 Vw-G는 그 전압 Vw를 +5V와 같은 고레벨로 한다.

이것에 의해 선택된 워드선에 결합되는 MNOS 트랜지스터의 게이트와 기체 게이트 사이에는 부의 고전압이 공급된 결과 그 플로당 게이트에 거두어 들인 정보 전하는 상기 높온 전계에 의한 터널 효과에 의해서기체 게이트로 되돌려진다. 또, 비선택의 워드선에 결합된 MNOS 트랜지스터의 게이트와 기체 게이트는같은 전위로 되기 때문에 그 소거는 행해지지 않는다.

또, 그 소거 종료에 있어서는 각 내부 신호

와 같이 상기 소거 개시시와는 반내의 순서로각각 시간차를 갖고 저레벨에서 고레벨로 된다. 이것에 따라서 웰 영역 WELL, 제 2워드선 및 데이타 선의 순서로 원래의 상태로 복귀한다. 또, 상기 내부 신호에 의해 각 리제트 신호

이 형성된다. 이상의 동작 타이밍에 있어서는 소거 개시에서는 P형의 웰영역 WELL을 최후에 전원 전압 Vcc와 같은 고레벨로 올리는 것이며, 그 종료할 때에는 최초로 저하시키는 것이므로 웰영역 WELL내의 형성된 어드레스선택용 MOSFET나 분리용 MOSFET의 N형 드레인 소스와 웰영역 WELL의 PN접합을 역바이어스 상태로 유지시킬 수가 있다.

상기 소거 동작 후에 계속해서 라이트 동작이 행해진다.

내부 신호

가 차레로 시간차를 갖고 고레벨에서 저레벨로 된다.

상기 내부 신호

의 저레벨에 의해 제어 전압 발생회로 Vw-G는 그 전압 Vw을 -12V와 같은 부의고전압 -Vpp로 된다. 이것에 의해서 던저 메모리 어레이 M-ARY가 형성되는 웰영역 WELL-이 부의 고전압 -Vpp로 저하된다.

이것과 동기해서 제어 전압 발생 회로 Vig-G도 그 전압 Vig를 약 -12V와 같은 부의 고전압으로 된다이것에 의해서 메모리셀의 각 분리용 MOSFET가 오프 상태로 된다. 마찬가지로 전압 Vcc도 상기한 바와 같은 -12V의 부의 고전압으로 된다 이것에 의해서 데이타선 분리용의 스위치 MOSFET Q11, Q12등이오프 상태로 된다.

또, 상기 내부 신호

의 저레벨에 의해서 X디코더 XDCR의 게이트 회로 G가 열려져 선택된 메모리셀의 제1워드선은 고레벨(+5V)로 되고 비선택선의 워드선은 회로의 접지전위(OV)로 된다(도시하지 않음).

다음에 내부 신호

의 저레벨에 동기해서 X디코더 XDCR은 선택된 제 2 워드선을 고레벨(+5V)로, 비선택한 것을 저레벨로 한다 이 고레벨과 저레벨을 받아서 레벨 변환회로 LVC는 상기 고레벨의 선택 신호이면 그 제2워드선을 +5V와 같은 고레벨로, 저레벨의 비선택 신호이면 도시하지 않지만 그 제2워드선을 -10V와 같은 부의 고전압으로 한다 또, 각 데이타선에 결합된 레벨 변환 회로 LVC가 동작 상태로 되어 그것에 대응한 래치 회로 FF의 기억 정보에 따라서 예를 들면 논리 "1"을 라이트하는 것은 약 -10V와같은 부의 고전압으로 되고, 논리 "0"을 라이트 하는 것(라이트 금지)은 약 +5V와 같은 고레벨로 된다. 따라서 논리 "1"이 라이트되는 MNOS 트랜지스터에 대해서는 그 게이트 전압이 약 +5V, 그 기체 게이트(웰영역 WELL)의 전압이 약 -12V, 및 드레인(데이타선)전압이 약 -10V로 되기 때문에 그 기체 게이트에 있어서의 찬넬과 게이트 전극 사이에 약 15V와 같은 고전계가 작용하여 터널 효과에 의해 전자의 주입이 행해진다. 이것에 대해서는 논리 "0"이 라이트되는 MNOS 트랜지스터는 그 드레인 전압이 약 +5V로되기 때문에 게이트와 찬넬간에 고전압이 인가되지 않기 위해 상기 전자의 주입이 행해지시 않는다.

라이트 동작의 종료에 있어서는 각 내부 신호

와 같어 상기 개입할 때와는 반대 순서로 각각 시간차를 갖고 저레벨에서 고레벨로 된다. 이것에 의해서 데이타선 및 제 2 워드선, 웰영역의 순서로 원래의 상태로 복귀한다 또, 상기 내부 신호에 의해 각 리세트 신호

이 형성된다. 이상의 동작 타이밍에 있어서는 그 개시시에는 P형의 웰영역 WELL을 최초에 부의 고전압으로 저하시키는 것이고 그 종료할때는 최후에 븍귀시키는 것이므로 웰영역 WELL내에 형성된 어드레스 선택용 MOSFET나 분리용MOSFET의 N형 드레인 소스와 웰영역 WELL의 PN 접합을 역바이어스 상태로 유지시킬 수가 있다.

이 실시예에서는 상기 제12도와 같은 메모리 블럭 MB1에 대해서는 소거 금지 신호 EI에 관계없이 제어회로 CONT에는 해독 회FH DEC에 의해서 형성된 신호에 의해서 소거 동작이 금지된다. 즉, 메모리 블럭MBl을 어드레스 지정해서 리라이트를 지시하여도 소거 동작이 금지되기 때문에 라이트 동작만이 행하여진다. 바꾸어 말하면 제14도A∼제14모N에 도시한 소거 동작을 위한 각종 제어 신호가 발생하지 않기 때문에라이트 동작만이 유효로서 행하여지게 된다. 즉, 소거 금지 신호 EI'가 고레벨로 되는 것에 의해서 제어 회로 CONT는 제14도A∼제14N에 도시되어 있는 소거기간에 있어서 파선으로 표시되어 있는 것과 같은 각종신호를 형성한다 한편, 라이트 기간에 있어서는 실선으로 표시되어 있는 것과 같은 신호를 형성한다. 이것에 의해서 소거 동작은 금지되고 라이트 동작만이 실행된다 이것에 의해서 상기 메모리 블럭 MB1에는 최초의 라이트 동작만이 실질적으로 유효하게 된다. 따라서 보호해야할 데이타(예를 들면 정규의 식별 코드나ID정보)를 최초 유효하게 라이트하는 것이 가능하게 된다. 이와같은 식별 코드나 ID정보가 라이트된 후에는 상기 소거가 금지되는 것으로 된 결과, 라이트 동작에 의해 논리 "1"아직 라이트 하지 않은 상태)에서논리 "1"(라이트 상태)로의 변학 밖에 행해지지 않는다. 이것에 의해 부정한 조작에 의해서 임의의 식별코드나 ID정보에 리라이트하려고해도 라이트 동작만이 행해지는 결과, 논리 "1"에 대응한 비트가 논리 "0"으로 변화할 뿐이고 논리 "0"의 비트는 논리 "0"인 채로 되기 때문에 1개의 데이타 중의 논리 "1"의 비트수가 증가할 뿐 실질적으로 무의미한 식별 코드 또는 ID정보로 변화하는 것 뿐이다.

이러한 것에 착안해서 부정한 라이트가 행해졌는가 아닌가를 식별하는 것도 가능하게 된다. 상기 식별 코드나 ID정보를 예를 들면 8비트로 되는 단위의 데이타로 하여 특히 제한되지 않지만 그 단위 데이타에 있어서 논리 "0"의 수를 4개로 정한 코드를 사용한다. 이것에 의해서 예를 들면 상기 부정한 리라이트가 행해지면 나머지 4비트 중의 논리 "1"이 논러 "0"으로 변환해서 논리 "0"의 수가 4이상으로 된다 이것에 의해서 상기 식별 코드 또는 ID정보등의 리드시에는 상기 논리 "0"의 수를 계수하는 것에 의해서 간단하게 부정 리라이트 조작이 행해지는가 아닌가를 판정할 수가 있다.

상기 단위의 데이타에 있어서 논리 "0"의 수를 4개로 한정하면 8비트의 신호에 의해 구성할 수 있는 문자나 숫자를 나타내기 위한 코드의 조합으로서는 8비트를 모두 사용할 경우의 256종류에 대해서 70종류로 적게 되지만 상기 문자나 수치이면 70종류로도 충분한 수로 된다 또 상기 메모리 블럭 MB1의 메모리 용량을 증가해서 식별 코드나 lD정보의 문자나 수치의 자리수를 증대시키는 것 등에 의해서도 해결하는 것이가능하다. 또, 단위의 데이타에 대해서 상기 논리 "0"의 수를 설정하는 일 외에 1개의 식별 코드나 ID정보를 여러개의 데이타 예를 들면, 8비트에 의해서 구성하여 그 중의 논리 "0"의 전체합을 32개로 설정하는 등으로 해도 좋다.

또, 기억 내용에 과다성을 갖게하는 것에 의해서 노이즈 등에 의한 잘믓된 동작에 의해 논리 "1"을 논리"0"으로서 리드하는 잘못을 소프트 웨어 또는 하드 웨이에 의해 구제하는 일이 가능하게 된다.

또, 상기 메모리 블럭 MB1에 대한 라이트 동작이나 소거동작의 시험을 행하기 위해서 상기 메모리 블럭MB1에 대한 소거 동작은 전면 소거 동작에만 유효하게 하는 기능을 부가하는 것이 바람직하다. 이 때문에 제어 회로 CONT에는 전면 소거를 지사하는 기능과 그에 따라서 게이트 회로 G1에서 출력되는 소거 금지신호 EI를 무효로 하는 기능이 부가된다.

상기 제어 회로 CONT에는 라이트 금지 신호 WI가 공급되어 있다. 상기 제어 회로 CONT는 라이트 금지 신호 WI가 고레벨로 되면 그것에 따라서 제14A∼제14도N에 모시되어 있는 라이트 기간에 있어서 일점파선으로 표시되어 있는 것과 같은 각종 신호를 형성한다 이것에 의해 EEPROAI으로의 라이트 동작이 금지된다. 즉, 소거 동작은 가능하지만 라이트 동작은 할 수 없게 된다.

물론 금지 신호 EL' 및 WI의 각각이 고레벨로 되어 있을 경우에는 메모리 블럭 NIB1에 대하여 소거 동작도 라이트 동작도 실행되지 않게 되어 일종의 마이크 ROM로 간주할 수가 있다.

제 15 도에는 본 발명의 제5의 실시예인 EEPROM 장치의 블럭도가 도시되어 있다.

제 12 도의 실시예에서는 상기 메모리 블럭 MBl에 내해서 소거가 금지되는 것으로 메모리 블럭 NIB1의 라이트/소거 동작 시험이 불편한 것으로 된다. 그리하여 이 실시예에서는 상기 제 12 도의 EEPRONI에 다음과같은 각 회로가 부가된다.

메모리 어레이 M-ARY와 입출력 회로 I/O 사이의 내부신호선(공통 데이타선)의 신호를 받는 판정 회로 LOG가 마련 된다. 이 판정 회로 LOG는 메모리 어레이 M-ARY에서 리드된 단위의 데이타에 있어서논리"0"의 수를 계수하는 기능을 갖는다 예를들면 상기 메모리 블럭 MB1에 라이트 단위의 데이타로서 앞서 기술한 바와 같이 논리"0"의 수를 4에 설정하면 판정 회로 LOG는 리드된 데이타에 있어의 논리"0"의수가 4이상일 때에는 고레벨(논리"1"), 4 미만일 때에는 저레벨(논리"1")로 하는 판정 신호 ER을 형성한다. 이 판정 신호 ER은 상기 해독 회로 DEC의 출력 신호가 한쪽의 입력으로 공급된다. 앤드(AND)게이트회로 G2의 다른쪽의 입력에 그 게이트 회로 G2의 제어 신호로서 공급된다. 이 앤드 게이트 회로 G2의 출력 신호는 상기 레지스터 REG에서의 소거 금지 신호 EI를 한쪽의 입력에 받는 상기 OR게이트 회르 G1의다른쪽의 입력으로 공급된다.

이 구성에 있어서는 어드레스 지정에 의해서 메모리 블럭 MB1의 리라이트 하고자 하는 어드레스를 지정하면 자동적으로 그 리드가 지시된다. 이 리드에 의해서 리드된 데이타의 논리"1"의 수가 4 미만이면 판정회로 LOG는 출력 신호 ER을 저레벨로 한다. 이것에 의해서 해독 회로 DEC가 메모리 블럭 MB1에 대한액세스인 것을 검출하는 신호를 형성하여도 해독 회로 DEC에 의한 소거 금지를 무효로 할 수가 있다. 따라서, 메모리 블럭 MB1에 대한 라이트 시험이나 소거 시험일 때에는 라이트 데이타로서 논리"0"와 수를 4미만에 설정하는 것에 의해서 메모리 블럭 MB1에 대한 라이트 시험(소거도 포함한다)을 임의로 행할 수가있다. 이와같은 시험 종료후에는 상기한 바와 같이 보호해야 할 데이타를 라이트할 때에 단위의 데이타에있어서 논리"0"의 수를 4에 설정하면 좋다 상기한 바와 같이 4개의 논리"0"으로 되는 여러개의 데이타에의해 구성되는 식별코드나 lD정보 등을 라이트한 후에 상기 메모리 블럭 MB1을 어드레스 지정해서 리라이트를 지시하면 그것에 앞서서 내부 리드 동작이 행해져 상기 논리 "0"의 수가 4인 것이므로 판정 회로LOG의 출력 신호는 ER이 고레벨(논리"1")로 되기 때문에 해독 회로 DEC의 출력 신호가 유효하게 되어상기와 마찬가지로 소거 동작을 금지하는 것으로 된다 상기 내부 리드 동작에 의해서 리드된 데이타는 입출력 회로 I/O가 비동작 상태로 놓여지는 것에 의해서 외부 단자 D0∼D7에는 일체 출력되지 않는다.

본 실시예에서는 비교적 간단한 구성의 상기 판정 회로 LOG와 게이트 회로 G2의 추가에 의해서 소거 동작을 금지하는 메모리 블럭 MB1에 대한 리라이트 시험을 간단히 행할 수 있는 것으로 된다. 또, 상기 판정 회로는 부정 라이트가 행해진 것을 외부에 출력하는 기능을 갖게 하는 것도 가능하다. 즉, 계수 판정 기능으로서 상기 논리"0"의 설정수(상기의 예에서는 4)보다 큰수인 것을 검출하는 기능을 추가해서 부정 라이트가 행해진 것을 표시하는 경보 신호를 발생시키는 것도 가능하게 된다.

또, 이상 설명에 있어서 생략한 회로 블럭이나 그 내부 회로 및 동작은 상기 제12도∼제 14 도 N를 사용해서 기술한 것과 마찬가지이다.

제 16 도에는 본 발명의 제6의 실시예인 EEPROM장치의 블럭도가 도시되어 있다. 이 실시예에서는 상기제12도나 제15도의 EEPROM과 같이 메모리 블럭 MB1에 대한 메모리 액세스가 해독 회로 DEC에 의해서검출되었을 때 실질적으로 소거 금지 신호 EI'를 발생시키는 구성에 대신해서 라이트 동작을 지시하는 제어신호

의 입력 그 자체를 무효로 하는 것에 의해서 라이트 동작도 금지하는 것이다.

즉, 메모리 블럭 MB1의 어드레스 지정을 해독하는 해독 회로 DEC에 의해 헝성되는 출력 신호는 앤드게이트 회로 G3의 한쪽의 입력과 OR게이트 회로 G4의 한쪽의 입력에 반전되어 공급된다. 상기 앤드 게이트 회로 G3의 다른쪽 입력에는 상기 레지스터 REG의 소거 금지 신호 EI가 공급된다. 상기 소거 금지 신호EI는 제어 회로 CONT에도 공급된다. 그리고 이 앤드 게이트 회로 G3의 출력 신호는 상기 OR게이토 회로G4의 다른쪽 입력으로 공급된다. 이 OR게이트 회로 G4의 출력 신호는 OR게이트 회로의 한쪽의 입력에 반전되어 전해진다. 이OR게이트 회로 G5의 다른쪽 입력에는 외부 단자에서 라이트 언에이블 신호WE가 공급된다 이것에 의해 OR게이트 회로 G5는 상기 OR제이트 회로 G4의 출력 신호에 따라서 상기 외부 단자에서 공급되는 라이트 인에이불 신호 의 입력을 실질적으로 제한하도록 된다.

예를들면 레지스터 REG의 소거 금지 신호 EI가 소거 불가능을 지시하는 고레벨(세트 상태)일 때 메모리블럭 MB1에 대한 어드레스 지시가 행해지면 앤드 게이트 회로 G3의 출력 신호가 고레벨로 되어 OR게이트회로 G4를 통해서 OR게이트 회로 G5의 게이트를 연다. 이것에 의해서 라이트 언에이블 신호

의 입력이 허가된다. 이것에 의해 상기 메모리 블럭 NIB1에 대한 라이트가 가능하게 된다 단, 상기 소거 금지 신호EI의 고레벨에 의해 그 소거 동작이 금지되기 때문에 리라이트 하는 것은 불가능하게 된다.

또, 상기 레지스터 RBG의 소거 금지 신호 EI를 저레벨(클리어 상태)일 때 상기 메모리 블럭 MB1에 대한 어드레스 지정이 행해지면 OR게이트 회로 G4의 출력 신호는 저레벨로 된다. 이것에 의해서 OR게이트회로 G5는 외부 단자에서 공급되는 라이트 인에이블 신호 의 입력을 무효로 해서 라이트 동작의 지시를 금지한다. 이것에 의해 메모리 블럭 MB1에 대한 라이트 동작도 금지할 수가 있다. 상기 레지스터 REG의소거 금지 신호 El를 클리어 상태로 하는 것은 메모리 블럭 MB0으로의 리라이트를 위한 소거를 가능하게하기 위해 필요하게 되는 것이다. 이것에 의해서 메모리 블럭 MB1에 대한 라이트를 금지하면서 메모리 블럭 MB0으로의 리라이트를 가능하게 할 수 있다. 또, 이 실시예에서는 메모리 블럭 NlB1에 대한 라이트 순서로서는 상기한 바와 같이 소거 금지 신호 EI를 세트한 후에 라이트 인에블 신호

를 부여하지 않으면안되므로 잘못한 라이트의 가능성을 작게할 수 있다.

또, 이상의 설명에서는 생략한 회로 블럭이나 그 내부 회로 및 동작은 상기 제12도∼14도 N의 그것과 마찬가지 이다

제 17 도에는 본 발명의 제7의 실시예인 EEPROM장치의 또 다른 1실시예의 회로도가 도시되어 있다.

이 실시예에서는 특히 제한되지 않지만 메모리 어레이 M-ARY의 기억 에리어는 워드선 방향에 대해서 같게2분할 되어 있다. 외부 단자에서 공급되는 어드레스 신호 AX0∼AXm의 비트수가 상기 제12도, 제15도 및 제16도의 그것과 같을 경우 메모리 어레이 M-ARY의 기억 용량은 앞서 기술한 각각의 실시예의 2배의 기억 용량을 갖도록 된다.

반대로 동일 도면의 메모리 어레이 M-ARY의 기억 용량은 제12도, 제15도 및 제16도의 메모리 어레이 M-ARY와 같은 기억 용량올 가질 경우 외부 단자에서 공급되는 어드레스신호 AX0∼AXm의 비트수는 1비트만 적게 된다.

이것에 의해 외부 단자에서 어드레스 지정할 경우 메모리 어레이 M-ARY의 절반씩의 기억 용량을 갖는메모리 블럭 MB0 또는 MB1 밖에 지정할 수 없게 된다 상기 메모리 블럭 MB0 또는 MB1을 선택하기 위해서 이 실시예에서는 선택 비트 S가 내부에서 발생된다 이 선택 비트 S는 메모리 어레이 M-ARY에 대한 최상위의 X어드레스 신호로 간주된다고 이해하기 바란다, 그러므로 상기 선택 비트 S는 X어드레스 버퍼 XADB를 거쳐서 X디코더 XDCR로 전해진다. 상기 선택 비트 S는 상기 레지스터 REG에 의해 발생된다. 바꾸어 말하면 이 실시예의 레지스터 REG는 상기와 마찬가지의 라이트 금지 신호 WI, 소거 금지 신호 EI외에 선택 비트 S도 유지되도록 된다. 이와같은 선택 비트 S를 마련하는 것에 의해서 상기 해독 회로DEC가 생략된다.

상기 선택 비트 S는 특히 제한되지 않지만 제 16 도에 도시한 해독 회로 DEC의 출력 신호와 대치된다. 즉, X어드레스 버퍼 XADB로 공급되는 것 외에 상기 제16도의 실시예와 마찬가지의 앤드 게이트 회로 G3의 한쪽의 입력과 OR게이트 회로 G4의 한쪽의 입력으로 반전되어 공급된다. 상기 앤드 게이트 회로 G3의다른쪽의 입력에는 상기 레지스터 REG의 소거 금지 신호 EI가 공급된다 상기 소거 금지 신호 EI는 제어회로 CONT에도 공급된다 그리고 이 앤드 게이트 회로 G3의 출력 신호는 상기 OR게이트 회로 G4의 다른쪽의 입력으로 공급된다. 이 OR게이트 회로 G4의 출력 신호는 OR게이트 회로 G5의 한쪽의 입력으로 반전되어 전달된다. 이 OR게이트 회로 G5의 다른쪽의 입력에는 외부 단자에서 공급되는 라이트 인에이불 신호

가 공급된다. 이것에 의해 OR게이트 회로 G5는 상기 OR게이트 회로 G4의 출력 신호에 따라서 상기외부 단자에서 공급되는 라이트 인에이블 신호

의 입력을 실질적으로 제어하도록 된다

예를들면 레지스터 REG의 소거 금지 신호 EI가 소거 불가능을 지시하는 고레벨(세트 상태)일 때 선택비트 S가 제트 상내(고레벨)로 되어 메모리 블럭 MB1에 대한 선택 동작을 지시하면 앤드 게이트 회로 G3의 출력 신호가 고레벨로 되어 OR게이트 회로 G4를 통해서 OR게이트 회로 G5의 게이트를 연다. 이것에의해서 라이트 인에이블 신호

의 입력이 허가된다. 이것에 의해 상기 메모리 블럭 MB1에 대한 라이트가가능하게 된다. 단, 상기 소거 금지 신호 EI의 고레벨에 의해 그 소거 동작이 금지되기 때문에 리라이트하는 것은 불가능하게 된다.

또, 상기 레지스터 REG의 소거 금지 신호 EI가 저레벨(클리어 상태)일 때 상기 선택 비트 S가 세트 상태로 되는 것에 의해 상기 메모리 블럭 NIB1에 대한 선택 동작이 지시되면 OR게이트 회로 G4의 출력 신호는 저레벨로 된다. 이것에 의해서 OR게이트 회로 G5는 외부 단자에서 공급되는 라이트 인에이불 신호

의 입력을 무효로 해서 라이트 동작의 지시를 금지한다. 이것에 의해 메모리 블럭 MB1에 대한 라이트 동작도 금지할 수가 있다.

한편 선택 비트 S를 클리어(저레벨)로 하면 메모리 블럭 MB0에 대한 선택 동작이 지시된다 이것에 의해 소거 금지 신호 EI에는 관계없이 OR게이트 회로 G4의 출력 신호가 고레벨로 되어 라이트 인에이불 신호WE의 입력이 유효하게 된다. 단, 상기 레지스터 REG의 소거 금지 신호 EI가 세트 상태이면 메모리 블럭 MB0에 대한 소거 동작이 금지되어 라이트만이 가능하게 되고 상기 소거 금지 신호 EI가 클리어 상태이면 리라이트 동작이 가능하게 된다 이와같은 메모리 블럭 MB0에 대한 라이트 및 리라이트는 라이트 금지신호 WI가 클리어 상태인 것이 조건으로 된다.

이것에 의해서 메모리 블럭 MB1에 대한 라이트를 금지하면서 메모리 블럭 MB0로의 리라이트를 가능하게 할 수 있다. 또, 이 실시예에서는 메모리 블럭 MB1에 대한 라이트 순서로서는 상기한 바와 같이 소거금지 신호 EI의 세트에 가해서 선택 비트 S의 세트가 필요하게 되므로 라이트를 위한 순서가 복잡하게 되므로 보호의 강화가 가능하게 된다.

이 경우 상기 선택 비트 S와 소거 금지 신호 EI를 동시에는 세트할 수없는 것과 같은 구성, 예를들면 별도의 어드레스 할당을 행하도록 하는 것 등에 의해서 더욱 라이트 순서를복잡하게 할 수 있다.

또, 메모리 어레이 M-ARY의 기억 에리어를 데이타선 방향에 대해서 2분할해도 좋다.

이 경우 메모리블럭 MB0 및 MB1의 각각에서 같은 어드레스의 데이타가 리드된다 리드된 메모리 블럭 MB1의 내용이메모리 블럭 MB0에 대한 소거 및 라이트 또는 리드를 허가하는가 아닌가를 결정하는 데이타로서 사용된다. 이것에 의해 메모리 블럭 MB1에 리드된 데이타에 따라서 메모리 블럭 MB0로의 어드레스 지정을 허가하는 것 또는 입출력 회로 I/0의 출력 회로의 동작을 허가하는 것 등의 제어를 행한다. 이것에 의해서 메모리 블럭 MB0에 유지된 기밀 데이타가 리라이트 되는 것 또는 외부에 출력되는 것을 금지하는 것이 가능하다 이 경우 상기 정규의 기밀 데이타이 리드를 가능하게 하기 위해 바꾸어 말하면 메모리 블럭 MB1에라이트된 데이타를 메모리 블럭 MB0에서의 데이타의 리드를 허가하는 데이타로 리라이트 하는 것을 가능하게 하기 때문에 상기 판정 회로 LOG를 이용할 수가 있다. 즉, 리드를 금지하는 신호의 논리"0"의 수를일정한 수보다 작은 수로 해놓고서 부정한 라이트가 행하지 않는 한 그 리라이트를 허가하는 것으로 하면된다.

상기 메모리 어레이 M-ARY를 2분할 하는 것에 의해서 선택 비트 S에 의해 택일적인 메모리 블럭MB0와 MB1의 어드레스 지정을 가능하게 하는 구성에 대치하여 상기 선택비트 S를 디코더의 입력으로 하는 것에 의해서 엄의의 메모리 에리어에 대한 선택 동작을 유효/무효로 하는 구성으로 해도 좋다. 이 경우라도 선택 비트 S는 실질적인 어드레스 정보의 일부로 간주할 수 있으므로 상기한 바와 마찬가지의 동작을행할 수가 있다.

또, 이상의 설명에서는 생략한 각 회로 블럭이나 그 내용 회로 및 동작은 상기 제4의 실시예의 그것과마찬가지이다.

상기 제4∼제7실시예는 본 발명을 EEPROM에 적용한 예이지만 앞서 기술한 제3의 실시예와 같이 본발명을 실시한 EEPROM을 단일칩 마이크로 컴퓨터에 내장시켜서 데이타의 보호 기능을 단일칩 마이크로컴퓨터에 갖게 할 수가 있다. 이를 위해서는 제11도의 EEPROM(86) 대신에 상기 제4∼제7의 실시예의 EEPROM을 사용하는 것에 의해 용이하계 실현할 수 있다.

이상의 실시예에서 얻을 수 있는 작용 효과는 다음과 같다.

(1) 전면 동시 소거를 할 때에 일부 기억 데이타를 보존하는 것으로 부정 사용의 방지와 테스트 시간의 단축의 양립을 도모할 수가 있다.

(2) 상기 보존의 방법으로서 전면 동시 소거에 앞서 일부 기억 데이타를 불휘발성 기억 소자군 외부에 전송 유지하여 전면 동시 소거를 행한 후에 상기 기억 데이타의 리라이므를 행하는 구성으로 하는 것에 의해전면 소거헝의 불휘발성 기억 장치에 대해서도 적용이 가능하게 된다.

(3) 상기 불휘발성 기억 소자군 외부에 유시한 기억 네이나에 보호 정보를 갖게 하는 것에 의해 상기 보존을 행하는가, 행하지 않는가를 선댁하는 것이 가능하게 된다.

(4) 상기 보호 정보에 따라서 로우(행)어드레스 단위의 소거유보를 행하는 것에 의해 보존해야 할 기억데이타의 어드레스 및 용량을 상기 로 어드레스를 단위로 해서 임의로 설정하는 것이 가능하게 된다.

(5) 동시 소거를 할 때에 상기 소거 유보를 행해야 할 로 어드레스를 고정으로 하는 것에 의해 상기 일부기억 데이타의 불휘발성 기억 소자군 외부로의 전승이 가능하게 되이 보다 간단한 구성으로 할 수가 있었다.

(6) 전기적으로 라이트 및 소거가 가능하게 되는 불휘발성 기억 회로에 있어서의 메모리 에리어를 분할해서 전부 또는 임부의 메모리 어레이에 대하여 라이트 또는 소거 동작을 금지하는 기능을 부가하는 것에 의해서 부정한 데이타의 리라이트를 불가능하게 할 수 있는 효과가 얻어진나

(7) 보호해야 할 데이타가 저장되는 메모리 어레이에 대한 어드레스 지정을 검츌해서 그것에 따라 소거동작을 금지시키는 것에 의해서 보호해야 할 데이타의 라이트를 가능하게 하면서 그것에 대한 다중 라이트에 대한 데이타의 파괴를 행하게 하는 구성을 취하는 것에 의해서 실질적인 데이타 보호를 행할 수 있는 효과가 얻어진다.

(8) 보호해야 할 데이타가 저장되는 메모리 에리어에 대한 어드레스 지정을 검출하는 간단한 회로를 부가하는 것에 의해 상기 데이타의 보호를 실현할 수 있는 효과가 얻어진다.

(9) 보호해야 할 데이타에 대해서 라이트 상태의 비트수를 사전에 설정하는 구성을 취하는 것에 의해서부정한 라이트가 행해졌는가 아닌가를 판정할 수가 있는 효과가 얻어진다.

(10) 리드 데이타에 있어서의 라이트 상대를 포시하는 비트수를 판정해서 라이트 비트수가 일정수 이하일때 소거 동작을 허가하는 구성을 취하는 것에 의해서 데이타의 보호를 도모하며서 보호해야 할 데이타가 저장되는 메모리 에리어에 대한 라이트 소거 및 리라이트 시험을 간단하게 행할 수 있는 효과가 얻어진다.

(11) 보호해야 할 데이타가 저장되는 메모리 에리어에 대한 어드레스 지정과 소거 금지 신호와의 조합에의해 보호해야 할 데이타의 초기 라이트를 가능하게 해서 상기 메모러 에리어에 대한 라이트를 금지하면서다른 메모리 에러어에 대한 리라이트를 가능하게 할 수가 있는 효과가 얻어진다.

(12) 내부에 선택 비트를 마련해서 그것에 따라서 메모리 블럭의 선댁에 행하는 것으로 하여 선택 비트의제트 상태에 대응하여 선택되는 메모리 블럭의 소거 동작을 금지하는 젓에 의해 보호해야 할 데이타의 라이트를 가능하계 하면서 그것에 대하는 다중 라이트에 대한 데이타의 파괴를 행하게 하는 구성을 취하는 것에의해서 실질적인 데이타 보호를 행할 수가 있는 효과가 얻어진다.

(13) 선택 비트를 마면하는 것에 의해 어드레스 지정의 해독 회로가 불필요하게 되기 때문에 보다 간단한회로 구성에 의해 상기한 바와 같은 데이타의 보호가 가능하게 되는 효과가 얻어진다.

(14) 선택 비트의 지정에 의해 같은 어드레스가 할당되는 2개의 메모리 블럭을 택일적으로 선택 상대로하는 구성을 취하는 것에 의해 한쪽의 메모리 블럭에 대한 데이타의 라이트 또는 리드가 지시되었을 때 그것에 앞서서 또는 동시에 다른쪽의 메모리 블럭의 동일 어드레스의 데이타를 리드해서 그 동작을 허가하는가, 금지하는가를 판정시키는 것이 가능하게 된다. 이것에 의해 데이타의 단위로 보호를 가능하게 하는 효과가 얻어진다.

이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만 본 발명은 상시 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지 변경이 가능한 것은 불론이다 예를들면, EEPROM은 소거 동작과 라이트 동작이 독립해서 지정되어 그것에 따라서 메모리 어레이에 대한 소거나 라이트가 행해지는 것이라도 좋다 또 상기 제1라이트 동작 모드에서 제2라이트 동작 모드로의 이행은 내부에서 자동적으로 이루어지는 것이라도 좋다 또는 메모리 어레이가 구성되는 웰영역을 분리시키는것에 의해서 메모리 블럭마다 전면 소거가 행해지는 것이라도 좋다 또, 보호해야 할 데이타가 저장되는 메모리 블럭의 용량은 마스터 슬라이스 방식에 의해 지정 가능하게 하는 것이라도 좋다 예를들면, 제 12 도의 실시예에서는 해독 회로에 공급된 어드레스 신호를 변경하는 것에 의해서 간단하게 메모리 블럭 MB1의 메모리 에리어를 빈경가능하게 된다 또, 메모리 블럭의 분할 방식은 워드선군의 분할에 의한 것 외에 데이타선군의 분할에 의한 것 또는 그들의 조합으로 구성되는 것이라도 좋다 이와같이 데이타선군의 분할을 취하는 경우에는 Y어드레스 버퍼에서의 어드레스 신호를 받는 해독 회로를 마련하는 것 또는 선택 비트를 Y어드레스 버퍼나 디코더에 공급하는 것 등에 의해 실현할 수 있다.

또, 메모리 어레이나 그 주변 회로의 구체적 구성은 여러가지의 변헝을 취할 수 있는 것이다. 예를들면 고전압 -Vpp는 외부에서 공급되는 것으로 했지만 고전압 발생 회로를 내장해도 좋다 또, 상기한 바와 같이 주번 회로를 COMS회로로 하는것 의에 N찬넬 MOSFET 또는 P찬넬 MOSFET만으로 구성되는 것이라도 좋다. 또 라이트/소거를 위한 고전으로서는 MNOS트랜지스터가 형성되는 기판을 회로의 접지 전위에고정해 놓고 정의 고전압과 부의 고전압을 사용하는 것에 의해 행하는 것 등 여러가지의 실시형태를 취할수 있다. 본 발명에 관한 EEPROM은 상기 실시예와 같이 단체의 불휘발성 기억 장치로서 구성되는 것 의에 상기한 바와 같은 데이타 보호 기능을 실현하기 위한 회로 규모가 작기 때문에 예를들면 단일칩의 마이크로 컴퓨터 등과 같은 디지탈 집적 회로에 비교적 간단하게 내장시킬 수가 있다. 상기한 바와 같은 보호기능이 부가된 EEPROM을 내장하는 단일칩 마이크로 컴퓨터에 있어서는 IC 카드에 적합한 것으로 할 수가 있다. 즉, IC카드에 있어서는 내장의 반도체 집적 회로 장치를 보호하기 위해서 카드의 물리적인 강도의 강학가 필요하게 된다 상기한 바와같이 EEPROM을 내장하는 단일칩 마이크로 컴퓨터를 실현할 수 있으면 IC카드에 내장된 반도체 집적 회로 장치의 불리적 크기를 작게 할 수 있으므로 그 물리적인 강도의강화가 간단하게 되어 IC카드의 저코스트화도 가능하게 된다.

또, 전기적으로 라이트 및 소거가 가능하게 되는 불휘발성 기억 소자로서는 MNOS트랜지스터 의에FLOTOX(믈로팅 게이트 터널 옥사이드)구조의 것 등 아무것이라도 좋다.

본 발명의 전기적으로 라이트 및 소거가 가능하게 되는 불휘발성 기억 회로를 포함하는 반도제 집적 회로장치에 널리 이용할 수 있는 것이다.

Claims

반도체 기판상에 형성된 불휘발성 기억장치로써, 불휘발성 기억소자군, 상기 불휘발성 기억소자군과개별적으로 마련되고, 상기 불휘발성 기억소자군의 데이타의 소거시에 있어서, 상기 불휘반성 기억소자군의비소거 영역을 나타내는 데이타가 저장되는 기억수단, 상기 불휘발성 기억소자군과 상기 기역수단에 연결되고, 상기 불휘발성 기억소자군에 데이타의 소거시에 있어서 상기 데이타에 응답하고, 상기 데이타에 의해서지정된 비소거명역의 소거동작을 유보하고, 상기 불휘반성 기억소자군의 소거영역에 내해서 소거동작을 실행하는 소거제어수단을 프항하는 불휘발성 기억장치.
제 l 항에 있어서, 상기 불휘발성 기억소자군은 전기적으로 소거 및 라이트 가능한 여러개의 메모리셀을 포함하는 불휘발성 기억장치.
제 2 항에 있어서, 상기 데이타는 상기 불휘발성 기억소자군의 데이타의 소기시, 상기 불휘발성 기억소자군의 소정의 영역에서 상기 기억수단으.로 전송되는 불휘발성 기억장치.
반도체 기판상에 형성된 불휘발성 기억장치와 상기 반도체 기판상에 형성되고, 상기 불휘발성 기억상치에 연결되고, 상기 불휘발성 기억장치의 소거동작을 지시하는 제어신호를 상기 불휘발성 기억장치로 공급하는 중앙처리장치를 포함하며, 상기 불휘발성 기억장치는 상기 불휘발성 기억소자군, 상기 불휘발성 기억소자군과 개별적으로 마련되고, 상기 불휘발성 기억소자군의 데이타의 소거시에 있어서, 상기 불휘발성 기억소자군의 비소거 영역을 나타내는 데이타가 저장되는 기억수단, 상기 불휘발성 기억소자군과 상기 기억수단에 연결되고, 상기 불휘발성 기억소자군의 데이타의 소거시에 있어서 상기 데이타에 응답하고, 상기 데이타에 의해서 지정된 비소거영역의 소거동작을 유보하고, 상기 불휘발성 기억소자군의 소거영역에 대해서 소거동작을 실행하는 소거제어수단을 포함하는 싱글칩 마이크로 컴퓨터.
불휘발성 메모리셀의 제1군과 불휘발성 메모리셀의 제2군올 포함하는 메모리 어레이, 상기 메모리억레이에 대한 소거동작을 실행하는 소거수단, 상기 메모리 어레이에 연결되고 상기 메모리 어레이에서 불휘발성 메모리셀을 선택하기 위한 선택수단, 상기 소거수단에 면결되고, 상기 선택된 불휘발성 메모리셀의상기 불휘발성 메모리셀의 제1군내의 불휘발성 메모리셀인지 또는 상기 불휘발성 메모리셀의 제2군내의불휘발성 메모리셀인시의 여부를 나다내는 지시수단, 상기 소거수단에 연결되고, 상기 메모리 어데이에 대한 소거동작을 제어하는 레지스터 수단 및 상기 레지스터 수단과 상기 소거수단에 연결되고 상기 소거수단의 소거동작을 선택적으로 금지하는 제어수단을 포함하고, 상기 레지스터 수단은 제1제어비트를 프함하고, 상기 제 1제어비트는 상기 메모리 어레이에 대한 상기 소거수단의 소거동작을 금지하는 제 l상태와 상기 메모리 어레이에 대한 상기 소거수단의 소거동작을 가능하게 하는 제2상태를 갖고, 상기 선택된 불휘발성 데모리셀이 상기 불휘발성 메모리셀의 제2군내의 불휘발성 메모리셀인 것을 상기 지시수단이 나타내고 있을때 상기 제어수단은 상기 제1제어비트의 제2상태에 관계입川 상기 불휘발성 메모리셀의 제2군에 대한 상기 소거수단의 소거동작을 금지하고, 반도체 기판상에 형성된 불휘발성 기억장치
제 5 항에 있어서, 상기 불휘발성 메모리셀은 전기적으로 소거 및 라이트 가능한 여러개의 메모리셀을포함하는 불휘발성 기어장치.
제 5 항에 있어서, 상기 메모리 어레이에 대한 라이트 동작을 제어하는 라이트 수단을 또 포함하고, 상기 레지스터 수단은 상기 메모리 어레이에 대한 상기 라이트 수단의 라이트 동삭을 제어하기 위한 제2제어비트를 또 포함하고, 상기 제2제어비트는 상기 메모리 어레이에 대한 상기 라이트수단의 라이트 동작을금지하는 제1상태와 상기 메모리 어레이에 대한 상기 라이트 수단의 라이트 동작을 가능하게 하는 제2상태를 갖고, 상기 선택된 불휘발성 메모리셀이 상기 불휘발성 메모리셀의 제2군내의 불휘발성 메모리셀인것을 상기 지시수단이 나타내고 있을 때, 상기 제어수단은 상기 제2제어비트의 제2상태에 관계 없이 상기불휘발성 메모리셀의 제2군에 대한 상기 라이트 수단의 라이트 동작을 금지하는 불휘발성 기억장치.
반도체 기판상에 형성된 불휘발성 기억장치와 상기 반도제 기판상에 형성되고, 상기 불휘발성 기억장치에 연결되고, 상기 불휘발성 기억장치의 소거동작을 지시하는 제어신호를 상기 불휘발성 기억장치로 공급하는 중앙처리장치를 구비한 싱글칩 마이크로 컴퓨터를 포함하며, 상기 불휘발성 기억장치는 전기적으로 소거 및 라이트 가능한 여러개의 메모리셀을 포함하는 불휘발성 기억소자군, 상기 불휘발성 기억소자군과 개별적으로 마련되고, 상기 불휘발성 기억소자군의 데이타의 소거시에 있어서, 상기 불휘발성 기억소자군의비소거 영역을 나타내는 데이타가 저장되는 기억수단, 상기 불휘발성 기억소자군과 상기 기억수단에 연결되고, 상기 불휘발성 기억소자군의 데이타의 소거시에 있어서 상기 데이타에 응답하고, 상기 데이타에 의해서시정된 비소거영역의 소거동작을 유보하고, 상기 불휘반성 기억소자군의 소거영역에 대해서 소거동작을 실행하는 소거제어수단을 프함하고, 상기 데이타는 상기 불휘발성 기억소자군의 데이타 소거시, 상기 불휘발성 기억 소자군의 소정의 영역에서 상기 기억수단으로 전송되는 IC카드.
불휘발성 메모리셀의 제1군과 불휘발성 메모리셀의 제2군을 포함하는 메모리 어레이, 상기 메모리어레이에 대한 소거 동작을 실행하는 소거수단, 상기 메모리 어레이 연결되고 상기 메모리 어레이에서 불휘발성 메모리셀을 선택하기 위한 선택수단, 상기 소거수단에 연결되고, 상기 선택된 불휘발성 메모리셀이 상기 불휘발성 메모리셀의 제1군내의 불휘발성 메모리셀인치 또는 상기 불휘발성 메모리셀의 제2군내의 불휘발성 메모리셀인지의 여부를 나타내는 지시수단, 상기 소거수단에 연결되고 상기 메모리 어레이에 대한소거동작을 제어하는 레지스터수단 및 상기 레지스더 수단과 상기 소거수단에 연결되고 상기 소거수단의 소거동작을 선택적으로 금지하는 제어수단을 구비한 불휘발성 기억장치와 상기 불휘발성 기억장치의 상기 레지스터 수단에 연결된 증앙처리장치를 구비하고, 또 반도체기판상에 형성된 싱글칩 마이크로 컴퓨터를 포함하고, 상기 레지스터 수단은 제1제어비트를 포함하고, 상기 제1제어비트는 상기 메모리 어레이에 대한 상기 소거수단의 소거동작을 금지하는 제1상태와 상기 메모리 어레이에 대한 상기 소거수단의 소거동작을 가능하게 하는 제2상태를 갖고, 상기 선택된 불휘발성 메모리셀이 상기 불휘발성 메모리셀의 제2군내의 불휘발성 메모리셀인 것을 상기 지시수단이 나타내고 있을 때 상기 제어수단은 상기 제1제어비트의 제2상태에 관계없이 상기 불휘발성 메모리셀의 제2군에 대한 상기 소거수단의 소거동작을 금지하고, 상기 불휘발성 메모리셀은 전기적으로 소거 및 라이트 가능한 여러개의 메모리셀을 포함하며, 상기 중앙처리장치는 상기 레지스터 수단의 상기 제 1제어비트의 제 1상태 또는 제 2 상태를 설정하는 수단을 프항하는 IC카드.
제 9 항에 있어서, 상기 메모러 어레이에 대한 라이트 동작을 제어하는 라이트 수단을 또 포함하고, 상기 레지스터 수단은 상기 메모리 어레이에 대한 상기 라이트 수단의 라이트 동작을 제어하기 위한 제2제어비트를 또 포함하고, 상기 제2제어비트는 상기 메모리 어레이에 대한 상기 라이트수단의 라이트 동작을금지하는 제l상태와 상기 메모리 어레이에 대한 상기 라이트 수단의 라이트 동작을 가능하게 하는 제2상태를 갖고, 상기 선택된 불휘발성 메모리셀이 상기 불휘발성 메모리셀의 제2군내의 불휘발성 메모리셀인것을 상기 지시수단이 나타내고 있을 때, 상기 제어수단은 상기 제2제어비트의 제2상대에 관계없이 상기불휘발성 메모리셀의 제2군에 대한 상기 라이트 수탄의 라이트 동작을 금지하며, 상기 중앙처리장치는 상기 레지스터 수단의 상기 제 2 제어비트의 제1상태 또는 제 2 상태를 설정하는 수단을 또 포함하는 1C카드.
불휘발성 메모리셀의 제1군과 불휘발성 메모리셀의 제2군을 포함하는 메모리 어레이, 상기 메모리어레이에 대한 소거 동작을 실행하는 소거수단, 상기 메모리 어레이에 언결되고 상기 메모리 어레이에서 불휘발성 메모리셀을 선택하기 위한 선택수단, 상기 소거수단에 연결되고, 상기 선택된 불휘발성 메모리셀이상기 불휘발성 메모리셀의 제1군내의 불휘발성 메모리셀인지 또는 상기 불휘발성 메모리셀의 제2군내의불휘발성 메모리셀인지의 여부를 나타내는 지시수단, 상기 수거에 연결되고 상기 메모리 어레이에 대한소거동작을 제어하는 레지스터 수단 및 상기 레지스터 수단과 상기 소거수단에 연결되고 상기 소거수단의소거동작을 선택적으로 금지하는 제어수단을 구비한 불휘발성 기억장치와 상기 불휘발성 기억장치의 상기레지스터 수단에 연결된 중앙처리장치를 포함하고, 상기 레지스터 수단은 제1제어비트를 포함하고, 상기제1제어비트는 상기 메모리 어레이에 대한 상기 소거수단의 소거동작을 금지하는 제1상태와 상기 메모리에 어레이에 대한 상기 소거수단의 소거동작을 가능하게 하는 제2상태를 갖고, 상기 선택된 불휘발성 메모리셀이 상기 불휘발성 메모리셀의 제2군내의 불휘발성 메모리셀인 것을 상기 지시수단이 나타내고 었을 때상기 제어수단은 상기 제1제어비트의 제2상태에 관계없이 상기 불휘발성 메모리셀의 제2군에 대한 상기소거수단의 소거동작을 금지하고, 상기 불휘발성 메모리셀은 전기적으로 소거 및 라이트 가능한 여러개의메모리셀을 포함하며, 상기 중앙처리장치는 상기 레지스터 수단의 상기 제1세어비트의 제1상대 또는 제2상태를 설정하는 수단을 포함하는 반도체기판에 형성된 싱글칩 마이크로 컴퓨터.
제 11 항에 있어서, 상기 메모리 어레이 대한 라이트 동작을 제어하는 라이트 수단을 또 포함하고, 상기 레지스터 수단은 상기 메모러 어레이에 대한 상기 라이트 수단의 라이드 동작을 제어하기 위한 제 2 제어비트를 또 포함하고, 상기 제2제어비트는 상기 메모리 어레이에 대한 상기 라이트수단의 라이트 동작을 금지하는 제1상태와 상기 메모리 어레이에 대한 상기 라이트 수단의 라이트 동작을 가능하게 하는 제2상태를 갖고, 상기 선택된 불휘발성 메모리셀이 상기 불휘발성 메모리셀의 제2군내의 불휘발성 메모리셀인 것을 상기 지시수단이 나타내고 있을 때, 상기 제어수단은 상기 제2제어비트의 제2상태에 판계 없이 상기불휘발성 메모리셀의 제2군에 대한 상기 라이트 수단의 라이트 동작을 금지하며, 상기 중앙처리장치는 상기 레지스터 수단의 상기 제2제어비트의 제1상태 또는 제2상대를 설정하는 수단을 또 포함하는 싱글칩마이크로 컴퓨터.
제 7 항에 있어서, 상기 불휘발성 메모리셀은 전기적으로 소거 및 라이트 가능한 여러개의 메모리셀을포함하는 불휘발성 기억장치
제4항에 있어서, 상기 불휘발성 기억소자군은 전기적으로 소거 및 라이트 가능한 여러개의 메모리셀을 프항하는 싱글칩 마이크로 컴퓨터
제14항에 있어서, 상기 데이타는 상기 불휘발성 기억소자군의 데이타 소거시, 상기 불휘발성 기억소자군의 소정의 영역에서 상기 기억수단으로 전송되는 싱글칩 마이크로 컴퓨터.