JPH0616305B2 - シングルチツプマイクロコンピユ−タ - Google Patents
シングルチツプマイクロコンピユ−タInfo
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- JPH0616305B2 JPH0616305B2 JP60043059A JP4305985A JPH0616305B2 JP H0616305 B2 JPH0616305 B2 JP H0616305B2 JP 60043059 A JP60043059 A JP 60043059A JP 4305985 A JP4305985 A JP 4305985A JP H0616305 B2 JPH0616305 B2 JP H0616305B2
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- Microcomputers (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はシングルチップマイクロコンピュータに関す
る。特に、プログラムを記憶するプラグラム記憶部と、
データを記憶するデータ記憶部と、データの入出力部
と、データの処理を行う中央処理装置（以下ＣＰＵと記
す）に加え、各種情報を保持・記憶する不揮発性メモリ
部を有するシングルチップマイクロコンピュータに係
る。
る。特に、プログラムを記憶するプラグラム記憶部と、
データを記憶するデータ記憶部と、データの入出力部
と、データの処理を行う中央処理装置（以下ＣＰＵと記
す）に加え、各種情報を保持・記憶する不揮発性メモリ
部を有するシングルチップマイクロコンピュータに係
る。
近年の急速なＬＳＩ技術の進歩により、不揮発性メモリ
を搭載したシングルチップマイクロコンピュータを実現
することが可能となってきている。不揮発性メモリは非
動作時にもデータを保持するという特性を持つものであ
り、中でもエレクトリカル・イラザブル・アンド・エレ
クトリカル・プログラマブル・リードオンリー・メモリ
(Electrical Elasable & Electrical Plogramable Read
Only Memory、EEPROM)は、メモリトランジスタのコント
ロールゲートに印加する電圧を制御することにより、デ
ータの書込みと消去が可能であるために、マイクロコン
ピュータを用いた自動車のエンジン制御や、テレビの電
子チャンネル制御，サーボモータの制御等多くの産業分
野に利用できる。
を搭載したシングルチップマイクロコンピュータを実現
することが可能となってきている。不揮発性メモリは非
動作時にもデータを保持するという特性を持つものであ
り、中でもエレクトリカル・イラザブル・アンド・エレ
クトリカル・プログラマブル・リードオンリー・メモリ
(Electrical Elasable & Electrical Plogramable Read
Only Memory、EEPROM)は、メモリトランジスタのコント
ロールゲートに印加する電圧を制御することにより、デ
ータの書込みと消去が可能であるために、マイクロコン
ピュータを用いた自動車のエンジン制御や、テレビの電
子チャンネル制御，サーボモータの制御等多くの産業分
野に利用できる。
（従来の技術とその問題点） 上述の如く、多くの産業分野で実用化促進されている不
揮発性メモリーではあるが、ＥＥＰＲＭに代表される
各種不揮発性メモリーはその最大の特徴である不揮発性
を実現するべく、複雑なプロセスにより製造されている
為に、通常の揮発性半導体メモリーに比較して大変高価
である。従って、ＣＰＵに加え各種Ｉ／Ｏ機能やプログ
ラム記憶部、データ記憶部を集積したシングルチップマ
イクロコンピュータに不揮発性メモリーを経済的に搭載
することはきわめて困難な状況にある。
揮発性メモリーではあるが、ＥＥＰＲＭに代表される
各種不揮発性メモリーはその最大の特徴である不揮発性
を実現するべく、複雑なプロセスにより製造されている
為に、通常の揮発性半導体メモリーに比較して大変高価
である。従って、ＣＰＵに加え各種Ｉ／Ｏ機能やプログ
ラム記憶部、データ記憶部を集積したシングルチップマ
イクロコンピュータに不揮発性メモリーを経済的に搭載
することはきわめて困難な状況にある。
さらに、不揮発性メモリーのデータ保持特性が向上して
いる現状下においても、高エネルギーを印加しての度重
なるデータの消去や書込み、外来ノイズ、その他の原因
により、データに誤りが発生するという可能性は依然と
して残っている。
いる現状下においても、高エネルギーを印加しての度重
なるデータの消去や書込み、外来ノイズ、その他の原因
により、データに誤りが発生するという可能性は依然と
して残っている。
したがって、本発明の第１の目的は、エラー検出・訂正
機能により、経済性に不揮発性メモリー内蔵シングルチ
ップマイクロコンピュータを実現することであり、エラ
ー検出訂正機能はＥＣＣ (Error Correcting Code)回
路のような特別なものを付加せずに、シングルチップマ
イクロコンピュータが元来有する資源の有効利用により
実現される。
機能により、経済性に不揮発性メモリー内蔵シングルチ
ップマイクロコンピュータを実現することであり、エラ
ー検出訂正機能はＥＣＣ (Error Correcting Code)回
路のような特別なものを付加せずに、シングルチップマ
イクロコンピュータが元来有する資源の有効利用により
実現される。
また、本発明の第２の目的は不揮発性メモリー内蔵シン
グルチップマイクロコンピュータの応用システム上での
動作中における不揮発性メモリーのデータを誤りから保
護することである。
グルチップマイクロコンピュータの応用システム上での
動作中における不揮発性メモリーのデータを誤りから保
護することである。
（問題点を解決するための手段） 本発明のマイクロコンピュータは、単一半導体基盤上に
データの入出力部と、プログラムを記憶するプログラム
記憶部と、データを記憶するデータ記憶部と、プログラ
ムに従い各種データの処理を実行する中央処理装置と、
非動作中もデータを記憶保持する不揮発性メモリー部と
を備えたシングルチップマイクロコンピュータにおい
て、 前記入出力部または前記データ記憶部より前記中央処理
装置が読取ったデータ、または前記中央処理装置のデー
タ処理の結果のデータから前記プログラム記憶部に記憶
されている符号化プログラムにより符号データを生成す
る符号化手段と、該符号データを前記不揮発性メモリー
部に記憶・保持させる手段と、前記不揮発性メモリー部
に記憶・保持された符号データから前記プログラム記憶
部に記憶されている復号化プログラムにより復号データ
を生成する復号化手段とを有することを特徴とする。
データの入出力部と、プログラムを記憶するプログラム
記憶部と、データを記憶するデータ記憶部と、プログラ
ムに従い各種データの処理を実行する中央処理装置と、
非動作中もデータを記憶保持する不揮発性メモリー部と
を備えたシングルチップマイクロコンピュータにおい
て、 前記入出力部または前記データ記憶部より前記中央処理
装置が読取ったデータ、または前記中央処理装置のデー
タ処理の結果のデータから前記プログラム記憶部に記憶
されている符号化プログラムにより符号データを生成す
る符号化手段と、該符号データを前記不揮発性メモリー
部に記憶・保持させる手段と、前記不揮発性メモリー部
に記憶・保持された符号データから前記プログラム記憶
部に記憶されている復号化プログラムにより復号データ
を生成する復号化手段とを有することを特徴とする。
（実施例） 第１図は、不揮発性メモリーを内蔵しエラー検出・訂正
機能を備えた本発明の一実施例を示す。本実施例につい
ては、不揮発性メモリーとして ＥＥＰＲＭを用い、
取り扱うデータは８ビットで、エラー検出・訂正方法と
しては、２ビット誤り検出、１ビット誤り訂正用の４ビ
ットのチェックビットを伴うハミング符号及び１ビット
の偶数パリティービットを用いる。
機能を備えた本発明の一実施例を示す。本実施例につい
ては、不揮発性メモリーとして ＥＥＰＲＭを用い、
取り扱うデータは８ビットで、エラー検出・訂正方法と
しては、２ビット誤り検出、１ビット誤り訂正用の４ビ
ットのチェックビットを伴うハミング符号及び１ビット
の偶数パリティービットを用いる。
シングルチップマイクロコンピュータ１００は、外部入
力線１０１、外部出力線１０２、データの演算・処理を
行うＣＰＵ１０３、各種情報を記憶するＲＡＭ１０４、
プログラム及びシステム定数を記憶しているＲＯＭ１０
５、情報を保持・記憶するEEPROM１０６および内部バス
１０７から構成されている。ＣＰＵ１０３は、８ビット
データを符号データに変換する符号化手段と、符号デー
タを８ビットデータに変換、すなわち、符号データを用
いてエラー検出・訂正を行う復号化手段とを有している
が、図面の繁雑化を回避するため図示は省略する。
力線１０１、外部出力線１０２、データの演算・処理を
行うＣＰＵ１０３、各種情報を記憶するＲＡＭ１０４、
プログラム及びシステム定数を記憶しているＲＯＭ１０
５、情報を保持・記憶するEEPROM１０６および内部バス
１０７から構成されている。ＣＰＵ１０３は、８ビット
データを符号データに変換する符号化手段と、符号デー
タを８ビットデータに変換、すなわち、符号データを用
いてエラー検出・訂正を行う復号化手段とを有している
が、図面の繁雑化を回避するため図示は省略する。
以下、第１図を参照しながらエラー検出・訂正機能の動
作について述べる。
作について述べる。
８ビットデータは、ＣＰＵ１０３において符号化手段が
機能させられることにより、１３ビットの符号データ
（８ビットデータ＋４チュックビット＋１パリティービ
ット）に変換され、EEPROM１０６の符号データ格納領域
１０６−１に書き込まれる。すなわち、EEPROM106は、
符号データの形でデータを記憶する。したがってEEPROM
１０６が記憶しているデータを処理に用いる場合は、そ
のデータの符号データを読み出し、復号化手段を用いて
チェックを行い、その結果として得られる８ビットデー
タを用いる。
機能させられることにより、１３ビットの符号データ
（８ビットデータ＋４チュックビット＋１パリティービ
ット）に変換され、EEPROM１０６の符号データ格納領域
１０６−１に書き込まれる。すなわち、EEPROM106は、
符号データの形でデータを記憶する。したがってEEPROM
１０６が記憶しているデータを処理に用いる場合は、そ
のデータの符号データを読み出し、復号化手段を用いて
チェックを行い、その結果として得られる８ビットデー
タを用いる。
しかし、アクセスの高速性を必要とするようなデータの
場合には、ＲＯＭ１０５内の初期設定プログラムを実行
する。初期設定プログラムは、EEPROM106に保持・記憶
されている高速アクセスを必要とする全ての符号データ
に対し、順次に復号化手段を用いて、８ビットデータに
訂正・復元してＲＡＭ１０４に格納する。
場合には、ＲＯＭ１０５内の初期設定プログラムを実行
する。初期設定プログラムは、EEPROM106に保持・記憶
されている高速アクセスを必要とする全ての符号データ
に対し、順次に復号化手段を用いて、８ビットデータに
訂正・復元してＲＡＭ１０４に格納する。
マイクロコンピュータがデータ処理を行なった結果、新
たに生成された８ビットデータを所定のアドレスに書き
込む必要が生じた場合はまず、ＲＡＭ１０４のデータエ
リアの８ビットデータを書きかえ、新しい８ビットデー
タに対し、符号化手段を実行して符号化データをEEPROM
106に書き込む。書きかえたデータが正しくEEPROM106に
格納されたかどうかを確かめるために、再びそのデータ
を読み出しその符号データに対し、復号化手段を実行す
る。その結果、訂正可能範囲を越えるエラーが発生して
いる場合には、そのことを知らせる信号を発信する。
たに生成された８ビットデータを所定のアドレスに書き
込む必要が生じた場合はまず、ＲＡＭ１０４のデータエ
リアの８ビットデータを書きかえ、新しい８ビットデー
タに対し、符号化手段を実行して符号化データをEEPROM
106に書き込む。書きかえたデータが正しくEEPROM106に
格納されたかどうかを確かめるために、再びそのデータ
を読み出しその符号データに対し、復号化手段を実行す
る。その結果、訂正可能範囲を越えるエラーが発生して
いる場合には、そのことを知らせる信号を発信する。
次に、前記符号化手段及び復号化手段の具体例を第２
図，第３図，第４図，第５図および第６図を用いて詳細
に説明する。
図，第３図，第４図，第５図および第６図を用いて詳細
に説明する。
第２図は、第１図のＣＰＵ１０３を詳細化し、入出力部
１０２，ＲＡＭ１０４，ＲＯＭ１０５およびEEPROM106
と共に示したブロック図である。第２図を参照すると、
ＣＰＵ１０３は、インストラクションレジスタ（以下Ｉ
Ｒと記す）201と、制御回路部２０２と、アキュムレー
タ（以下Ａccと記す）２０３と、第１テンポラリレジス
タ（以下ＴＲ１と記す）２０４と、第２テンポラリレジ
スタ（以下ＴＲ２と記す）２０５と算術論理演算ユニッ
ト（以下ＡＬＵと記す）２０６と、キャリーフラグを含
むプログラムステータスワード（以下ＰＳＷと記す）２
０７とアドレスポイントレジスタ２０８とループカウン
タ２０９と、シフター２１０を有している。
１０２，ＲＡＭ１０４，ＲＯＭ１０５およびEEPROM106
と共に示したブロック図である。第２図を参照すると、
ＣＰＵ１０３は、インストラクションレジスタ（以下Ｉ
Ｒと記す）201と、制御回路部２０２と、アキュムレー
タ（以下Ａccと記す）２０３と、第１テンポラリレジス
タ（以下ＴＲ１と記す）２０４と、第２テンポラリレジ
スタ（以下ＴＲ２と記す）２０５と算術論理演算ユニッ
ト（以下ＡＬＵと記す）２０６と、キャリーフラグを含
むプログラムステータスワード（以下ＰＳＷと記す）２
０７とアドレスポイントレジスタ２０８とループカウン
タ２０９と、シフター２１０を有している。
本実施例のエラー検出・訂正方法では、チェックビット
はデータの各ビットの一次結合で与えられる。すなわ
ち、モード(MODE)２の加法により、データの各ビットの
和が偶数だと０、奇数だと１を与える演算が適用され
る。
はデータの各ビットの一次結合で与えられる。すなわ
ち、モード(MODE)２の加法により、データの各ビットの
和が偶数だと０、奇数だと１を与える演算が適用され
る。
符号生成行列Ｂは(１)式で示されるような（４×８）行
列で与えられ、各行ベクトルＢ1〜Ｂ4の８ビットデータ
として、ＲＯＭ１０５上に予め設定されている。
列で与えられ、各行ベクトルＢ1〜Ｂ4の８ビットデータ
として、ＲＯＭ１０５上に予め設定されている。
８ビットデータをＡ＝（a7a6a5a4a3a2a1a0）とすると、
チェックビートＣi（ｉ＝１，４）は、Ｃi＝Ｂ1・Ａ（m
od ２）（但し演算・はベクトルの内積を示す） となる。こうして、ハミング符号Ｈ＝（a7a6a5a4a3a2a1
a0c4c3c2c1）を生成し、この12ビットデータの偶数パリ
ティーＰを計算してハミング符号Ｈの最終要素としてつ
け加え、１３ビットの符号データとする。
チェックビートＣi（ｉ＝１，４）は、Ｃi＝Ｂ1・Ａ（m
od ２）（但し演算・はベクトルの内積を示す） となる。こうして、ハミング符号Ｈ＝（a7a6a5a4a3a2a1
a0c4c3c2c1）を生成し、この12ビットデータの偶数パリ
ティーＰを計算してハミング符号Ｈの最終要素としてつ
け加え、１３ビットの符号データとする。
第３図は符号化の概要フローチャートを示し、第４図は
符号化処理中におけるAcc203、ＴＲ１２０４およびＴＲ
２ ２０５の保持内容を示す。以下、第２図，第３図お
よび第４図を参照しながら、符号化動作について詳細に
説明する。
符号化処理中におけるAcc203、ＴＲ１２０４およびＴＲ
２ ２０５の保持内容を示す。以下、第２図，第３図お
よび第４図を参照しながら、符号化動作について詳細に
説明する。
先ず、Acc203に変換すべき８ビットデータを格納し（第
４図における状態(１)）符号化命令がＩＲ２０１にラッ
チされると制御回路部２０２は、符号化命令コードを解
読し、制御信号を所定のタイミングで発生して以下の動
作を行う。
４図における状態(１)）符号化命令がＩＲ２０１にラッ
チされると制御回路部２０２は、符号化命令コードを解
読し、制御信号を所定のタイミングで発生して以下の動
作を行う。
Acc203のデータをTRI 204に転送し（第３図−(１)，第
４図−(２)）、次に第３図−(２)の処理を行う。すなわ
ち、先ず、TR2 205に、ＲＯＭ１０５のテーブルに設定
されている行ベクトルＢ4のデータを読み出し（第４図
−(３)）、TRI 204のデータとビット単位のアンド演算
をＡＬＵ２０６で行い、その結果をTR2 205に入れる
（第４図−(４)）。次に、Acc203をシフター２１０によ
って左へ１ビットシフトし、ループカウンタ２０９に
‘８’をセットする（第４図−(５)）。
４図−(２)）、次に第３図−(２)の処理を行う。すなわ
ち、先ず、TR2 205に、ＲＯＭ１０５のテーブルに設定
されている行ベクトルＢ4のデータを読み出し（第４図
−(３)）、TRI 204のデータとビット単位のアンド演算
をＡＬＵ２０６で行い、その結果をTR2 205に入れる
（第４図−(４)）。次に、Acc203をシフター２１０によ
って左へ１ビットシフトし、ループカウンタ２０９に
‘８’をセットする（第４図−(５)）。
ループカウンタ２０９の内容を１デクリメントしなが
ら、その値が０になるまでTR2 205の内容をキャリーを
含めて右に１ビットシフトし、キャリーが‘１’であれ
ばAcc203のビット０を反転する（第４図−(６)−３）。
キャリーが“０”であればそのまま（第４図−(６)−
２）、という処理を繰り返す（第４図−(１)から第４図
−(６)まで）。このような処理の結果として、Acc203の
最下位ビットにはチェックビットＣ4が生成されること
になる（第４図−(６)−５）。
ら、その値が０になるまでTR2 205の内容をキャリーを
含めて右に１ビットシフトし、キャリーが‘１’であれ
ばAcc203のビット０を反転する（第４図−(６)−３）。
キャリーが“０”であればそのまま（第４図−(６)−
２）、という処理を繰り返す（第４図−(１)から第４図
−(６)まで）。このような処理の結果として、Acc203の
最下位ビットにはチェックビットＣ4が生成されること
になる（第４図−(６)−５）。
第３図−(３)，第３図−(４)，第３図−(５)の処理も前
述の第３図−(２)の処理と同様に実行し（第４図−(７)
〜(11)）、Acc203のビット４〜ビット１１には符号化す
べきデータ情報が、ビット０〜ビット３にはチェックビ
ットＣ1〜Ｃ4がそれぞれセットされることになる（第４
図−(12)）。
述の第３図−(２)の処理と同様に実行し（第４図−(７)
〜(11)）、Acc203のビット４〜ビット１１には符号化す
べきデータ情報が、ビット０〜ビット３にはチェックビ
ットＣ1〜Ｃ4がそれぞれセットされることになる（第４
図−(12)）。
第３図−(６)のパリティービットセットは、Acc203の内
容をTR2 205にセットし（第４図−(13)）、Acc203の内
容を左に１ビットシフト、ループカウンタ２０９に‘１
２’をセットして（第４図−(14)）、ループカウンタ２
０９の内容を１デクリメントしながら、その値が０にな
るまで、TR2 205の内容をキャリーを含めて右に１ビッ
トシフトし、キャリーが‘１’であればAcc203のビット
０を反転‘０’であればそのままという処理を第４図−
(６)と同様にループ処理することによって生成される。
（第４図−(15)）。このような一連の処理によって、８
ビットデータにハミング符号のチェックビット４ビット
と、パリティービットを付加した符号データが生成され
る。
容をTR2 205にセットし（第４図−(13)）、Acc203の内
容を左に１ビットシフト、ループカウンタ２０９に‘１
２’をセットして（第４図−(14)）、ループカウンタ２
０９の内容を１デクリメントしながら、その値が０にな
るまで、TR2 205の内容をキャリーを含めて右に１ビッ
トシフトし、キャリーが‘１’であればAcc203のビット
０を反転‘０’であればそのままという処理を第４図−
(６)と同様にループ処理することによって生成される。
（第４図−(15)）。このような一連の処理によって、８
ビットデータにハミング符号のチェックビット４ビット
と、パリティービットを付加した符号データが生成され
る。
次に復号化処理について説明する。先ず、パリティービ
ットを除いたハミング符号１２ビットからチェック行列
Ｍを用いて、エラー情報（エラーフラグ）を得る。チェ
ック行列Ｍは（４×１６）行列でその各行ベクトルは、
ワード(WORD)型の行データＭ1〜Ｍ6としてＲＯＭ１０５
上に予め設定されている。
ットを除いたハミング符号１２ビットからチェック行列
Ｍを用いて、エラー情報（エラーフラグ）を得る。チェ
ック行列Ｍは（４×１６）行列でその各行ベクトルは、
ワード(WORD)型の行データＭ1〜Ｍ6としてＲＯＭ１０５
上に予め設定されている。
であり、パリティービットを除いた符号データをＡ＝
（000 a7a6a5a4a3a2a1a0c4c3c2c1）とすると、エラー
ビットｅi（i＝１，４）は ｅi＝Ｍ1・Ａ（mod ２） で与えられる。さらに符号データＡをパリティービット
Ｐを用いてパリティーチェックを行い、結果としてepを
出す。（００…0e4e3e2e1）をエラーフラグと呼ぶ。エ
ラーフラグ＝０，ep ＝０の場合は、エラーが生じてい
ないため、復号化の処理を正常に終了する。
（000 a7a6a5a4a3a2a1a0c4c3c2c1）とすると、エラー
ビットｅi（i＝１，４）は ｅi＝Ｍ1・Ａ（mod ２） で与えられる。さらに符号データＡをパリティービット
Ｐを用いてパリティーチェックを行い、結果としてepを
出す。（００…0e4e3e2e1）をエラーフラグと呼ぶ。エ
ラーフラグ＝０，ep ＝０の場合は、エラーが生じてい
ないため、復号化の処理を正常に終了する。
エラーフラグが０でなく、epが‘１’である場合は、１
２ビットのデータ中に１ビットの誤りが発生している。
この誤りは訂正可能で、エラーフラグの値は誤りの生じ
たビット情報となっており、訂正は、テーブルに設定し
てある誤りビット反転のためのパターンデータを用いて
行う。
２ビットのデータ中に１ビットの誤りが発生している。
この誤りは訂正可能で、エラーフラグの値は誤りの生じ
たビット情報となっており、訂正は、テーブルに設定し
てある誤りビット反転のためのパターンデータを用いて
行う。
上述以外の場合、すなわち、エラーフラグが０でepが
‘１’、あるいはエラーフラグが０でなくepが‘０’の
場合は、本方法の誤り訂正可能範囲を越える誤り（２誤
り以上）が発生しているため、所定の制御信号を発生す
る。
‘１’、あるいはエラーフラグが０でなくepが‘０’の
場合は、本方法の誤り訂正可能範囲を越える誤り（２誤
り以上）が発生しているため、所定の制御信号を発生す
る。
以下に、第２図，符号化の概略フローチャートである第
５図および復号化処理中におけるAcc203とTR1 204とTR
2 205の各保持内容を示す第６図を用いて、符号化命令
の動作について具体的に説明する。
５図および復号化処理中におけるAcc203とTR1 204とTR
2 205の各保持内容を示す第６図を用いて、符号化命令
の動作について具体的に説明する。
符号化命令がＩＲ２０１にラッチされると、制御回路部
２０２はこの符号化命令コードを解読し、制御信号を所
定のタイミングで発生し、以下の動作を行う。まず、TR
1 204を“０”にクリアし、アドレスポイントレジスタ
２０８でアドレスされるEEPROM106に保持されている符
号データをAcc203へ読み出し（第５図(１)，第６図−
(１)）、続いて、Acc203の内容を右へ１ビット回転する
（第６図−(２)）。
２０２はこの符号化命令コードを解読し、制御信号を所
定のタイミングで発生し、以下の動作を行う。まず、TR
1 204を“０”にクリアし、アドレスポイントレジスタ
２０８でアドレスされるEEPROM106に保持されている符
号データをAcc203へ読み出し（第５図(１)，第６図−
(１)）、続いて、Acc203の内容を右へ１ビット回転する
（第６図−(２)）。
次に、第５図(２)の処理を行う。TR2 205に、ＲＯＭ１
０５のテーブルに設定してある符号化行列データＭ4を
読み出し（第６図−(３)）、その内容とAcc203とのアン
ド演算を行い結果をTR2205に入れ（第６図−(４)）、TR
1 204を左へ１ビットシフトし、（この場合はTR1 204
がクリアされているため変化はない）ループカウンタ２
０９に‘１２’を設定する（第６図−(５)）。ループカ
ウンタ２０９の内容を１デクリメントしながらその値が
０になるまで、TR2 205の内容をキャリーを含めて右に
１ビットシフトし（第６図−(６)−１）、キャリーが
‘１’であれば、TR1204のビット０を反転し（第６図−
(６)−２）、‘０’であればそのままという処理を繰り
返す。このようにして、TR1 204のビット０にはエラー
ビットｅ4がセットされる（第６図−(６)−４）。
０５のテーブルに設定してある符号化行列データＭ4を
読み出し（第６図−(３)）、その内容とAcc203とのアン
ド演算を行い結果をTR2205に入れ（第６図−(４)）、TR
1 204を左へ１ビットシフトし、（この場合はTR1 204
がクリアされているため変化はない）ループカウンタ２
０９に‘１２’を設定する（第６図−(５)）。ループカ
ウンタ２０９の内容を１デクリメントしながらその値が
０になるまで、TR2 205の内容をキャリーを含めて右に
１ビットシフトし（第６図−(６)−１）、キャリーが
‘１’であれば、TR1204のビット０を反転し（第６図−
(６)−２）、‘０’であればそのままという処理を繰り
返す。このようにして、TR1 204のビット０にはエラー
ビットｅ4がセットされる（第６図−(６)−４）。
第５図(３)，第５図(４)および第５図(５)の処理も上述
第５図(２)の処理と同様に実行し、TR1204のビット０〜
ビット３にはエラービットｅ1〜ｅ4がセットされる（第
６図−(12)）。
第５図(２)の処理と同様に実行し、TR1204のビット０〜
ビット３にはエラービットｅ1〜ｅ4がセットされる（第
６図−(12)）。
次に、第５図−(２)のパリティーチェックを行う。Acc2
03の内容を左に１ビット回転し（第６図(13)）、その内
容をTR2 205にセットする（第６図−(14)）。TR2 205
の内容をキャリーを含めて右に１ビットシフトし（第６
図(15)）、TR1 204の内容をキャリーを含めて左に１ビ
ットシフトしてTR1 204のビット０にパリティービット
をセットする（第６図−(16)）。ループカウンタ２０９
に‘１２’をセットし（第６図−(16)）、ループカウン
タ２０９の内容を１デクリメントしながら、その値が０
になるまで、TR2 205の内容をキャリーを含めて右に１
ビットシフトし、キャリーが‘１’であれば、TR1 204
のビット０を反転し、‘０’でなければそのままという
処理を繰り返す（第６図−(18)）。この結果TR1 204の
ビット０にはパリティーチェックビットepがセットされ
る（第６図−(20)）。
03の内容を左に１ビット回転し（第６図(13)）、その内
容をTR2 205にセットする（第６図−(14)）。TR2 205
の内容をキャリーを含めて右に１ビットシフトし（第６
図(15)）、TR1 204の内容をキャリーを含めて左に１ビ
ットシフトしてTR1 204のビット０にパリティービット
をセットする（第６図−(16)）。ループカウンタ２０９
に‘１２’をセットし（第６図−(16)）、ループカウン
タ２０９の内容を１デクリメントしながら、その値が０
になるまで、TR2 205の内容をキャリーを含めて右に１
ビットシフトし、キャリーが‘１’であれば、TR1 204
のビット０を反転し、‘０’でなければそのままという
処理を繰り返す（第６図−(18)）。この結果TR1 204の
ビット０にはパリティーチェックビットepがセットされ
る（第６図−(20)）。
TR1 204の内容が０であれば、エラーフラグ、epともに
‘０’なので、エラー無しの状態であり、符号化を終了
する。TR1≧2,ep＝‘１’である場合は、１ビット誤り
が発生しているため第５図−(７)のエラー訂正処理を次
のように行う。TR1 204のエラーフラグの値をもとに、
ＲＯＭ１０５に設定してあるテーブルから符号データの
誤りビットを反転させるためのパターンデータを読み出
し、TR2 205にセットし（第６図−(21)例として、a3が
誤っていた場合）、TR2 205とAcc203との排他的論理和
をとり、結果をAcc２０３に格納する（第６図−(2
2)）。
‘０’なので、エラー無しの状態であり、符号化を終了
する。TR1≧2,ep＝‘１’である場合は、１ビット誤り
が発生しているため第５図−(７)のエラー訂正処理を次
のように行う。TR1 204のエラーフラグの値をもとに、
ＲＯＭ１０５に設定してあるテーブルから符号データの
誤りビットを反転させるためのパターンデータを読み出
し、TR2 205にセットし（第６図−(21)例として、a3が
誤っていた場合）、TR2 205とAcc203との排他的論理和
をとり、結果をAcc２０３に格納する（第６図−(2
2)）。
TR1 204の内容が上述以外の場合には、訂正可能範囲外
のエラーが発生しているため、第５図−(８)のように、
そのためのフラグをセットする、さらに割込み信号を発
生するなど、所定の信号を出力する。以上の動作でAcc2
03には正しい符号データが格納され、復号化処理を終了
する。
のエラーが発生しているため、第５図−(８)のように、
そのためのフラグをセットする、さらに割込み信号を発
生するなど、所定の信号を出力する。以上の動作でAcc2
03には正しい符号データが格納され、復号化処理を終了
する。
主プログラムにおいて、正しい８ビットデータとして使
用する場合はAcc203を右へ５ビットシフトし、a0〜a7を
用いる。又、再書き込みを実行する場合は、Acc203の内
容をアドレスポインタ２０８でアドレスされるEEPROM10
6に書き込む。
用する場合はAcc203を右へ５ビットシフトし、a0〜a7を
用いる。又、再書き込みを実行する場合は、Acc203の内
容をアドレスポインタ２０８でアドレスされるEEPROM10
6に書き込む。
本実施例は、８ビット１データに対しハミング符号とパ
リティーを用いた１誤り訂正・２誤り検出方法を用いた
が、１データに対する付加ビットの割合いを小さくする
ために、複数データを１ブロックデータとして扱うよう
な符号化・復号化手段により、誤り検出・訂正を実現す
ることも可能である。
リティーを用いた１誤り訂正・２誤り検出方法を用いた
が、１データに対する付加ビットの割合いを小さくする
ために、複数データを１ブロックデータとして扱うよう
な符号化・復号化手段により、誤り検出・訂正を実現す
ることも可能である。
（発明の効果） 以上述べてきたように、本発明ではマイクロコンピュー
タが本来有している資源を有効に利用して、不揮発性メ
モリーの保持データの信頼性を大きく向上させることが
できるばかりか、製品としての歩留り向上にも貢献し、
不揮発性メモリ搭載シングルチップマイクロコンピュー
タを経済的に実現することが可能となり、その実用性は
極めて高いものである。
タが本来有している資源を有効に利用して、不揮発性メ
モリーの保持データの信頼性を大きく向上させることが
できるばかりか、製品としての歩留り向上にも貢献し、
不揮発性メモリ搭載シングルチップマイクロコンピュー
タを経済的に実現することが可能となり、その実用性は
極めて高いものである。
第１図は本発明の一実施例を示すシングルチップマイク
ロコンピュータの簡単なブロック図であり、第２図は第
１図のさらに詳細なブロック図、第３図は符号化の概要
フローチャート、第４図は符号化手段実行時のレジスタ
内容、第５図は復号化の概要フローチャートおよび第６
図は復号化手段実行時のレジスタ内容をそれぞれ示して
いる。 １００……シングルチップマイクロコンピュータ、１０
１……外部入力線、１０２……入出力部、１０３……中
央処理装置（ＣＰＵ）、１０４……ＲＡＭ、１０５……
ＲＯＭ、１０５−１……リセットプログラム、１０６…
…EEPROM、１０６−１……符号データ格納領域、１０７
……内部バス、２０１……インストラクションレジスタ
（ＩＲ）、２０２……制御回路部、２０３……アキュム
レータ（Acc）、２０４……第１テンポラリレジスタ
（ＴＲ１）、２０５……第２テンポラリレジスタ（ＴＲ
２）、２０６……演算ユニット（ＡＬＵ）、２０７……
プログラムステータスワード（ＰＳＷ）、２０８……ア
ドレスポイントレジスタ、２０９……ループカウンタ、
２１０……シフター。
ロコンピュータの簡単なブロック図であり、第２図は第
１図のさらに詳細なブロック図、第３図は符号化の概要
フローチャート、第４図は符号化手段実行時のレジスタ
内容、第５図は復号化の概要フローチャートおよび第６
図は復号化手段実行時のレジスタ内容をそれぞれ示して
いる。 １００……シングルチップマイクロコンピュータ、１０
１……外部入力線、１０２……入出力部、１０３……中
央処理装置（ＣＰＵ）、１０４……ＲＡＭ、１０５……
ＲＯＭ、１０５−１……リセットプログラム、１０６…
…EEPROM、１０６−１……符号データ格納領域、１０７
……内部バス、２０１……インストラクションレジスタ
（ＩＲ）、２０２……制御回路部、２０３……アキュム
レータ（Acc）、２０４……第１テンポラリレジスタ
（ＴＲ１）、２０５……第２テンポラリレジスタ（ＴＲ
２）、２０６……演算ユニット（ＡＬＵ）、２０７……
プログラムステータスワード（ＰＳＷ）、２０８……ア
ドレスポイントレジスタ、２０９……ループカウンタ、
２１０……シフター。
Claims (2)
- 【請求項１】単一半導体基盤上にデータの入出力部と、
プログラムを記憶するプログラム記憶部と、データを記
憶するデータ記憶部と、プログラムに従い各種データの
処理を実行する中央処理装置と、非動作中もデータを記
憶保持する不揮発性メモリー部とを備えたシングルチッ
プマイクロコンピュータにおいて、 入出力部または前記データ記憶部から前記中央処理装置
が読み取ったデータ、または前記中央処理装置のデータ
処理の結果のデータから、前記プログラム記憶部に記憶
されている符号化プログラムにより符号データを生成す
る符号化手段と、 該符号データを前記不揮発性メモリーに記憶保持させる
手段と、 前記不揮発性メモリーに記憶保持された符号データか
ら、前記プログラム記憶部に記憶されている復号化プロ
グラムにより復号データを生成する復号化手段とを有す
ることを特徴とするシングルチップマイクロコンピュー
タ。 - 【請求項２】前記不揮発性メモリーに記憶保持された符
号データを、前記復号化手段を連続して作動させる前記
プログラム記憶部に記憶された初期化プログラムを実行
することにより、復号化して前記データ記憶部に記憶す
ることを特徴とする特許請求の範囲１．記載のシングル
チップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043059A JPH0616305B2 (ja) | 1985-03-05 | 1985-03-05 | シングルチツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043059A JPH0616305B2 (ja) | 1985-03-05 | 1985-03-05 | シングルチツプマイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61201363A JPS61201363A (ja) | 1986-09-06 |
| JPH0616305B2 true JPH0616305B2 (ja) | 1994-03-02 |
Family
ID=12653298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60043059A Expired - Lifetime JPH0616305B2 (ja) | 1985-03-05 | 1985-03-05 | シングルチツプマイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616305B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931997A (en) * | 1987-03-16 | 1990-06-05 | Hitachi Ltd. | Semiconductor memory having storage buffer to save control data during bulk erase |
| JP5757251B2 (ja) * | 2012-02-07 | 2015-07-29 | 株式会社Ｊｖｃケンウッド | 積符号の復号装置、積符号の復号方法、及び、プログラム |
| JP5757253B2 (ja) * | 2012-02-10 | 2015-07-29 | 株式会社Ｊｖｃケンウッド | 積符号の復号装置、積符号の復号方法、及び、プログラム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998395A (ja) * | 1982-11-29 | 1984-06-06 | Dainippon Printing Co Ltd | Ｉｃカ−ド |
| JPS59178693A (ja) * | 1983-03-30 | 1984-10-09 | Hitachi Ltd | メモリ読み出し方式 |
| JPS59229799A (ja) * | 1983-06-10 | 1984-12-24 | Fujitsu Ltd | 記憶装置 |
-
1985
- 1985-03-05 JP JP60043059A patent/JPH0616305B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61201363A (ja) | 1986-09-06 |
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