JPS6157099A - Ｅｐｒｏｍ書き込み禁止回路 - Google Patents
Ｅｐｒｏｍ書き込み禁止回路Info
- Publication number
- JPS6157099A JPS6157099A JP59179712A JP17971284A JPS6157099A JP S6157099 A JPS6157099 A JP S6157099A JP 59179712 A JP59179712 A JP 59179712A JP 17971284 A JP17971284 A JP 17971284A JP S6157099 A JPS6157099 A JP S6157099A
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- JP
- Japan
- Prior art keywords
- circuit
- memory cell
- transistor
- writing
- cell transistor
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体不揮発性メモリ（以下ＥＦＲＯＭと略す
）に関するものである。
）に関するものである。
従来例の構成とその問題点
従来、プラスチック・パ・ンゲー゛ジの一回書き込みの
ＥＦＲＯＭでは、パ、ソケージ材料が紫外線を透過しな
いため、−ｔデータを書き込むと、再び消去することは
不可能である、従って一度書き込んだＥＦＲＯＭに異な
るデータを書き込むと、先の書き込みデータ番疲壊して
しまうことになる。
ＥＦＲＯＭでは、パ、ソケージ材料が紫外線を透過しな
いため、−ｔデータを書き込むと、再び消去することは
不可能である、従って一度書き込んだＥＦＲＯＭに異な
るデータを書き込むと、先の書き込みデータ番疲壊して
しまうことになる。
発明の目的 □゛
本発明は、−変書き込んだＥＰＲＯＭに再び書き込みが
なされないよちにするためのＥＦＲＯＭ書き込み禁止回
路を提供するものである。
なされないよちにするためのＥＦＲＯＭ書き込み禁止回
路を提供するものである。
発明の構成 □
本発明は、不揮廃性メモリセルトランジスタめゲートニ
情報を書き込み且つそれを読み出すための第１のバイア
ス回路、前記トランジスタのドレインに情報を書き込む
だめの第２のバイアス回路およびそれを読み吊子だめの
センス回路をそれぞれ接・続し、且つこれらの第２のバ
イアス回路およびセンス回路に制御回路を接続し、前記
センス回路−の出力を前記不揮発性メモリセルトランジ
スタの磐き込み状態で規定する構成を有するものであり
、これにより、対象のＥＦＲＯＭトランジスタ３べ−２
・ が書き込まれている場合、再＋ｌ［ＥＰＲＣ）Ｍに書き
込み瀘りさ４なｌ″う、１／４率択する員ができ、テ・
。
情報を書き込み且つそれを読み出すための第１のバイア
ス回路、前記トランジスタのドレインに情報を書き込む
だめの第２のバイアス回路およびそれを読み吊子だめの
センス回路をそれぞれ接・続し、且つこれらの第２のバ
イアス回路およびセンス回路に制御回路を接続し、前記
センス回路−の出力を前記不揮発性メモリセルトランジ
スタの磐き込み状態で規定する構成を有するものであり
、これにより、対象のＥＦＲＯＭトランジスタ３べ−２
・ が書き込まれている場合、再＋ｌ［ＥＰＲＣ）Ｍに書き
込み瀘りさ４なｌ″う、１／４率択する員ができ、テ・
。
実施例の種明 ゛
、第１図は通常のＥＰｆｔＯＭ書き込み回路を示すもの
である。この第１図の回路Ｉｄ、一端を接地したＮチャ
ンネル・エンハンスメント型ＭＯＳトランジスタＱ１の
他端と電源端子間に、ゲートとドレインを共通接続した
Ｎチャンネル・ディプレッション型ＭＯ８）ランジスタ
Ｑ２を接続し、さら ゛にＮチャンネル・ディプレッ
ション型ＭＯ８）ランジスタＱＱ を直列ｊ接続し、
トランジスタＱの一端を電源接続とし、トランジス夛Ｑ
２．Ｑ３の各ゲートを互いに共通接続し、ＭＯＳ）ラン
ジスタＱ４のゲートとドレインとを共通接続して、この
端子をＥＰＲｏＭトランジスタＱ９のコントロール・ゲ
ートに接続し、また、一端を接地した各、４
々並列接続したＮチャンネル・エンハンスメント型Ｍ
ＯＳトランジスタＱ５．Ｑ６の各他端と電源端子間にゲ
ートとドレインを共通接続したＮチャンネル・ディブレ
・ソションＭＯ８）ランジスタＱ７を接続し、且つトラ
ンジスタＱ７のゲートと互い５ゲートを共通接続し、一
端を電源端子接続とし−ＨＮチャンネル・ディプレッシ
ョン型ＭＯ８）ランジスタＱ８の他端を、前記ＥＦＲＯ
Ｍ）ランジスタＱ９のドレインに接続する構成であ・る
。
である。この第１図の回路Ｉｄ、一端を接地したＮチャ
ンネル・エンハンスメント型ＭＯＳトランジスタＱ１の
他端と電源端子間に、ゲートとドレインを共通接続した
Ｎチャンネル・ディプレッション型ＭＯ８）ランジスタ
Ｑ２を接続し、さら ゛にＮチャンネル・ディプレッ
ション型ＭＯ８）ランジスタＱＱ を直列ｊ接続し、
トランジスタＱの一端を電源接続とし、トランジス夛Ｑ
２．Ｑ３の各ゲートを互いに共通接続し、ＭＯＳ）ラン
ジスタＱ４のゲートとドレインとを共通接続して、この
端子をＥＰＲｏＭトランジスタＱ９のコントロール・ゲ
ートに接続し、また、一端を接地した各、４
々並列接続したＮチャンネル・エンハンスメント型Ｍ
ＯＳトランジスタＱ５．Ｑ６の各他端と電源端子間にゲ
ートとドレインを共通接続したＮチャンネル・ディブレ
・ソションＭＯ８）ランジスタＱ７を接続し、且つトラ
ンジスタＱ７のゲートと互い５ゲートを共通接続し、一
端を電源端子接続とし−ＨＮチャンネル・ディプレッシ
ョン型ＭＯ８）ランジスタＱ８の他端を、前記ＥＦＲＯ
Ｍ）ランジスタＱ９のドレインに接続する構成であ・る
。
以上のように構成されたＥ’ＰＲＯＭ書き゛込み回路に
ついて動作説明する。
ついて動作説明する。
被書き込み用のＥＰＲＯＭ）ランジスタＱ９に情報を書
き込む場合には、データをＩｙ Ｉ、ｌ＋、また制御用
のＰｘ、Ｐｙ倍信号ＨＬ ＩＩとする。このとき、ＥＰ
ＲＯＭ）ランジスタＱ９のゲートにはト、゛ランジスタ
Ｑ３．Ｑ４を介して電源電圧ｖＰｐ が、またドレイン
にはトランジスタＱ８を介して電源電圧Ｖｌ）Ｉ）がそ
れぞれ印加される。従って書き込みを禁止するためには
Ｐｘ、Ｐｙ倍信号Ｈ１１とすればよい。
き込む場合には、データをＩｙ Ｉ、ｌ＋、また制御用
のＰｘ、Ｐｙ倍信号ＨＬ ＩＩとする。このとき、ＥＰ
ＲＯＭ）ランジスタＱ９のゲートにはト、゛ランジスタ
Ｑ３．Ｑ４を介して電源電圧ｖＰｐ が、またドレイン
にはトランジスタＱ８を介して電源電圧Ｖｌ）Ｉ）がそ
れぞれ印加される。従って書き込みを禁止するためには
Ｐｘ、Ｐｙ倍信号Ｈ１１とすればよい。
第２図に本発明の書き込み禁止回路の概略をプロ
１ツク図で示す。第２図の回路（ｄ、一端を接地
した不揮発性メモリセルトランジスタＱ、。のゲートに
、情報を書き込み且つそれを読み出すためのパ、
５ ・ イアス回路１、またそのドレインに、情報を書き込むだ
めのバイアス回路２、幹よびその情報を碑み出すための
センス回路３をそれぞれ接続し、且つこれらの各回警２
．３に制、御回路４を接続し、センス回路３の出力側を
ＮＯＲ回路５およびインノミフタ回路６に直列接続する
構成であり、この出力信号９を第１図の制御用信号ＰＸ
あるいはｐｙとして用いる。 。
１ツク図で示す。第２図の回路（ｄ、一端を接地
した不揮発性メモリセルトランジスタＱ、。のゲートに
、情報を書き込み且つそれを読み出すためのパ、
５ ・ イアス回路１、またそのドレインに、情報を書き込むだ
めのバイアス回路２、幹よびその情報を碑み出すための
センス回路３をそれぞれ接続し、且つこれらの各回警２
．３に制、御回路４を接続し、センス回路３の出力側を
ＮＯＲ回路５およびインノミフタ回路６に直列接続する
構成であり、この出力信号９を第１図の制御用信号ＰＸ
あるいはｐｙとして用いる。 。
書き込みを禁止するという情報は不揮発性メモリセルト
ランジスタＱ１゜を書き込なことによって与えられる。
ランジスタＱ１゜を書き込なことによって与えられる。
ＥＰＲＯ￥のトランジスタＱ９がプログ２ム・モードの
時、バイアス回路１は不揮発性メモリセルトランジスタ
Ｑ、。のゲートにＶｃａなる電圧を印加するよう制御−
路４によつ−て制御され、まだ同メモリセルトランジス
タＱ１゜のトビインにはセンス回路３に接続されるよう
制御回路４によって制御される、センス回路３は不揮発
性メモリセルト、ランジスタＱ、。が書き込まれている
か否かを同メ、モリセルトランジスタＱ１゜のドレイン
電流の値から判定し、同メモリセルトラ６ベーノ ンジスタＱ１゜が書き込まれている時にはセンス回路３
の出カフは“Ｈ”となる。一方、第１図回路での制御用
信号Ｐｘ 、 Ｐｙは、第２図示回路では人、力、端子
８から与えられ、従って第２図、によりＰｘ。
時、バイアス回路１は不揮発性メモリセルトランジスタ
Ｑ、。のゲートにＶｃａなる電圧を印加するよう制御−
路４によつ−て制御され、まだ同メモリセルトランジス
タＱ１゜のトビインにはセンス回路３に接続されるよう
制御回路４によって制御される、センス回路３は不揮発
性メモリセルト、ランジスタＱ、。が書き込まれている
か否かを同メ、モリセルトランジスタＱ１゜のドレイン
電流の値から判定し、同メモリセルトラ６ベーノ ンジスタＱ１゜が書き込まれている時にはセンス回路３
の出カフは“Ｈ”となる。一方、第１図回路での制御用
信号Ｐｘ 、 Ｐｙは、第２図示回路では人、力、端子
８から与えられ、従って第２図、によりＰｘ。
Ｐ７ 重力８が”Ｌ″下あってもインバータからの出力
信号９は”Ｈ”となるため、被書き込み用ＥＦＲＯＭの
トランジスタＱ９の書き込みは基土される。
信号９は”Ｈ”となるため、被書き込み用ＥＦＲＯＭの
トランジスタＱ９の書き込みは基土される。
なお、書き込みを禁専するだめに不揮発性メモリセルト
ランジスタＱ、。を書き込むＫは、制御、回路４のチッ
プ・イネーブル信号ＣＥ、アウ勲プツト・イネーブル信
号ＯＫ、プログラム信号ＰＧＭ入力をハイレペ化の〜１
２Ｖとする。
ランジスタＱ、。を書き込むＫは、制御、回路４のチッ
プ・イネーブル信号ＣＥ、アウ勲プツト・イネーブル信
号ＯＫ、プログラム信号ＰＧＭ入力をハイレペ化の〜１
２Ｖとする。
この時制御回路４により回路１、および回路そはそれぞ
れ不揮発性メモリセルトランジスタ９１゜のゲートとド
レインに書き込み電圧ｖｐｐ を印加１．シ、同メモリ
セルトランジスタＱ、。は書き込まれる。
れ不揮発性メモリセルトランジスタ９１゜のゲートとド
レインに書き込み電圧ｖｐｐ を印加１．シ、同メモリ
セルトランジスタＱ、。は書き込まれる。
発明の効果 １゜１．１
、杏発明によれば１．制御用信号の入力前譚に、不揮発
性メモリセルトランジスタを書き込むことに７ 、
。
性メモリセルトランジスタを書き込むことに７ 、
。
よって、常にＨ１１となる出力信号が得られる書き込み
禁止回路を設けることにより、一度書き込んだメモリセ
ルに再度書き込みがなされることがないという効果を得
ることができる。
禁止回路を設けることにより、一度書き込んだメモリセ
ルに再度書き込みがなされることがないという効果を得
ることができる。
第１図はＥＦＲＯＭの書き込み回路図、第２図は本発明
の書き込み禁止回路図である。 Ｑ９．、、、、・ＥＦＲＯＭ ） ラｙ ジｙ、３Ｚ、
Ｑ２．Ｑ３゜Ｑ４．Ｑ７．Ｑ８・・・・・・Ｎチャンネ
ル・ディプレッション型ＭＯ８）ランジスタ、Ｑ４．Ｑ
６．Ｑ６・・・・・・Ｎチャンネル・エンハンスメント
型ＭｏＳトランジスタ、１・・・・・・第１のバイアス
回路、２・・・・・第２のバイアス回路、ＧＥ・・・・
・・チップ・イネーブル信号、ＯＥ・・・・・・アウト
プット・イネーブル信号、ＰＣｉＭ・・・・・・プログ
ラム信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名］ｊ 第１図 第２図 Ｐｊｌ
の書き込み禁止回路図である。 Ｑ９．、、、、・ＥＦＲＯＭ ） ラｙ ジｙ、３Ｚ、
Ｑ２．Ｑ３゜Ｑ４．Ｑ７．Ｑ８・・・・・・Ｎチャンネ
ル・ディプレッション型ＭＯ８）ランジスタ、Ｑ４．Ｑ
６．Ｑ６・・・・・・Ｎチャンネル・エンハンスメント
型ＭｏＳトランジスタ、１・・・・・・第１のバイアス
回路、２・・・・・第２のバイアス回路、ＧＥ・・・・
・・チップ・イネーブル信号、ＯＥ・・・・・・アウト
プット・イネーブル信号、ＰＣｉＭ・・・・・・プログ
ラム信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名］ｊ 第１図 第２図 Ｐｊｌ
Claims (1)
- 不揮発性メモリセルトランジスタのゲートに、情報を
書き込み且つそれを読み出すための第１のバイアス回路
、また前記不揮発性メモリセルトランジスタのドレイン
に、情報を書き込むための第２のバイアス回路およびそ
れを読み出すためのセンス回路をそれぞれ接続し、且つ
前記第２のバイアス回路および前記センス回路に制御回
路を接続し、前記センス回路の出力を前記不揮発性メモ
リセルトランジスタの書き込み状態で規定することを特
徴とするＥＰＲＯＭ書き込み禁止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59179712A JPS6157099A (ja) | 1984-08-28 | 1984-08-28 | Ｅｐｒｏｍ書き込み禁止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59179712A JPS6157099A (ja) | 1984-08-28 | 1984-08-28 | Ｅｐｒｏｍ書き込み禁止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6157099A true JPS6157099A (ja) | 1986-03-22 |
Family
ID=16070552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59179712A Pending JPS6157099A (ja) | 1984-08-28 | 1984-08-28 | Ｅｐｒｏｍ書き込み禁止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6157099A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0579274A2 (en) * | 1987-03-16 | 1994-01-19 | Hitachi, Ltd. | Non-volatile memory |
| US5506806A (en) * | 1993-09-20 | 1996-04-09 | Nec Corporation | Memory protection circuit for EPROM |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538624A (en) * | 1978-09-05 | 1980-03-18 | Sanyo Electric Co Ltd | Nonvolatile semiconductor memory device |
| JPS57128068A (en) * | 1981-01-30 | 1982-08-09 | Nec Corp | Semiconductor memory storage |
| JPS59140695A (ja) * | 1983-01-31 | 1984-08-13 | Hitachi Ltd | 半導体集積回路装置 |
-
1984
- 1984-08-28 JP JP59179712A patent/JPS6157099A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538624A (en) * | 1978-09-05 | 1980-03-18 | Sanyo Electric Co Ltd | Nonvolatile semiconductor memory device |
| JPS57128068A (en) * | 1981-01-30 | 1982-08-09 | Nec Corp | Semiconductor memory storage |
| JPS59140695A (ja) * | 1983-01-31 | 1984-08-13 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0579274A2 (en) * | 1987-03-16 | 1994-01-19 | Hitachi, Ltd. | Non-volatile memory |
| US5506806A (en) * | 1993-09-20 | 1996-04-09 | Nec Corporation | Memory protection circuit for EPROM |
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