JPS639320B2 - - Google Patents
Info
- Publication number
- JPS639320B2 JPS639320B2 JP14805479A JP14805479A JPS639320B2 JP S639320 B2 JPS639320 B2 JP S639320B2 JP 14805479 A JP14805479 A JP 14805479A JP 14805479 A JP14805479 A JP 14805479A JP S639320 B2 JPS639320 B2 JP S639320B2
- Authority
- JP
- Japan
- Prior art keywords
- prom
- memory
- written
- gate
- becomes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 4
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 19
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
- G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
Description
【発明の詳細な説明】
本発明はProgramable−ROM（以下PROMと
称す）に関し、特に、消去、書き込み回数の履歴
を把握するのに適する半導体メモリーに関するも
のである。
称す）に関し、特に、消去、書き込み回数の履歴
を把握するのに適する半導体メモリーに関するも
のである。
従来この種のPROMには、紫外線消去型
（UVEPROM）と電気的消去型（EEPROM）が
あるが、現在の所書き込み、消去の繰り返し数に
は限度があり、使用回数が増えるに従いメモリー
セルの不良率も高くなつていた。したがつて、
PROMセルの今までの履歴を知らずに使うと、
回路を構成する上で危険を含むことになる。
（UVEPROM）と電気的消去型（EEPROM）が
あるが、現在の所書き込み、消去の繰り返し数に
は限度があり、使用回数が増えるに従いメモリー
セルの不良率も高くなつていた。したがつて、
PROMセルの今までの履歴を知らずに使うと、
回路を構成する上で危険を含むことになる。
本発明は、新たに付加的なメモリーを用いるこ
とにより、PROM製品の書き込み消去の履歴を
保持し、PROM使用の安全性を確認することに
より、上記の欠点を未然に防ぎ、回路構成の動作
を保障することを目的とした半導体メモリーであ
る。
とにより、PROM製品の書き込み消去の履歴を
保持し、PROM使用の安全性を確認することに
より、上記の欠点を未然に防ぎ、回路構成の動作
を保障することを目的とした半導体メモリーであ
る。
本発明によるとプログラムメモリーとして、電
気的に書き込み読み出し可能なPROM
（Programable ROM）内蔵のメモリーにおい
て、書き込み消去の履歴把握機能と外部よりその
履歴の内容をチエツク可能な機能を有することを
特徴とする半導体メモリーが得られる。
気的に書き込み読み出し可能なPROM
（Programable ROM）内蔵のメモリーにおい
て、書き込み消去の履歴把握機能と外部よりその
履歴の内容をチエツク可能な機能を有することを
特徴とする半導体メモリーが得られる。
次に本発明の実施例（以下全てＮチヤンネル）
について図面を参照して説明する。第１図は、ゲ
ート２とドレイン４、ソース３それにフローテイ
ングゲート１からなつているＮチヤンネル
PROMを示し、初期状態又は消去後はフローテ
イングゲート１は接地状態にある。この時ゲート
２に高レベルを印加するとソース３とドレイン４
は普通状態になる。ここでゲート２とドレイン４
に高電圧を一定時間印加すると、フローテイング
ゲート１に電子が入り込み、ゲート２に高レベル
を印加してもソース３とドレイン４は導通しな
い。この状態をデータが書き込まれた状態“１”
とすれば、前者は“０”となる。第２図は、用い
る信号波形図であり、VCCは電源電圧、VCC
delayは電源印加信号、VDDは書き込み高電圧で
ある。
について図面を参照して説明する。第１図は、ゲ
ート２とドレイン４、ソース３それにフローテイ
ングゲート１からなつているＮチヤンネル
PROMを示し、初期状態又は消去後はフローテ
イングゲート１は接地状態にある。この時ゲート
２に高レベルを印加するとソース３とドレイン４
は普通状態になる。ここでゲート２とドレイン４
に高電圧を一定時間印加すると、フローテイング
ゲート１に電子が入り込み、ゲート２に高レベル
を印加してもソース３とドレイン４は導通しな
い。この状態をデータが書き込まれた状態“１”
とすれば、前者は“０”となる。第２図は、用い
る信号波形図であり、VCCは電源電圧、VCC
delayは電源印加信号、VDDは書き込み高電圧で
ある。
ここでVDDの低レベルは、VCCだけシフトして
いる。
いる。
第３図は、PROM５，８，１３，………とラ
ツチ回路６，１０，………スイツチ７，１１，…
……と印加される電源VCC debyからなつてお
り、PROM５の出力と、VCC delayがラツチ回
路６の入力となり、ラツチ回路６の出力はスイツ
チ７のゲートに接続されている。PROM８の出
力と、VCC delayがラツチ回路１０の入力とな
つており次段以下同じ構成を取つている。
ツチ回路６，１０，………スイツチ７，１１，…
……と印加される電源VCC debyからなつてお
り、PROM５の出力と、VCC delayがラツチ回
路６の入力となり、ラツチ回路６の出力はスイツ
チ７のゲートに接続されている。PROM８の出
力と、VCC delayがラツチ回路１０の入力とな
つており次段以下同じ構成を取つている。
次に、第３図の動作について説明すると、VCC
がHighとなるとPROM５，８，１３………は導
通する。よつて出力はLOWとなる。ここでVCC
delayがHighとなり、ラツチ回路６，１０……
…の出力はHighとなり、スイツチ７，１１，…
……が導通しPROM８，１３，………のゲート
は接地状態になる。次にVDDの高電圧が印加され
るとPROM５は書き込まれるが、PROM８，１
３，………は書き込まれない。これでVCCが
LOWとなつてもPROMなのでデータ“１”は書
き込まれたまま残る。次に又VCCがHighになり
VCC delayが印加されるとラツチ回路６の出力
はLOWになり、PROM８のゲートはHighとな
り、ラツチ回路１０の出力Highのままである。
ここでVDDが印加されるとPROM８は書き込まれ
てデータ“１”が入る。これで、PROM５，８
が“１”となつたわけである。同様にして
PROM１３，………はVCCがHighでVDDが１度で
も高電圧となると順次“１”が書き込まれてゆく
ことになる。読し出しは、VCC delayをHighに
すれば前段のPROMがHighならば次段のゲート
のスイツチはLOWとなり、従来の読み出し方法
でメモリーの内容をライン９，１２，１４………
で知ることができる。この構成はUVEPROMの
場合、紫外線遮蔽が必要でEEPROMの場合は必
要ないが、特別な記録なしに、製品自体で消去、
書き込みの繰り返し数の履歴を保持電源なしに記
録されており製品をより安全に使える。
がHighとなるとPROM５，８，１３………は導
通する。よつて出力はLOWとなる。ここでVCC
delayがHighとなり、ラツチ回路６，１０……
…の出力はHighとなり、スイツチ７，１１，…
……が導通しPROM８，１３，………のゲート
は接地状態になる。次にVDDの高電圧が印加され
るとPROM５は書き込まれるが、PROM８，１
３，………は書き込まれない。これでVCCが
LOWとなつてもPROMなのでデータ“１”は書
き込まれたまま残る。次に又VCCがHighになり
VCC delayが印加されるとラツチ回路６の出力
はLOWになり、PROM８のゲートはHighとな
り、ラツチ回路１０の出力Highのままである。
ここでVDDが印加されるとPROM８は書き込まれ
てデータ“１”が入る。これで、PROM５，８
が“１”となつたわけである。同様にして
PROM１３，………はVCCがHighでVDDが１度で
も高電圧となると順次“１”が書き込まれてゆく
ことになる。読し出しは、VCC delayをHighに
すれば前段のPROMがHighならば次段のゲート
のスイツチはLOWとなり、従来の読み出し方法
でメモリーの内容をライン９，１２，１４………
で知ることができる。この構成はUVEPROMの
場合、紫外線遮蔽が必要でEEPROMの場合は必
要ないが、特別な記録なしに、製品自体で消去、
書き込みの繰り返し数の履歴を保持電源なしに記
録されており製品をより安全に使える。
このメモリーは上記の機能ばかりでなく、デー
タをパルス幅変調して用いることにより、パルス
がHighの間、VCC、VDDがともに、第２図のよう
にくり返せば、データメモリーの機能も兼ね備え
ている。
タをパルス幅変調して用いることにより、パルス
がHighの間、VCC、VDDがともに、第２図のよう
にくり返せば、データメモリーの機能も兼ね備え
ている。
本発明によれば、PROMの消去書き込み回路
の履歴を把握することができる。
の履歴を把握することができる。
第１図は本発明の一実施例として用いた
UVEPROM素子の概略図、第２図は、動作に必
要な、各電源のタイミングチヤート、第３図は本
発明の一実施例を示す概略図である。 １……フローテイングゲート、２……ゲート、
３……ソース、４……ドレイン、５……PROM
セル、６……ラツチ回路、７……スイツチ、８…
…PROMセル、１０……ラツチ回路、１１……
スイツチ、１３……PROMセル、９……読出し
ライン、１２，１４……読出しライン。
UVEPROM素子の概略図、第２図は、動作に必
要な、各電源のタイミングチヤート、第３図は本
発明の一実施例を示す概略図である。 １……フローテイングゲート、２……ゲート、
３……ソース、４……ドレイン、５……PROM
セル、６……ラツチ回路、７……スイツチ、８…
…PROMセル、１０……ラツチ回路、１１……
スイツチ、１３……PROMセル、９……読出し
ライン、１２，１４……読出しライン。
Claims (1)
- １ プログラムメモリーとして、電気的に書き込
み読み出し可能なPROM内蔵のメモリーにおい
て、データを記憶する第１のメモリー部と、該第
１のメモリー部の記憶データの書き込み回数を記
憶する第２の電気的メモリー部とを有することを
特徴とする半導体メモリー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14805479A JPS5671885A (en) | 1979-11-15 | 1979-11-15 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14805479A JPS5671885A (en) | 1979-11-15 | 1979-11-15 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5671885A JPS5671885A (en) | 1981-06-15 |
| JPS639320B2 true JPS639320B2 (ja) | 1988-02-26 |
Family
ID=15444121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14805479A Granted JPS5671885A (en) | 1979-11-15 | 1979-11-15 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5671885A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215794A (ja) * | 1982-06-08 | 1983-12-15 | Toshiba Corp | 不揮発性メモリ装置 |
| JPS58215795A (ja) * | 1982-06-08 | 1983-12-15 | Toshiba Corp | 不揮発性メモリ装置 |
| JPS6196598A (ja) * | 1984-10-17 | 1986-05-15 | Fuji Electric Co Ltd | 電気的消去可能なｐ−ｒｏｍのカウントデ−タ記憶方法 |
| EP0321727B1 (de) * | 1987-12-17 | 1992-03-18 | Siemens Aktiengesellschaft | Verfahren und Schaltung zum manipuliergeschützten Entwerten von EE-PROM-Speichern |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839600Y2 (ja) * | 1979-05-10 | 1983-09-06 | 日本電気株式会社 | 書き替え可能ｒｏｍ |
-
1979
- 1979-11-15 JP JP14805479A patent/JPS5671885A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5671885A (en) | 1981-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4718041A (en) | EEPROM memory having extended life | |
| JP2582439B2 (ja) | 書き込み可能な半導体記憶装置 | |
| EP0211232B1 (en) | Semiconductor memory in which data readout operation is carried out over wide power voltage range | |
| JP2005228475A (ja) | 不揮発性半導体メモリセル配列、および半導体メモリにおいてメモリセル動作を行なうための方法 | |
| KR940006611B1 (ko) | 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 자동 소거 최적화회로 및 방법 | |
| KR980011503A (ko) | 불휘발성 메모리시스템 및 반도체기억장치 | |
| EP0320916A2 (en) | Electrically erasable and programmable read only memory using stacked-gate cell | |
| US4805151A (en) | Nonvolatile semiconductor memory device | |
| EP0309180A2 (en) | Semiconductor non-volatile memory device | |
| JPH01298600A (ja) | 半導体記憶装置 | |
| EP0454579A2 (en) | Non-volatile semiconductor memory device having EEPROM cell, dummy cell and sense circuit for increasing reliability and enabling one-bit operation | |
| JPS63293800A (ja) | 不揮発性半導体メモリ | |
| JPS639320B2 (ja) | ||
| US4835742A (en) | Word-by-word electrically reprogrammable non-volatile memory and method of operation thereof | |
| US4853896A (en) | Write driver circuit of semiconductor memory device | |
| US5381366A (en) | Non-volatile semiconductor memory device with timer controlled re-write inhibit means | |
| JPH0157439B2 (ja) | ||
| JPH02214156A (ja) | 不揮発性半導体装置 | |
| KR19980052497A (ko) | 플래쉬 메모리셀의 섹터 보호 회로 | |
| JPH10269784A (ja) | 強誘電体メモリ | |
| JPH05290585A (ja) | 電気的に書き込み可能な不揮発性メモリ | |
| RU2162254C2 (ru) | Программируемое постоянное запоминающее устройство с улучшенным временем выборки | |
| JPS6284494A (ja) | 読出し専用メモリ | |
| JPH023194A (ja) | 半導体不揮発性記憶素子 | |
| JPH05101684A (ja) | 半導体記憶装置 |