JPH0253299A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0253299A JPH0253299A JP63204110A JP20411088A JPH0253299A JP H0253299 A JPH0253299 A JP H0253299A JP 63204110 A JP63204110 A JP 63204110A JP 20411088 A JP20411088 A JP 20411088A JP H0253299 A JPH0253299 A JP H0253299A
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- JP
- Japan
- Prior art keywords
- decoder
- word line
- logic
- signal
- fuse
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000000694 effects Effects 0.000 abstract description 2
- 230000006378 damage Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体メモリ装置、特に電気的にデータの書
き換え可能な不揮発性メモリに関する。
き換え可能な不揮発性メモリに関する。
［発明の概要］
この発明は、半導体メモリ装置におけるデコーダにおい
て、各ア・ドレス毎に予備のメモリセルな設ける事によ
り、データの書き換＾回数を伸ばすようにしたものであ
る。
て、各ア・ドレス毎に予備のメモリセルな設ける事によ
り、データの書き換＾回数を伸ばすようにしたものであ
る。
［従来の技術］
従来のメモリのデコーダは、第２図に示すように一つの
アドレスで一本のリード線を選択するようになっている
。なお、ＷＬＩ・・Ｗ Ｌ ｎはワード線であり、八〇
、Ａ、・・・Ａ３、Ａ３はアドレス信号である。
アドレスで一本のリード線を選択するようになっている
。なお、ＷＬＩ・・Ｗ Ｌ ｎはワード線であり、八〇
、Ａ、・・・Ａ３、Ａ３はアドレス信号である。
〔発明が解決しようとする課題１
しかし、従来の不揮発性メモリでは、データの書き換え
回数は、メモリセルに使用している薄い酸化膜（以下Ｕ
ＴＯと称す。）が破壊に至る書き換え回数に等しく、現
状のプロセス技術で、ＵＴＯが破壊に至る書き換え回路
を伸ばすのは容易ではない。
回数は、メモリセルに使用している薄い酸化膜（以下Ｕ
ＴＯと称す。）が破壊に至る書き換え回数に等しく、現
状のプロセス技術で、ＵＴＯが破壊に至る書き換え回路
を伸ばすのは容易ではない。
そこで、この発明では、従来のこのような欠点を解決す
るため、使用中にメモリセルが破壊した場合には、予備
のメモリセルを使用し、より多くのメモリの書き換え回
数を得る事を目的としている。
るため、使用中にメモリセルが破壊した場合には、予備
のメモリセルを使用し、より多くのメモリの書き換え回
数を得る事を目的としている。
［課題を解決するための手段］
上記課題を解決するために、この発明は、不揮発性メモ
リにおいて、同一アドレスで選択されるメモリセルを複
数設け、必要に応じてこのメモリセルを切り換久て使用
しメモリの書き換え回数を伸ばすようにした。
リにおいて、同一アドレスで選択されるメモリセルを複
数設け、必要に応じてこのメモリセルを切り換久て使用
しメモリの書き換え回数を伸ばすようにした。
［作用］
上記のように構成されたメモリでは、メモリセルにデー
タを書き込んだ時に、書き込んだデータとメモリから読
み出したデータを比較し、書き込んだデータと読み出し
たデータが異っていた場合には、別のメモリセルに書き
込む事で書き換え回数を伸ばすようにしている。
タを書き込んだ時に、書き込んだデータとメモリから読
み出したデータを比較し、書き込んだデータと読み出し
たデータが異っていた場合には、別のメモリセルに書き
込む事で書き換え回数を伸ばすようにしている。
［実施例］
以下、この発明の一実施例を図面を用いて説明する。第
１図はこの発明の実施例である。第１図中のＴ、−Ｔ、
ばＮチャンネルＭδｓトランジスタ、Ｌｌ、Ｆ８はアド
レスデコード用のＮＡＮＤゲートである。
１図はこの発明の実施例である。第１図中のＴ、−Ｔ、
ばＮチャンネルＭδｓトランジスタ、Ｌｌ、Ｆ８はアド
レスデコード用のＮＡＮＤゲートである。
メモリセルのテスト時には、信号Ａ、ＢをそれぞれＬｏ
ｇｉｃ”Ｏ”、” １−とする。そして、ワード線ＷＬ
ＩＩ及びＷＬ２１を選択する場合には、信号ＣをＬｏｇ
ｉｃ“°０”にする。即ち、デコーダＬ１が選択された
時にはＬｌの出力がり。
ｇｉｃ”Ｏ”、” １−とする。そして、ワード線ＷＬ
ＩＩ及びＷＬ２１を選択する場合には、信号ＣをＬｏｇ
ｉｃ“°０”にする。即ち、デコーダＬ１が選択された
時にはＬｌの出力がり。
ｇｉｃ”０”となり、インバータＬ３の入力がＬｏｇｉ
ｃ”Ｏ”となり、ワード線ＷＬＩＩが選択される。ワー
ド線ＷＬ２１を選択する場合も同様に、デコーダＬ８を
選択すれば、インパークＬ８の人力がＬｏｇｉｃ”Ｏ”
となり、ワード線Ｗ２Ｉが選択される。逆に、ワード線
Ｗ１２及びＷ２１を選択する場合には、信号ＣをＬｏｇ
ｉｃ゛１゛とすれば、インバータＬ３、Ｆ８の出力は、
Ｌｏｇｉｃ”Ｏ”となり、デコーダＬ１を選択すれば、
ワード線ＷＬ１２が、デコーダＬ８を選択すれば、ワー
ド線ＷＬ２２が選択される。Ａ常の使用状態では、ワー
ド線ＷＬＩＩ及びＷＬ２１が選択されるように、信号Ａ
、ＣをＬｏｇｉｃ°゛０”、信号ＢをＬｏｇｉｃ”１”
にしておく。
ｃ”Ｏ”となり、ワード線ＷＬＩＩが選択される。ワー
ド線ＷＬ２１を選択する場合も同様に、デコーダＬ８を
選択すれば、インパークＬ８の人力がＬｏｇｉｃ”Ｏ”
となり、ワード線Ｗ２Ｉが選択される。逆に、ワード線
Ｗ１２及びＷ２１を選択する場合には、信号ＣをＬｏｇ
ｉｃ゛１゛とすれば、インバータＬ３、Ｆ８の出力は、
Ｌｏｇｉｃ”Ｏ”となり、デコーダＬ１を選択すれば、
ワード線ＷＬ１２が、デコーダＬ８を選択すれば、ワー
ド線ＷＬ２２が選択される。Ａ常の使用状態では、ワー
ド線ＷＬＩＩ及びＷＬ２１が選択されるように、信号Ａ
、ＣをＬｏｇｉｃ°゛０”、信号ＢをＬｏｇｉｃ”１”
にしておく。
ここで、デコーダＬｌで選択されるワード線ＷＬ１１の
メモリセルが破壊した場合を考える。この場合には予備
のワード線Ｗ１２を使う事になるので、信号Ａに電圧Ｖ
ｐｐ （ヒユーズＦ１．Ｆ２が切断する電圧）を印加し
信号ＣをＬ ｏ ｇ ｉ Ｃ゛０”とし、デコーダＬ１
を選択すると、トランジスタＴ１．ヒユーズＦｌ、トラ
ンジスタＴ３と電流が流れ、ヒユーズＦｌは切断される
。通常の使用状態では、信号ＢはＬｏｇｉｃ’“１°°
なので常にインパークＬ３の出力はＬｏｇｉｃ”０”と
なり、デコーダＬｌを選択した場合には、ワード線Ｗ１
２が選択される事になる。なお、本実施例では、予備の
ワード線を切り換えるためにヒユーズを用いたが、ＥＰ
ＲＯＭやＥＥＰＲＯＭ（７１メモノセルやＭＮＯＳを用
いても良い。ＥＥＰＲＯＭのメモリセルを用いた場合に
は、他のメモリセルと同一の内部昇圧回路で作られた、
データ書き込み電源が使用できるため、単一電源で使用
できる６また、本実施例では予備のワード線を一本ずつ
としたがもっと多くしても良いし、ビット線に予備を設
けても良い。
メモリセルが破壊した場合を考える。この場合には予備
のワード線Ｗ１２を使う事になるので、信号Ａに電圧Ｖ
ｐｐ （ヒユーズＦ１．Ｆ２が切断する電圧）を印加し
信号ＣをＬ ｏ ｇ ｉ Ｃ゛０”とし、デコーダＬ１
を選択すると、トランジスタＴ１．ヒユーズＦｌ、トラ
ンジスタＴ３と電流が流れ、ヒユーズＦｌは切断される
。通常の使用状態では、信号ＢはＬｏｇｉｃ’“１°°
なので常にインパークＬ３の出力はＬｏｇｉｃ”０”と
なり、デコーダＬｌを選択した場合には、ワード線Ｗ１
２が選択される事になる。なお、本実施例では、予備の
ワード線を切り換えるためにヒユーズを用いたが、ＥＰ
ＲＯＭやＥＥＰＲＯＭ（７１メモノセルやＭＮＯＳを用
いても良い。ＥＥＰＲＯＭのメモリセルを用いた場合に
は、他のメモリセルと同一の内部昇圧回路で作られた、
データ書き込み電源が使用できるため、単一電源で使用
できる６また、本実施例では予備のワード線を一本ずつ
としたがもっと多くしても良いし、ビット線に予備を設
けても良い。
［発明の効果］
この発明には、以上説明したようにデータの書き換え回
数を伸ばす事ができるし、仮にメインのワード線のメモ
リが、最初から破壊していたとしても、書き換え回数を
問題にしなければ、予備のワード線に最初から切り換え
る事により、正常なＩＣとして動作することになる。
数を伸ばす事ができるし、仮にメインのワード線のメモ
リが、最初から破壊していたとしても、書き換え回数を
問題にしなければ、予備のワード線に最初から切り換え
る事により、正常なＩＣとして動作することになる。
第１図は本発明中の列デコーダの回路図、第２図は従来
の列デコーダの回路図である。 〜Ｔ 、 ・ ・ ・ ・ ・・・Ｎチャンネルエン ハンスメント型Ｍ ＯＳトランジスク Ｆｌ、Ｆ２・・・・・・・・ヒユーズ ＬＬ、Ｌ８・ ・ ・ ・ ・ ・ ・ ・ＮＡＮＤゲ
ートＬ２、 Ｌ５〜Ｌ７． ＬＩＯｌ Ｌｌ １以上
の列デコーダの回路図である。 〜Ｔ 、 ・ ・ ・ ・ ・・・Ｎチャンネルエン ハンスメント型Ｍ ＯＳトランジスク Ｆｌ、Ｆ２・・・・・・・・ヒユーズ ＬＬ、Ｌ８・ ・ ・ ・ ・ ・ ・ ・ＮＡＮＤゲ
ートＬ２、 Ｌ５〜Ｌ７． ＬＩＯｌ Ｌｌ １以上
Claims (1)
- 電気的にデータ書き換え可能なメモリにおいて同一アド
レスで選択される複数組のメモリセルと、前記メモリセ
ルブロックのうちの一組を選択する手段を設けた事を特
徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63204110A JPH0253299A (ja) | 1988-08-17 | 1988-08-17 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63204110A JPH0253299A (ja) | 1988-08-17 | 1988-08-17 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0253299A true JPH0253299A (ja) | 1990-02-22 |
Family
ID=16484968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63204110A Pending JPH0253299A (ja) | 1988-08-17 | 1988-08-17 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0253299A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002093182A (ja) * | 2000-07-13 | 2002-03-29 | Samsung Electronics Co Ltd | 小占有面積の行デコーディング回路を有するフラッシュメモリ装置 |
| US6542420B2 (en) * | 1998-04-23 | 2003-04-01 | Kabushiki Kaisha Toshiba | Semiconductor device with flexible redundancy system |
-
1988
- 1988-08-17 JP JP63204110A patent/JPH0253299A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6542420B2 (en) * | 1998-04-23 | 2003-04-01 | Kabushiki Kaisha Toshiba | Semiconductor device with flexible redundancy system |
| US6674675B2 (en) | 1998-04-23 | 2004-01-06 | Kabushiki Kaisha Toshiba | Semiconductor device with flexible redundancy system |
| US6717871B2 (en) | 1998-04-23 | 2004-04-06 | Kabushiki Kaisha Toshiba | Semiconductor device with flexible redundancy system |
| US6762964B2 (en) | 1998-04-23 | 2004-07-13 | Kabushiki Kaisha Toshiba | Semiconductor device with flexible redundancy system |
| US6865124B2 (en) | 1998-04-23 | 2005-03-08 | Kabushiki Kaisha Toshiba | Semiconductor device with flexible redundancy system |
| JP2002093182A (ja) * | 2000-07-13 | 2002-03-29 | Samsung Electronics Co Ltd | 小占有面積の行デコーディング回路を有するフラッシュメモリ装置 |
| JP4714380B2 (ja) * | 2000-07-13 | 2011-06-29 | 三星電子株式会社 | 小占有面積の行デコーディング回路を有するフラッシュメモリ装置 |
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