JPH04368699A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04368699A JPH04368699A JP3144321A JP14432191A JPH04368699A JP H04368699 A JPH04368699 A JP H04368699A JP 3144321 A JP3144321 A JP 3144321A JP 14432191 A JP14432191 A JP 14432191A JP H04368699 A JPH04368699 A JP H04368699A
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000002950 deficient Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、冗長セルを有する半導体記憶装置に関する。
特に、冗長セルを有する半導体記憶装置に関する。
【０００２】
【従来の技術】従来の半導体記憶装置について、マスク
ＲＯＭの場合を図４を参照して説明する。
ＲＯＭの場合を図４を参照して説明する。
【０００３】この半導体記憶装置は、アドレス信号ＡＤ
により選択される複数のメモリセル（Ｍ１１〜Ｍ１ｎ，
…）を備え選択されたメモリセルから記憶しているデー
タを読出すメインセル部１と、複数の冗長メモリセル（
ＲＭ１１〜ＲＭ１ｎ，…）を備えメインセル部１のメモ
リセルに不良のメモリセルがあるときこの不良のメモリ
セルに代ってデータを書込み記憶しかつ記憶しているデ
ータを読出す冗長セル部２と、メインセル部１の不良の
メモリセルのアドレスを記憶しておき、アドレス信号Ａ
Ｄがこのアドレスを指定したとき冗長セル部２から読出
されたデータを選択し正常のメモリセルのアドレスを指
定したときはメインセル部１から読出されたデータを選
択するセル部選択回路５ａ及び切換回路６と、メインセ
ル部１及び冗長セル部２から読出されたデータの論理レ
ベルを検出し対応した論理レベルのデータＤＴｒを出力
するセンス増幅器９及び出力バッファ１０と、アドレス
信号ＡＤによりメインセル部１及び冗長セル部２のアド
レスを指定するアドレスバッファ３及びアドレスデコー
ダ４と、メインセル部１のメモリセル及び冗長セル部２
の冗長メモリセルをブロック単位で選択するブロック選
択回路７，８とを有する構成となっている。
により選択される複数のメモリセル（Ｍ１１〜Ｍ１ｎ，
…）を備え選択されたメモリセルから記憶しているデー
タを読出すメインセル部１と、複数の冗長メモリセル（
ＲＭ１１〜ＲＭ１ｎ，…）を備えメインセル部１のメモ
リセルに不良のメモリセルがあるときこの不良のメモリ
セルに代ってデータを書込み記憶しかつ記憶しているデ
ータを読出す冗長セル部２と、メインセル部１の不良の
メモリセルのアドレスを記憶しておき、アドレス信号Ａ
Ｄがこのアドレスを指定したとき冗長セル部２から読出
されたデータを選択し正常のメモリセルのアドレスを指
定したときはメインセル部１から読出されたデータを選
択するセル部選択回路５ａ及び切換回路６と、メインセ
ル部１及び冗長セル部２から読出されたデータの論理レ
ベルを検出し対応した論理レベルのデータＤＴｒを出力
するセンス増幅器９及び出力バッファ１０と、アドレス
信号ＡＤによりメインセル部１及び冗長セル部２のアド
レスを指定するアドレスバッファ３及びアドレスデコー
ダ４と、メインセル部１のメモリセル及び冗長セル部２
の冗長メモリセルをブロック単位で選択するブロック選
択回路７，８とを有する構成となっている。
【０００４】冗長メモリセル（ＲＭ１１〜ＲＭ１ｎ，…
）はヒューズ素子で形成され、これらヒューズ素子を切
断状態とするか非切断状態とするかによりデータの“１
”，“０”を記憶する。また、メモリセル（Ｍ１１〜Ｍ
１ｎ，…）はトランジスタで形成され、これらトランジ
スタがディプレッション型かエンハンスメント型かによ
りデータの“１”，“０”を記憶する。
）はヒューズ素子で形成され、これらヒューズ素子を切
断状態とするか非切断状態とするかによりデータの“１
”，“０”を記憶する。また、メモリセル（Ｍ１１〜Ｍ
１ｎ，…）はトランジスタで形成され、これらトランジ
スタがディプレッション型かエンハンスメント型かによ
りデータの“１”，“０”を記憶する。
【０００５】次にこの半導体記憶装置の動作について説
明する。
明する。
【０００６】冗長セル部２を使用する場合、まず第１に
、冗長セル部２にデータを書込む。この動作は、ヒュー
ズ素子を切断するか否かで行われる。
、冗長セル部２にデータを書込む。この動作は、ヒュー
ズ素子を切断するか否かで行われる。
【０００７】次に、冗長セル部２のデータを読出す場合
の動作について説明する。
の動作について説明する。
【０００８】アドレス信号ＡＤは、アドレスバッファ３
及びアドレスデコーダ４を介して、メインセル部１及び
冗長セル部２に入力されメモリセル、冗長メモリセルを
選択する。この時、入力されたアドレス信号ＡＤのアド
レスがセル部選択回路５ａに記憶されていなければ、そ
の出力は低レベルの電圧を出力し、メインセル部１のメ
モリセルが選択されてセンス増幅器９と接続される。逆
に、入力されたアドレス信号ＡＤのアドレスがセル部選
択回路５ａに記憶されておれば、その出力は高レベルの
電圧を出力し、冗長セル部２の冗長メモリセルがセンス
増幅器９と接続される。
及びアドレスデコーダ４を介して、メインセル部１及び
冗長セル部２に入力されメモリセル、冗長メモリセルを
選択する。この時、入力されたアドレス信号ＡＤのアド
レスがセル部選択回路５ａに記憶されていなければ、そ
の出力は低レベルの電圧を出力し、メインセル部１のメ
モリセルが選択されてセンス増幅器９と接続される。逆
に、入力されたアドレス信号ＡＤのアドレスがセル部選
択回路５ａに記憶されておれば、その出力は高レベルの
電圧を出力し、冗長セル部２の冗長メモリセルがセンス
増幅器９と接続される。
【０００９】冗長セル部２の冗長メモリセルＲＭ１１が
選択された場合、冗長メモリセルＲＭ１１が、センス増
幅器９と接続し、センス増幅器９はこの冗長メモリセル
ＲＭ１１に流れる電流を読取り、データの論理レベルを
判断し出力する。データの論理レベルの判断は、ヒュー
ズ素子が切断されているか否か、すなわち電流が流れる
か否かで行う。
選択された場合、冗長メモリセルＲＭ１１が、センス増
幅器９と接続し、センス増幅器９はこの冗長メモリセル
ＲＭ１１に流れる電流を読取り、データの論理レベルを
判断し出力する。データの論理レベルの判断は、ヒュー
ズ素子が切断されているか否か、すなわち電流が流れる
か否かで行う。
【００１０】従来は、ヒューズ素子の切断状態，非切断
状態とデータの論理レベルの高レベル，低レベルとが一
意的に決まっていた。
状態とデータの論理レベルの高レベル，低レベルとが一
意的に決まっていた。
【００１１】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、冗長メモリセルを形成するヒューズ素子が切
断状態であればデータの論理レベルの高レベル、非切断
状態であれば低レベルというように、一意的に書込み状
態と論理レベルとが決まっているため、ヒューズ素子を
切断してデータの一方の論理レベルの書込み動作を行う
際、ヒューズ素子を切断する側のレベルが多いデータの
場合、ヒューズ素子を多く切断する必要があり、冗長セ
ル部２のデータの書込み時間が長くなるという欠点があ
った。
装置では、冗長メモリセルを形成するヒューズ素子が切
断状態であればデータの論理レベルの高レベル、非切断
状態であれば低レベルというように、一意的に書込み状
態と論理レベルとが決まっているため、ヒューズ素子を
切断してデータの一方の論理レベルの書込み動作を行う
際、ヒューズ素子を切断する側のレベルが多いデータの
場合、ヒューズ素子を多く切断する必要があり、冗長セ
ル部２のデータの書込み時間が長くなるという欠点があ
った。
【００１２】本発明の目的は、冗長セル部のデータの書
込み時間を短縮することができる半導体記憶装置を提供
することにある。
込み時間を短縮することができる半導体記憶装置を提供
することにある。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
は、アドレス信号により選択される複数のメモリセルを
備え選択された前記メモリセルから記憶しているデータ
を読出すメインセル部と、複数の冗長メモリセルを備え
前記メインセル部のメモリセルに不良のメモリセルがあ
るときこの不良のメモリセルに代ってデータを書込み記
憶しかつ記憶しているデータを読出す冗長セル部と、前
記アドレス信号が前記メインセル部の不良のメモリセル
のアドレスを指定したとき前記冗長セル部から読出され
たデータを選択し正常のメモリセルのアドレスを指定し
たときは前記メインセル部から読出されたデータを選択
するセル部選択切換回路と、前記メインセル部及び冗長
セル部から読出されたデータの論理レベルを検出し対応
した論理レベルのデータを出力するセンス増幅器とを有
する半導体記憶装置において、第１及び第２の状態の何
か一方に設定できる状態切換素子を含み、前記冗長メモ
リセルを書込み状態とするデータの論理レベルに応じて
前記状態切換素子の状態を設定し、この状態切換素子が
第１状態のときは前記冗長セル部から読出されたデータ
の論理レベルをそのままとし第２の状態のときは反転し
て出力する論理レベル切換回路を設けて構成される。
は、アドレス信号により選択される複数のメモリセルを
備え選択された前記メモリセルから記憶しているデータ
を読出すメインセル部と、複数の冗長メモリセルを備え
前記メインセル部のメモリセルに不良のメモリセルがあ
るときこの不良のメモリセルに代ってデータを書込み記
憶しかつ記憶しているデータを読出す冗長セル部と、前
記アドレス信号が前記メインセル部の不良のメモリセル
のアドレスを指定したとき前記冗長セル部から読出され
たデータを選択し正常のメモリセルのアドレスを指定し
たときは前記メインセル部から読出されたデータを選択
するセル部選択切換回路と、前記メインセル部及び冗長
セル部から読出されたデータの論理レベルを検出し対応
した論理レベルのデータを出力するセンス増幅器とを有
する半導体記憶装置において、第１及び第２の状態の何
か一方に設定できる状態切換素子を含み、前記冗長メモ
リセルを書込み状態とするデータの論理レベルに応じて
前記状態切換素子の状態を設定し、この状態切換素子が
第１状態のときは前記冗長セル部から読出されたデータ
の論理レベルをそのままとし第２の状態のときは反転し
て出力する論理レベル切換回路を設けて構成される。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１６】この実施例が図４に示された従来の半導体
記憶装置を相違する点は、センス増幅器９と出力バッフ
ァ１０との間に、第１及び第２の状態の何か一方に設定
できる状態切換素子を含み、冗長メモリセルを書込み状
態とするデータの論理レベルに応じてこの状態切換素子
の状態を設定し、この状態切換素子が第１の状態のとき
は冗長セル部２から読出されたデータの論理レベルをそ
のままとし第２の状態のときは反転して出力する論理レ
ベル切換回路１１を設け、これに付随してセンス増幅器
９の出力を直接出力バッファ１０へ伝達するか論理レベ
ル切換回路１１へ伝達するかをセル部選択回路５の出力
により切換える切換回路６ａを設けた点にある。
記憶装置を相違する点は、センス増幅器９と出力バッフ
ァ１０との間に、第１及び第２の状態の何か一方に設定
できる状態切換素子を含み、冗長メモリセルを書込み状
態とするデータの論理レベルに応じてこの状態切換素子
の状態を設定し、この状態切換素子が第１の状態のとき
は冗長セル部２から読出されたデータの論理レベルをそ
のままとし第２の状態のときは反転して出力する論理レ
ベル切換回路１１を設け、これに付随してセンス増幅器
９の出力を直接出力バッファ１０へ伝達するか論理レベ
ル切換回路１１へ伝達するかをセル部選択回路５の出力
により切換える切換回路６ａを設けた点にある。
【００１７】論理レベル切換回路１１は、図２に示すよ
うに、状態切換素子がヒューズＦ１１で形成され、この
ヒューズＦ１１の非切断状態，切断状態が第１，第２の
状態と対応し、このヒューズＦ１１が非切断状態か切断
状態かでデータの入力端（ＩＮ）から出力端（ＯＵＴ）
までの経路に挿入される反転論理素子（論理ゲートＧ１
１〜Ｇ１３，インバータＩＶ１１）の数を奇数個にする
か偶数個にするかを切換える構成となっている。
うに、状態切換素子がヒューズＦ１１で形成され、この
ヒューズＦ１１の非切断状態，切断状態が第１，第２の
状態と対応し、このヒューズＦ１１が非切断状態か切断
状態かでデータの入力端（ＩＮ）から出力端（ＯＵＴ）
までの経路に挿入される反転論理素子（論理ゲートＧ１
１〜Ｇ１３，インバータＩＶ１１）の数を奇数個にする
か偶数個にするかを切換える構成となっている。
【００１８】例えば、ヒューズＦ１１を切断すると、ト
ランジスタＱ１１，Ｑ１２はオフとなるので、論理ゲー
トＧ１１，Ｇ１３の一方の入力端は低レベルとなり、入
力端（ＩＮ）のデータは論理ゲートＧ１３，インバータ
ＩＶ１１，論理ゲートＧ１２を経由するためその論理レ
ベルは反転し、ヒューズＦ１１が非切断のときは論理ゲ
ートＧ１１，Ｇ１２を経由するためその論理レベルはそ
のままとなる。なおＣＥはチップイネーブル信号であり
、この半導体記憶装置が活性状態では高レベルであり、
トランジスタＱ１３はオンとなっている。
ランジスタＱ１１，Ｑ１２はオフとなるので、論理ゲー
トＧ１１，Ｇ１３の一方の入力端は低レベルとなり、入
力端（ＩＮ）のデータは論理ゲートＧ１３，インバータ
ＩＶ１１，論理ゲートＧ１２を経由するためその論理レ
ベルは反転し、ヒューズＦ１１が非切断のときは論理ゲ
ートＧ１１，Ｇ１２を経由するためその論理レベルはそ
のままとなる。なおＣＥはチップイネーブル信号であり
、この半導体記憶装置が活性状態では高レベルであり、
トランジスタＱ１３はオンとなっている。
【００１９】ここで、冗長セル部２にデータを書込む場
合、データの論理レベルの少ない数の方のレベルと対応
する冗長メモリセルのヒューズ素子を切断する。そして
このヒューズ素子を切断した冗長メモリセルのデータを
読出したときの論理レベルが元のデータの論理レベルと
異っていれば、ヒューズＦ１１を切断して冗長セル部２
から読出されたデータを反転すればよいわけである。
合、データの論理レベルの少ない数の方のレベルと対応
する冗長メモリセルのヒューズ素子を切断する。そして
このヒューズ素子を切断した冗長メモリセルのデータを
読出したときの論理レベルが元のデータの論理レベルと
異っていれば、ヒューズＦ１１を切断して冗長セル部２
から読出されたデータを反転すればよいわけである。
【００２０】この実施例では、冗長メモリセルのヒュー
ズ素子を切断した状態がデータの高レベルに対応するの
で、高レベレのデータと対応する冗長メモリセルのヒュ
ーズ素子を切断する場合はヒューズＦ１１は切断せず、
低レベルのデータと対応する冗長メモリセルのヒューズ
素子を切断する場合はヒューズＦ１１を切断する。
ズ素子を切断した状態がデータの高レベルに対応するの
で、高レベレのデータと対応する冗長メモリセルのヒュ
ーズ素子を切断する場合はヒューズＦ１１は切断せず、
低レベルのデータと対応する冗長メモリセルのヒューズ
素子を切断する場合はヒューズＦ１１を切断する。
【００２１】このように、冗長セル部２へデータの書込
みは、書込むデータの論理レベルの少ない数の方のレベ
ルと対応する冗長メモリセルのヒューズ素子を切断する
ことにより行うので、書込み時間を短縮することができ
る。
みは、書込むデータの論理レベルの少ない数の方のレベ
ルと対応する冗長メモリセルのヒューズ素子を切断する
ことにより行うので、書込み時間を短縮することができ
る。
【００２２】図３は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００２３】この実施例は、センス増幅器９はメインセ
ル部１からのデータ専用とし、冗長セル部２からのデー
タ専用に冗長センス増幅器１２を設け、この出力側に論
理レベル切換回路１１を設け、メインセル部１からのデ
ータと冗長セル部２からのデータとの切換えを一つの切
替回路６ｂにより行うようにしたものである。この実施
例の基本的な動作，使用方法及び効果は第１の実施例同
様である。
ル部１からのデータ専用とし、冗長セル部２からのデー
タ専用に冗長センス増幅器１２を設け、この出力側に論
理レベル切換回路１１を設け、メインセル部１からのデ
ータと冗長セル部２からのデータとの切換えを一つの切
替回路６ｂにより行うようにしたものである。この実施
例の基本的な動作，使用方法及び効果は第１の実施例同
様である。
【００２４】
【発明の効果】以上説明したように本発明は、状態切換
素子の状態に従って冗長セル部からのデータの論理レベ
ルを反転する論理レベル切換回路を設けた構成とするこ
とにより、冗長セル部へのデータの書込みは、書込まれ
るデータの論理レベルの少ない数の方のレベルのデータ
を書込めばよいので、データの書込み時間を短縮するこ
とができる効果がある。
素子の状態に従って冗長セル部からのデータの論理レベ
ルを反転する論理レベル切換回路を設けた構成とするこ
とにより、冗長セル部へのデータの書込みは、書込まれ
るデータの論理レベルの少ない数の方のレベルのデータ
を書込めばよいので、データの書込み時間を短縮するこ
とができる効果がある。
【図１】本発明の第１の実施例を示すブロック図である
。
。
【図２】図１に示された実施例の論理レベル切換回路の
具体例を示す回路図である。
具体例を示す回路図である。
【図３】本発明の第２の実施例を示すブロック図である
。
。
【図４】従来の半導体記憶装置の一例を示すブロック図
である。
である。
１ メインセル部
２ 冗長セル部
３ アドレスバッファ
４ アドレスデコーダ
５，５ａ セル部選択
６，６ａ，６ｂ 切換回路
７，８ ブロック選択回路
９ センス増幅器
１０ 出力バッファ
１１ 論理レベル切換回路
１２ 冗長センス増幅器
Ｆ１１ ヒューズ
Ｇ１１〜Ｇ１３ 論理ゲート
ＩＶ１１ インバータ
Ｍ１１〜Ｍ１ｎ メモリセル
Ｑ１１〜Ｑ１３ トランジスタ
Claims (2)
- 【請求項１】 アドレス信号により選択される複数の
メモリセルを備え選択された前記メモリセルから記憶し
ているデータを読出すメインセル部と、複数の冗長メモ
リセルを備え前記メインセル部のメモリセルに不良のメ
モリセルがあるときこの不良のメモリセルに代ってデー
タを書込み記憶しかつ記憶しているデータを読出す冗長
セル部と、前記アドレス信号が前記メインセル部の不良
のメモリセルのアドレスを指定したとき前記冗長セル部
から読出されたデータを選択し正常のメモリセルのアド
レスを指定したときは前記メインセル部から読出された
データを選択するセル部選択切換回路と、前記メインセ
ル部及び冗長セル部から読出されたデータの論理レベル
を検出し対応した論理レベルのデータを出力するセンス
増幅器とを有する半導体記憶装置において、第１及び第
２の状態の何か一方に設定できる状態切換素子を含み、
前記冗長メモリセルを書込み状態とするデータの論理レ
ベルに応じて前記状態切換素子の状態を設定し、この状
態切換素子が第１状態のときは前記冗長セル部から読出
されたデータの論理レベルをそのままとし第２の状態の
ときは反転して出力する論理レベル切換回路を設けたこ
とを特徴とする半導体記憶装置。 - 【請求項２】論理レベル切換回路が、状態切換素子をヒ
ューズとし、このヒューズが切断状態であるか非切断状
態であるかに応じてデータの入力端から出力端までの経
路に挿入される反転論理素子の数を奇数個か偶数個かに
切換える請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3144321A JPH04368699A (ja) | 1991-06-17 | 1991-06-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3144321A JPH04368699A (ja) | 1991-06-17 | 1991-06-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04368699A true JPH04368699A (ja) | 1992-12-21 |
Family
ID=15359379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3144321A Pending JPH04368699A (ja) | 1991-06-17 | 1991-06-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04368699A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000048594A (ja) * | 1998-05-29 | 2000-02-18 | Hyundai Electronics Ind Co Ltd | フリ―デコ―ダ |
| JP2007200521A (ja) * | 2005-12-28 | 2007-08-09 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリおよびその書き込み方法、並びに半導体装置 |
| US8339832B2 (en) | 2005-12-28 | 2012-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Write-once nonvolatile memory with redundancy capability |
-
1991
- 1991-06-17 JP JP3144321A patent/JPH04368699A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000048594A (ja) * | 1998-05-29 | 2000-02-18 | Hyundai Electronics Ind Co Ltd | フリ―デコ―ダ |
| JP2007200521A (ja) * | 2005-12-28 | 2007-08-09 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリおよびその書き込み方法、並びに半導体装置 |
| US8339832B2 (en) | 2005-12-28 | 2012-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Write-once nonvolatile memory with redundancy capability |
| KR101387376B1 (ko) * | 2005-12-28 | 2014-04-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 비휘발성 메모리 및 그의 기록 방법, 및 반도체 디바이스 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000418 |