JP3076358B2

JP3076358B2 - 半導体集積回路装置

Info

Publication number: JP3076358B2
Application number: JP21410190A
Authority: JP
Inventors: 工宮下; 俊幸寺本; 治男小泉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-08-13
Filing date: 1990-08-13
Publication date: 2000-08-14
Anticipated expiration: 2015-08-14
Also published as: JPH0498689A

Description

【発明の詳細な説明】〔概要〕半導体集積回路装置に係り、特にEEPROM（Eleitric E
rasable Programable ROM）等のメモリデバイス内に含
まれるNAND型ワードデコーダや、スタック型ROMのコラ
ム等に用いるのに好適な半導体集積回路装置に関し、小面積で正確な動作タイミングを作ることが可能なタ
イミング回路を有する半導体集積回路装置を提供するこ
とを目的とし、高電位側電源電圧と低電位側電源電圧間に、閾値の異
なる第１トランジスタと第２トランジスタとが交互に複
数縦属接続され、かつ、前記各第１トランジスタおよび
第２トランジスタのそれぞれに閾値の異なるトランジス
タが並列に接続されるよう構成する。

〔産業上の利用分野〕

本発明は、半導体集積回路装置に係り、特にEEPROM
（Eleitric Erasable Programable ROM）等のメモリデ
バイス内に含まれるNAND型ワードデコーダや、スタック
型ROMのコラム等に用いるのに好適な半導体集積回路装
置に関する。

外部から与えられるアドレス信号をデコードするため
にEEPROMではNAND型のワードデコーダが用いられる。か
かるデコーダとして、伝導タイプ（エンハンスメント
型、デプレッション型）を交互に異ならせたトランジス
タを複数縦属接続し、各トランジスタのゲートにアドレ
ス信号を入力することによりワード線の選択を行うよう
にしたものが知られている。このタイプのデコーダは、
複数のトランジスタを複数縦属接続しているため、各ト
ランジスタの個々の特性のバラツキによる影響が大き
く、いずれかのトランジスタの動作の遅延量が大きい場
合、全体としての動作が不安定となり、選択誤りを誘発
するおそれがある。

〔従来の技術〕

第10図に、従来のNAND型ワードデコーダ（１ワード
分）の例を示す。第10図に示すように、高電位側電源電
圧V_DDとV_SSとの間に、PMOSトランジスタQ_PおよびNMOSト
ランジスタQ_Nを介して複数のデプレッション型MOSトラ
ンジスタT_D、エンハンスメント型MOSトランジスタT_Eが
交互になるように縦属接続されている。各デプレッショ
ン型MOSトランジスタT_D、エンハンスメント型MOSトラン
ジスタT_Eのゲートには一対のアドレス信号A_O〜_ｎがそ
れぞれ与えられ、ワードイネーブル信号WDEの動作タイ
ミングでデコード動作が制御される。

NAND型のデコーダでは、複数のデプレッション型MOS
トランジスタT_D、エンハンスメント型MOSトランジスタT
_Eを縦属接続して構成するため、いずれかのデプレッシ
ョン型MOSトランジスタT_Dまたはエンハンスメント型MOS
トランジスタT_Eの動作特性にバラツキがある場合、当該
デプレッション型MOSトランジスタT_Dまたはエンハンス
メント型MOSトランジスタT_Eが完全に立上り（または立
下り）を完了する以前にディスチャージ動作が開始さ
れ、ワード線の選択誤りを生じるおそれがある。このた
め、従来では、複数あるデプレッション型MOSトランジ
スタT_Dまたはエンハンスメント型MOSトランジスタT_Eの
うち最悪の遅延時間をもつトランジスタに動作タイミン
グに合わせるための遅延回路をデコーダへのワードクロ
ック信号φ_WD供給経路に介在させていた。そのような遅
延回路の例を第11図〜第13図に示す。第11図は、インバ
ータINVとＣを用いた例、第12図は、インバータINVとRC
積分回路を用いた例、第13図はPMOSトランジスタQ_Pとエ
ンハンスメント型MOSトランジスタT_EおよびインバータI
NVを用いた例である。

〔発明が解決しようとする課題〕

しかしながら、NAND型のデコーダあるいはスタック型
ROMでは、集積密度を上げるため、ゲート電極間の間隔
を製造可能な限度まで狭く設計することが通常行われ
る。このため、全てのアドレス信号を用いて“常に選
択”されるダミーデコーダ（または、ダミーROMコラ
ム）を小面積で形成し、正確な動作タイミングを得るこ
とは困難である。

本発明の目的は、小面積で正確な動作タイミングを作
ることが可能なタイミング回路を有する半導体集積回路
装置を提供することにある。

〔課題を解決するための手段〕

上記課題を解決するために、請求項１記載の発明は、
高電位側電源線と出力ノードとの間に設けられたプリチ
ャージトランジスタと、前記出力ノードと低電位側電源
線との間に交互に直列接続された、第１の閾値を有する
第１のトランジスタ及び前記第１の閾値とは異なる第２
の閾値を有する第２のトランジスタと、前記出力ノード
と前記低電位側電源線との間に交互に直列接続された、
前記第２の閾値を有する第３のトランジスタ及び前記第
１の閾値を有する第４のトランジスタと、を有し、前記
第１のトランジスタのゲート及び前記第３のトランジス
タのゲートに第１のアドレス線を共通に接続し、前記第
２のトランジスタのゲート及び前記第４のトランジスタ
のゲートに第２のアドレス線を共通に接続し、前記第１
のトランジスタ及び前記第３のトランジスタと、前記第
２のトランジスタ及び前記第４のトランジスタとが夫々
並列接続となるよう、前記第１のトランジスタと前記第
２のトランジスタとの第１の結節点と、前記第３のトラ
ンジスタと前記第４のトランジスタとの対応する第２の
結節点とを相互に接続し、前記第１のアドレス線及び第
２のアドレス線におけるアドレス信号の組み合わせに拘
らず、前記出力ノードから選択信号を出力するダミーア
ドレスデコーダ回路を備えて構成される。

また、上記課題を解決するために、請求項２に記載の
発明は、高電位側電源線とデコード出力ノードの間に設
けられた第２のプリチャージトランジスタと、当該デコ
ード出力ノードと低電位側電源線の間に交互に接続され
た互いに閾値の異なる第５のトランジスタ及び第６のト
ランジスタと、を有し、前記第５のトランジスタ及び前
記第６のトランジスタの夫々のゲートに与えられるアド
レス信号をデコードするアドレスデコーダ回路と、請求
項１記載のダミーアドレスデコーダ回路と、を備え、前
記アドレスデコーダ回路の前記デコード出力ノードから
のデコード信号を、前記ダミーアドレスデコーダ回路の
前記出力ノードからの前記選択信号に応答して有効にす
るように構成されている。

更に、上記課題を解決するために、請求項３に記載の
発明は、請求項１又は２に記載の半導体集積回路装置に
おいて、前記第１のトランジスタ及び前記第３のトラン
ジスタは、１つのトランジスタ形成領域内に形成され、
当該トランジスタ形成領域のチャネル領域は、当該トラ
ンジスタ形成領域の幅方向に区分された互いに異なる不
純物濃度を有する第１のチャネル領域及び第２のチャネ
ル領域で構成され、当該第１のチャネル領域及び第２の
チャネル領域が夫々前記第１のトランジスタ及び前記第
３のトランジスタに対応しているように構成される。

〔作用〕

請求項１に記載の発明によれば、プリチャージトラン
ジスタは高電位側電源線と出力ノードとの間に設けられ
ている。

また、第１の閾値を有する第１のトランジスタと第１
の閾値とは異なる第２の閾値を有する第２のトランジス
タとは、出力ノードと低電位側電源線との間に交互に直
列接続されている。

更に、第２の閾値を有する第３のトランジスタと第１
の閾値を有する第４のトランジスタとは、出力ノードと
低電位側電源線との間に交互に直列接続されている。

そして、第１のトランジスタのゲート及び第３のトラ
ンジスタのゲートに第１のアドレス線を共通に接続し、
第２のトランジスタのゲート及び第４のトランジスタの
ゲートに第２のアドレス線を共通に接続し、第１のトラ
ンジスタ及び第３のトランジスタと、第２のトランジス
タ及び第４のトランジスタとが夫々並列接続となるよ
う、第１のトランジスタと第２のトランジスタとの第１
の結節点と、第３のトランジスタと第４のトランジスタ
との対応する第２の結節点とを相互に接続し、第１のア
ドレス線及び第２のアドレス線におけるアドレス信号の
組み合わせに拘らず、出力ノードから選択信号を出力す
る。

よって、通常のアドレスデコード回路と同様の速度で
動作するダミーアドレスデコード回路を実現することが
できる。

請求項２に記載の発明によれば、高電位側電源線とデ
コード出力ノードの間に設けられた第２のプリチャージ
トランジスタと、当該デコード出力ノードと低電位側電
源線の間に交互に接続された互いに閾値の異なる第５の
トランジスタ及び第６のトランジスタと、を有するアド
レスデコーダ回路は、第５のトランジスタ及び第６のト
ランジスタの夫々のゲートに与えられるアドレス信号を
デコードする。

そして、当該アドレスデコーダ回路のデコード出力ノ
ードからのデコード信号を、請求項１記載のダミーアド
レスデコーダ回路の出力ノードからの選択信号に応答し
て有効にする。

よって、プロセス又は動作温度或いは電源電圧に依存
することなく実回路の動作にタイミングを合わせて各種
制御信号を発生することができる。

請求項３に記載の発明によれば、請求項１又は２に記
載の発明の作用に加えて、第１のトランジスタ及び第３
のトランジスタは１つのトランジスタ形成領域内に形成
され、当該トランジスタ形成領域のチャネル領域は、当
該トランジスタ形成領域の幅方向に区分された互いに異
なる不純物濃度を有する第１のチャネル領域及び第２の
チャネル領域で構成され、当該第１のチャネル領域及び
第２のチャネル領域が夫々第１のトランジスタ及び第３
のトランジスタに対応している。

よって、第１及び第３のトランジスタを一つのトラン
ジスタ素子として構成することで、ダミーアドレスデコ
ーダ回路に必要な素子面積を小さくすることができる。

〔実施例〕

次に、本発明の好適な実施例を図面を参照して説明す
る。

半導体集積回路装置の全体構成について第２図は本発明に係る半導体集積回路装置の全体的な
構成を示す図である。同図に示されるように、半導体集
積回路装置は、EEPROMセル、デコーダ、ドライバおよび
センスアンプを有するメモリ部106、該メモリ部106に対
して書込電圧を供給するための書込電圧発生部100、書
込タイマ107、アドレス・ラッチ回路108、およびデータ
・ラッチ回路109を具備している。

書込電圧発生部100は、入力された電源電圧V_CCを倍電
圧化する電圧増倍回路101、該回路101の出力を昇圧する
昇圧回路102、該昇圧回路102の出力を定電圧化する定電
圧回路103、EEPROMセルのトンネル酸化膜の劣化を防ぐ
ために定電圧回路103の出力を波形整形する波形整形回
路104、および電源切断／電圧低下検出回路105を備えて
いる。そして、書込タイマからの出力信号に応じて波形
整形された書込電圧がメモリ部106へ供給されるように
なっている。そして、アドレス・ラッチ回路108へ供給
されたアドレス信号に応じたメモリ部106のにアドレス
に対して、データ・ラッチ回路109に供給されたデータ
を書き込むようになっている。ここで、電源切断／電圧
低下検出回路105は、書き込み処理の途中で電源異常
（電源の切断や電圧の低下）を検出して書き込み処理が
正確に行われたか否かを出力するための回路である。

メモリ部106について第３図はメモリ部106を示す回路である。同図に示さ
れるように、EEPROMセル１は、トランスファーゲート31
および32を介してドレイン・コラム線DCL（21）および
コントロール・コラム線CCL（22）に接続されている。
トランスファーゲート31および32のゲートには、ワード
選択線４（WSL）を介してワード選択信号WSLが供給され
ている。

ドレイン・コラム線DCLは、ゲートトランジスタ131を
介してダミーセル・トランジスタ101のゲートに接続さ
れ、コントロール・コラム線CCLは、ゲートトランジス
タ132を介してダミーセル・トランジスタ101のドレイン
に接続されている。ここで、ダミーセル・トランジスタ
101のソースは、読出制御信号Ｒによって制御されるゲ
ートトランジスタ122を介して接地されている。また、
ゲートトランジスタ131および132は、ダミー・ワード選
択線（DWL）に供給されるダミー・ワード選択信号DWLに
より制御されるようになっている。

また、ドレイン・コラム線DCLおよびコントロール・
コラム線CCLには、書込および消去処理を行う場合に、
該ドレイン・コラム線DCLとコントロール・コラム線CCL
との間に高電圧（例えば、７〜30V程度）を印加するた
めのポンプ回路（高電圧スイッチ回路）71および72がそ
れぞれ設けられている。これらのポンプ回路71および72
は、書込／消去用電源電圧V_PPをポンピング用クロック
信号CLK（PHIPUMP）に応じて昇圧するようになってい
る。さらに、ドレイン・コラム線DCLとコントロール・
コラム線CCLとの間には、書込安定化回路６が設けられ
ている。この書込安定化回路６は、トランジスタ61〜64
で構成され、トランジスタ61、64のゲートおよびトラン
ジスタ62、63のゲートにはそれぞれ書込データWDおよび
▲▼が供給される書込データ線（WD、▲▼）が
接続されている。そして、トランジスタ63および64の接
続個所からは、EEPROMセル１に接続されるソース・コラ
ム線SCLが取り出されるようになっている。このソース
・コラム線SCLは、ダミー・ワード選択信号DWLにより制
御されるゲートトランジスタ121を介して接地されてい
る。

さらに、ドレイン・コラム線DCLおよびコントロール
・コラム線CCLには、ゲートにバイアス電圧V_Eが印加さ
れたゲートトランジスタ161および162を介し、ノードN₁
およびN₂においてセンス回路（差動型センスアンプ）５
が接続されている。センス回路５には、電源電圧V_CCが
印加され、また、接地電位はラッチ・イネーブル信号LE
によって制御されるゲートトランジスタ110を介して印
加されるようになっている。すなわち、ラッチ・イネー
ブル信号LEによって、インバータ151および152を介して
出力される読出データ▲▼RDおよびRDを制御するよ
うになっている。そして、センス回路５は、ダミーセル
（ダミーセルトランジスタ）101およびEEPROMセル１を
介してドレイン・コラム線DCLおよびコントロール・コ
ラム線CCLに流れる電流の違いから該EEPROMセル１に書
き込まれた内容を読み出すようになっている。ここで、
ノード_１およびドレイン・コラム線DCLのレベルは、ノ
ードN₂およびコントロール・コラム線CCLのレベルを反
転したものとなっている。

EEPROMセル１は、セルトランジスタ11およびコントロ
ールゲート12を具備している。セルトランジスタ11は、
シングルポリシリコン層（浮遊ゲート層）を有し、その
ドレイン111はトランスファーゲート31を介してドレイ
ン・コラム線DCLに接続され、そのソース113は直接にソ
ース・コラム線SCLに接続されている。また、セントラ
ンジスタ11のゲート（フローティングゲート）112は、
コントロールゲート12におけるコントロール電極12aに
対向する電極（フローティング電極）12bに接続されて
いる。ここで、コントロール電極12aは、半導体基板表
面付近に形成した拡散領域を使用するようになってい
る。

ここで、上述した半導体集積回路装置の動作を説明す
る。

第４図は第３図の不揮発性半導体記憶装置における読
出動作を説明するための波形図である。

最初に、読出動作を説明する。まず、第４図（ａ）に
示されるように、プリチャージ制御信号▲▼がアク
ティブ（低レベル）になり、ノードN₁およびN₂を電源電
圧V_CCの電位までプリチャージする。同時に、第４図
（ｄ）および（ｅ）に示されるように、書込データ線WD
および▲▼は共に低レベルになる。さらに、第４図
（ｆ）に示されるように、読出制御信号Ｒは高レベルに
なる。

次いで、第４図（ｂ）に示されるように、バイアス電
圧V_Bが上昇して、例えば、１〜4Vへ向かう。そして、第
４図（ｃ）に示されるように、ワード選択信号線WSLお
よびダミー・ワード選択信号線DWLが選択（高レベル）
される。さらに、プリチャージ制御信号▲▼PCがイ
ンアクティブ（高レベル）になると、第４図（ｇ）に示
されるように、コントロール・コラム線CCLとドレイン
・コラム線DCLとの間、すなわち、ノードN₁とN₂との間
に電位差が生じることになる。

さらに、第４図（ｈ）に示されるように、ラッチ・イ
ネーブル信号LEをアクティブ（高レベル）にする。これ
により、センス回路５におけるセンス（ラッチ）が確定
して出力バリッドとなる。このセンス回路５の出力は、
インバータ151および152を介して読出データ線RDおよび
▲▼から取り出される（第４図（ｉ）参照）。

ここで、読出時におけるリセット動作を簡単に説明す
る。まず、バイアス電圧V_Bを低レベルとし、書込データ
線WDおよび▲▼を共に高レベルとして、ノードN₁お
よびN₂を共に低レベルにする。さらに、ワード選択信号
線WSLおよびダミー・ワード選択信号線DWLを低レベルに
する。そして、読出制御信号Ｒを低レベルとすることに
より、読出動作が終了することになる。

次に、第３図の半導体集積回路装置の書込／消去動作
を説明する。本実施例では、EEPROMセルにおけるフロー
ティング・ゲートに電子が注入された状態を消去状態と
し、必要なビットに対応したEEPROMセルにおけるフロー
ティング・ゲートから電子を流出させた状態を書込状態
とする（Old Definition）。

すなわち、消去処理を行う場合には、第３図のEEPROM
セル１において、コントロールゲート12のコントロール
電極12aを高レベル（高電圧）とし、セルトランジスタ1
1のドレイン111およびソース113を共に低レベルとす
る。これにより、セルトランジスタ11のトンネル酸化膜
11aにファウラーノルドハイム電流が流れ、フローティ
ングゲート（ゲート112、ゲート電極12a）に電子が注入
される結果、セルトランジスタ11におけるコントロール
電極12aから見た閾値電圧V_THが上昇する。これが、消去
状態である。

また、書込処理を行う場合には、コントロール電極12
aを低レベルとし、ドレイン111を高レベル（高電圧）と
すると共に、ソース113をフローティング（または、高
レベル或いは高電圧）とする。これにより、セルトラン
ジスタ11のトンネル酸化膜11aをフローティングゲート1
12からドレイン111へ向かって電子が流出し、これによ
りセルトランジスタ11の閾値電圧V_THが下降する。これ
が、書込状態である。

本発明の実施例第５図〜第８図に本発明の実施例を示す。この実施例
はメモリ部106に含まれているデコーダ200に当該デコー
ダ200におけるワード線WLの選択誤りを防止するための
ダミーデコーダ202と、このダミーデコーダ202の出力信
号に基づいてメモリ部106における書込み／読出し動作
に必要な各種のタイミング信号を生成するタイミング発
生回路と、を開示する。

第５図に示されるように、デコーダ200はデプレッシ
ョン型MOSトランジスタT_Dとエンハンスメント型MOSトラ
ンジスタT_Eとの交互接続の繰返しで形成されたスタック
回路となっており、各デプレッション型MOSトランジス
タT_Dとエンハンスメント型MOSトランジスタT_Eのゲート
にはアドレス信号A_O〜_ｎがそれぞれ図示する状態で入
力される。デコーダ200の出力信号はドライバ201に入力
され、このドライバ201を介してワード線WLを活性化さ
せる。ドライバ201の動作タイミングは、ワードドライ
ブイネーブル信号WDREおよびワードクロック信号φ_WDに
よって制御される。ワードドライブイネーブル信号WDRE
は外部から与えられ、ワードクロック信号φ_WDは信号生
成回路203から与えられる。

ダミーデコーダ202は、高電位側電源電圧V_DDと低電位
側電源電圧V_EEとの間に、デプレッション型MOSトランジ
スタT_Dとエンハンスメント型MOSトランジスタT_Eの交互
接続の繰返しによるスタック回路（NAND回路）を有し、
かつ、各デプレッション型MOSトランジスタT_D、エンハ
ンスメント型MOSトランジスタT_Eに当該接続されるべき
トランジスタとは逆型のトランジスタがそれぞれ並列に
接続されてなり、全体として、はしご形の回路で形成さ
れている。具体的には、図示するように、デプレッショ
ン型MOSトランジスタT_Dにはエンハンスメント型MOSトラ
ンジスタT_E、エンハンスメント型MOSトランジスタT_Eに
はデプレッション型MOSトランジスタT_Dというように閾
値の異なるトランジスタが一対となって組み合されてい
る。各デプレッション型MOSトランジスタT_D、エンハン
スメント型MOSトランジスタT_Eのゲートには、デコーダ2
00に与えられるアドレス信号A_O〜_ｎと同じアドレス信
号が同じタイミングで並列的に与えられる。ダミーデコ
ーダ202は、いずれのアドレス信号であっても常に必ず
選択され、このダミーデコーダ202の出力信号によりデ
コーダ200で選択されたワード線WLの活性化が可能とな
る性質のものである。ダミーデコーダ202の出力信号
は、PMOSトランジスタQ_Pとデプレッション型MOSトラン
ジスタT_D及びこれに並列接続されたT_Eとの接続点から引
き出され、信号生成回路203に入力される。

信号生成回路203はPMOSトランジスタQ_P、NMOSトラン
ジスタQ_N信号生成回路203は、PMOSトランジスタQ_P、NMO
SトランジスタQ_Nおよびインバータを用いて構成され、
ワードドライブイネーブル信号▲▼に基づいて
ダミーデコーダ202の出力信号からワードクロック信号
φ_WDを生成する。このワードクロック信号φ_WDはドライ
バ201の出力バッファ回路に与えられる。一方、ワード
クロック信号φ_WDは、信号生成回路204にも与えられ
る。

信号生成回路204は、書込制御信号Ｗおよび読出制御
信号Ｒからワードクロック信号φ_WDのタイミングでワー
ドイネーブル信号WDE、プリチャージ制御信号PCおよび
プリチャージ制御信号▲▼を生成する、次に、第５図の動作を簡単に説明する。デコーダ200
にアドレス信号A_O〜_ｎが与えられ、ワードイネーブル
信号WDEが“H"レベルで、デイスチャージ制御信号DCが
“H"レベルのとき、アドレス信号A_O〜_ｎで選択される
ワード線WLの読み込みが行われるが、アドレス信号A_O〜
_ｎは同時にダミーデコーダ202にも入力される。この
とき、ダミーデコーダ202、信号生成回路203によって生
成されるワードクロック信号φ_WDは、デコーダ200の各
デプレッション型MOSトランジスタT_D、エンハンスメン
ト型MOSトランジスタT_Eにおけるディスチャージ完了時
間の最も遅い時間よりも遅いタイミングで出力されるた
め、デコーダ200のデプレッション型MOSトランジスタ
T_D、エンハンスメント型MOSトランジスタT_Eのいずれか
がディスチャージを完了する以前にワード線WLの選択を
行うことがないので、選択誤りを生ずることを防止でき
る。

第６図はダミーデコーダ202の出力信号に基づいて各
タイミング信号を生成する場合の回路例を示す。ダミー
デコーダ202の出力信号は、信号生成回路203に与えられ
る。信号生成回路203はワードクロック信号φ_WDを生成
し、遅延回路205を介して信号生成回路206に出力する。
信号生成回路206は、書込制御信号Ｗおよび読出制御信
号Ｒに基づいてワードクロック信号φ_WDのタイミングを
基準に、書込制御信号Ｗ、デイスチャージ制御信号DC、WDE/BUSY、ワードドライブ
イネーブル信号▲▼、ラッチイネーブル信号L
E、プリチャージ制御信号▲▼、バイアス・イネー
ブル信号▲▼、制御信号を生成し、出力する。さらに、信号生成回路206内のイ
ンバータ遅延回路を介して与えられるワードクロック信
号φ_WDにより、信号生成回路207はバイアス・イネーブ
ル信号V_BEからバイアス電圧V_Bを生成し、出力する。

第７図は第３図における書込データ信号WD、▲▼
を作成するための回路の一例を示す図である。同図に示
されるように、書込データ信号生成回路600は、書き込
みデータ線WDおよび▲▼に供給する信号（書込デー
タ信号WDおよび▲▼）を作成するための回路であ
る。書込データ信号作成回路600は、NANDゲート601、60
4、ANDゲート602、603およびインバータ605を具備し、
書込信号Ｗ、書込データの入力信号WDIおよび読出時だ
けインアクティブ（高レベル）でそれ以外はアクティブ
（低レベル）となる信号B/C to Low信号から、書込デー
タ信号WDおよび▲▼を形成するようになっている。

第８図は、第７図における書込データ（線）▲▼
生成回路の具体例を示す回路図である。同図に示される
ように、この回路は、PMOSトランジスタQ_P、NMOSトラン
ジスタQ_Nの組合せによるNOR回路で構成される。

第９図はセンスアンプ・コラムセレクタ部の他の態様
例を示す回路図である。第７図の半導体集積回路装置
は、上述した第３図において、ドレイン・コラム線DC
L、コントロール・コラム線CCL、ソース・コラム線SCL
を選択信号SEL_L、SEL_Rによって選択制御可能な２組に分
割し、２つのEEPROMセル1_L、1_Rを設けるようにしたもの
である。ここで、第７図において、第３図と同じ構成の
ものは、同じ参照符号が付されている。

すなわち、第９図に示されるように、本実施例におい
て、書込安定化回路６′には、選択信号SEL_L、SEL_Rによ
って制御されるゲートトランジスタ65_L、65_Rが設けられ
ている。また、第３図の書込安定化回路６におけるトラ
ンジスタ64に対応して、書込データ線WDがゲートに接続
されたトランジスタ64_L、64_Rが設けられている。これに
より、選択信号SEL_L、SEL_Rによって、選択可能な２つの
ソース・コラム線SCL_L、SCL_Rが提供されるようになって
いる。

さらに、第３図におけるドレイン・コラム線DCL（2
1）、コントロール・コラム線CCL（22）に対しては、選
択信号SEL_LおよびSEL_Rによって制御されるゲートトラン
ジスタ181_L、182_Lおよび181_R、182_Rを介して、該選択信
号SEL_L、SEL_Rによって選択可能な２つのドレイン・コラ
ム線DCL_L、DCL_Rとコントロール・コラム線CCL_L、CCL_Rが
提供されるようになっている。このようにして、２つに
分割されたドレイン・コラム線DCL_L、DCL_R、コントロー
ル・コラム線CCL_L、CCL_Rおよびソース・コラム線SCL_L、
SCL_Rには、それぞれEEPROMセル1_L、1_Rが設けられてい
る。また、第７図から明らかなように、ダミーセルにつ
いても、２つのEEPROMセル1_L、1_Rに対応して２組が設け
られいる。

ここで、EEPROMセル1_Lおよび1_Rは、第３図で説明した
ものと同じものである。また、ゲートに電源電圧V_CCが
印加されたエンハスメント型トランジスタ171、172は、
書込／消去時にドレイン・コラム線DCL、コントロール
・コラム線CCLに印加される高電圧（例えば、18V以上の
電圧）を直接センス回路５へ供給しないようにして該セ
ンス回路５を保護するためのものである。

このように、本実施例によれば、同一のセンス回路
５、書込安定化回路６′、ポンプ回路71、72および一対
の制御信号線21、22（ドレイン・コラム線DCLおよびコ
ントロール・コラム線CCL）に対して、第３図の半導体
集積回路装置の２倍のEEPROMセルを駆動することができ
るようになっている。

この第７図の実施例では、同一のセンス回路５、書込
安定化回路６′、ポンプ回路71、72および一対の制御信
号線21、22に対して、各ワード選択信号線WSL毎に２つ
のEEPROMセル1_Lおよび1_Rが設けられているが、このEEPR
OMセルを同一のセンス回路５および一対の制御信号線2
1、22等に対して複数個（ｎ個）設けるようにすること
もできる。

以上、本発明の不揮発性半導体記憶装置の２つの実施
例において、EEPROMセルは様々なものが使用可能である
が、特に、本発明の不揮発性半導体記憶装置では、ドレ
イン・コラム線DCL、コントロール・コラム線CCL、ソー
ス・コラム線SCLが必要となるため、低電圧での書き込
みが可能で高い書き換え再現性を有するが、占有面積が
大きいシングルポリシリコン層を有するセルトランジス
タを使用したEEPROMセルが好ましい。すなわち、シング
ルポリシリコンEEPROMセルの上方にドレイン・コラム線
DCL、コントロール・コラム線CCL、ソース・コラム線SC
Lを配線すれば、該シングルポリシリコンEEPROMセルが
占有するスペースを有効に利用することができる。

〔発明の効果〕

以上説明したように、請求項１に記載の発明によれ
ば、通常のアドレスデコード回路と同様の速度で動作す
るダミーアドレスデコード回路を実現することができる
ので、EPROM等の半導体集積回路装置におけるタイミン
グ発生回路のに好適な回路を提供しうる。

また、請求項２に記載の発明によれば、プロセス又は
動作温度或いは電源電圧に依存することなく実回路の動
作にタイミングを合わせて各種制御信号を発生すること
ができる。

更に、請求項３に記載の発明によれば、請求項１又は
２に記載の発明の効果に加えて、第１及び第３のトラン
ジスタを一つのトランジスタ素子として構成すること
で、ダミーアドレスデコーダ回路に必要な素子面積を小
さくすることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図はEEPROMの全体構成例を示すブロック図、第３図はセンスアンプ・コラムセレクタ部の回路図、第４図は第３図の読出し動作のタイムチャート、第５図は本発明の実施例を示す回路図、第６図は各タイミング信号発生回路の例を示す回路図、第７図は書込データ（線）信号生成回路のロジック回路
図、第８図は書込データ（線）信号生成回路の具体例を示す
回路図、第９図はセンスアンプ・コラムセレクタ部の他の例を示
す回路図、第10図は従来のワードデコーダの例を示す回路図、第11図は従来の遅延回路の例を示す回路図、第12図は従来の他の遅延回路の例を示す回路図、第13図は従来の他の遅延回路の例を示す回路図である。 200……デコーダ 201……ドライバ 202……ダミーデコーダ 203……信号生成回路 204……信号生成回路 205……遅延回路 206……信号生成回路 207……信号生成回路 A_O〜_ｎ……アドレス信号 CLK（PHIPUMP）……ポンピング・クロック信号 CCL……コントロール・コラム線 DCL……ドレイン・コラム線 DC、▲▼……デイスチャージ制御信号 DWL……ダミー・ワード選択信号（線） INV……インバータ LE……ラッチイネーブル信号 PC、▲▼……プリチャージ制御信号 Q_P……PMOSトランジスタ Q_N……NMOSトランジスタＲ……読出制御信号 RD、▲▼……読出データ（線） SCL……ソース・コラム線 T_D……デプレッション型MOSトランジスタ T_E……エンハンスメント型MOSトランジスタ V_DD……高電位側電源電圧 V_EE……低電位側電源電圧 V_B……バイアス電圧 V_BE……バイアス・イネーブル信号Ｗ……書込制御信号 WD、▲▼……書込データ（線） WDE……ワードイネーブル信号 WDI……書込み入力データ WDRE……ワードドライブイネーブル信号 WL……ワード線 WSL……ワード選択信号（線） φ_WD……ワードクロック信号

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 17/00 G11C 11/34

Claims

(57)【特許請求の範囲】

【請求項１】高電位側電源線と出力ノードとの間に設け
られたプリチャージトランジスタと、前記出力ノードと低電位側電源線との間に交互に直列接
続された、第１の閾値を有する第１のトランジスタ及び
前記第１の閾値とは異なる第２の閾値を有する第２のト
ランジスタと、前記出力ノードと前記低電位側電源線との間に交互に直
列接続された、前記第２の閾値を有する第３のトランジ
スタ及び前記第１の閾値を有する第４のトランジスタ
と、を有し、前記第１のトランジスタのゲート及び前記第３のトラン
ジスタのゲートに第１のアドレス線を共通に接続し、前記第２のトランジスタのゲート及び前記第４のトラン
ジスタのゲートに第２のアドレス線を共通に接続し、前記第１のトランジスタ及び前記第３のトランジスタ
と、前記第２のトランジスタ及び前記第４のトランジス
タとが夫々並列接続となるよう、前記第１のトランジス
タと前記第２のトランジスタとの第１の結節点と、前記
第３のトランジスタと前記第４のトランジスタとの対応
する第２の結節点とを相互に接続し、前記第１のアドレス線及び第２のアドレス線におけるア
ドレス信号の組み合わせに拘らず、前記出力ノードから
選択信号を出力するダミーアドレスデコーダ回路を備え
たことを特徴とする半導体集積回路装置。
【請求項２】高電位側電源線とデコード出力ノードの間
に設けられた第２のプリチャージトランジスタと、当該
デコード出力ノードと低電位側電源線の間に交互に接続
された互いに閾値の異なる第５のトランジスタ及び第６
のトランジスタと、を有し、前記第５のトランジスタ及
び前記第６のトランジスタの夫々のゲートに与えられる
アドレス信号をデコードするアドレスデコーダ回路と、請求項１記載のダミーアドレスデコーダ回路と、を備
え、前記アドレスデコーダ回路の前記デコード出力ノードか
らのデコード信号を、前記ダミーアドレスデコーダ回路
の前記出力ノードからの前記選択信号に応答して有効に
するように構成したことを特徴とする半導体集積回路装
置。
【請求項３】請求項１又は２に記載の半導体集積回路装
置において、前記第１のトランジスタ及び前記第３のトランジスタ
は、１つのトランジスタ形成領域内に形成され、当該ト
ランジスタ形成領域のチャネル領域は、当該トランジス
タ形成領域の幅方向に区分された互いに異なる不純物濃
度を有する第１のチャネル領域及び第２のチャネル領域
で構成され、当該第１のチャネル領域及び第２のチャネ
ル領域が夫々前記第１のトランジスタ及び前記第３のト
ランジスタに対応していることを特徴とする半導体集積
回路装置。