JPH1145233A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH1145233A JPH1145233A JP9201820A JP20182097A JPH1145233A JP H1145233 A JPH1145233 A JP H1145233A JP 9201820 A JP9201820 A JP 9201820A JP 20182097 A JP20182097 A JP 20182097A JP H1145233 A JPH1145233 A JP H1145233A
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Abstract
(57)【要約】
【課題】 フラッシュメモリ版とＯＴＰ版とでは、ウエ
ハプロセスおよびチップレイアウトが異なることによ
り、ＣＰＵおよび周辺回路の特性差を考慮して開発しな
くてはならない。 【解決手段】 フラッシュメモリ／ＯＴＰモード切替制
御レジスタ１０のビットｂ０の値を“０”または“１”
に設定することにより、フラッシュメモリ／ＯＴＰ切替
回路２によりフラッシュメモリ制御回路７またはＯＴＰ
制御回路８を有効にするように構成し、フラッシュメモ
リセル９をフラッシュメモリまたはＯＴＰとして選択し
て用いることができ、フラッシュメモリ版とＯＴＰ版の
マイクロコンピュータを同一のチップとして開発するこ
とができるようにした。
ハプロセスおよびチップレイアウトが異なることによ
り、ＣＰＵおよび周辺回路の特性差を考慮して開発しな
くてはならない。 【解決手段】 フラッシュメモリ／ＯＴＰモード切替制
御レジスタ１０のビットｂ０の値を“０”または“１”
に設定することにより、フラッシュメモリ／ＯＴＰ切替
回路２によりフラッシュメモリ制御回路７またはＯＴＰ
制御回路８を有効にするように構成し、フラッシュメモ
リセル９をフラッシュメモリまたはＯＴＰとして選択し
て用いることができ、フラッシュメモリ版とＯＴＰ版の
マイクロコンピュータを同一のチップとして開発するこ
とができるようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、プログラムおよ
びデータの格納に用いられるフラッシュメモリを有する
マイクロコンピュータに関するものである。
びデータの格納に用いられるフラッシュメモリを有する
マイクロコンピュータに関するものである。
【０００２】
【従来の技術】従来のマイクロコンピュータは、プログ
ラムの変更が少なく大量生産向けにはマスク版のマイク
ロコンピュータ、また、プログラムの書き替えの必要が
なく少量生産向けにはＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒ
ｏｇｒａｍ ＲＯＭ）版のマイクロコンピュータ、さら
に、プログラムの書き替えの必要があるものについては
フラッシュメモリ版のマイクロコンピュータといった具
合に用途により使い分けられている。
ラムの変更が少なく大量生産向けにはマスク版のマイク
ロコンピュータ、また、プログラムの書き替えの必要が
なく少量生産向けにはＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒ
ｏｇｒａｍ ＲＯＭ）版のマイクロコンピュータ、さら
に、プログラムの書き替えの必要があるものについては
フラッシュメモリ版のマイクロコンピュータといった具
合に用途により使い分けられている。
【０００３】ＯＴＰ版とフラッシュメモリ版は、メモリ
セルの基本構造は同じであるが、フラッシュメモリ版は
電気的に消去するための特性が必要であり、ＯＴＰ版と
は異なるウエハプロセスで開発する必要があった。ま
た、メモリ制御回路が異なるため、各々が別のチップレ
イアウトとなる。
セルの基本構造は同じであるが、フラッシュメモリ版は
電気的に消去するための特性が必要であり、ＯＴＰ版と
は異なるウエハプロセスで開発する必要があった。ま
た、メモリ制御回路が異なるため、各々が別のチップレ
イアウトとなる。
【０００４】このようにフラッシュメモリ版とＯＴＰ版
とでウエハプロセスおよびチップレイアウトが異なるこ
とにより、メモリ以外のＣＰＵ（中央演算処理装置）や
周辺回路の特性が若干異なることがあり、開発上も市場
でも場合によってはこの特性差を考慮する必要があっ
た。なお、従来の技術に関連した文献として、特開昭６
４−６７６３６号公報，特開平３−２０２９２４号公報
および特開平５−２８３７０８号公報がある。
とでウエハプロセスおよびチップレイアウトが異なるこ
とにより、メモリ以外のＣＰＵ（中央演算処理装置）や
周辺回路の特性が若干異なることがあり、開発上も市場
でも場合によってはこの特性差を考慮する必要があっ
た。なお、従来の技術に関連した文献として、特開昭６
４−６７６３６号公報，特開平３−２０２９２４号公報
および特開平５−２８３７０８号公報がある。
【０００５】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、フラッシュ
メモリ版とＯＴＰ版とでは、ウエハプロセスおよびチッ
プレイアウトが異なることにより、ＣＰＵおよび周辺回
路の特性差を考慮して開発しなくてはならず、開発人工
およびマスク代等の開発に関わる費用が大きくなってし
まうなどの課題があった。
ュータは以上のように構成されているので、フラッシュ
メモリ版とＯＴＰ版とでは、ウエハプロセスおよびチッ
プレイアウトが異なることにより、ＣＰＵおよび周辺回
路の特性差を考慮して開発しなくてはならず、開発人工
およびマスク代等の開発に関わる費用が大きくなってし
まうなどの課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、フラッシュメモリ版のマイクロコ
ンピュータおよびＯＴＰ版のマイクロコンピュータを、
同一チップレイアウトおよびウエハプロセスで開発する
ことにより、ＣＰＵおよび周辺回路の特性差を考慮する
必要が無く、開発人工およびマスク代等の開発に関わる
費用を削減することができるマイクロコンピュータを得
ることを目的とする。
めになされたもので、フラッシュメモリ版のマイクロコ
ンピュータおよびＯＴＰ版のマイクロコンピュータを、
同一チップレイアウトおよびウエハプロセスで開発する
ことにより、ＣＰＵおよび周辺回路の特性差を考慮する
必要が無く、開発人工およびマスク代等の開発に関わる
費用を削減することができるマイクロコンピュータを得
ることを目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の発明に係
るマイクロコンピュータは、モード切替制御レジスタに
設定されたモードに応じてフラッシュメモリモードまた
はＯＴＰモードに切替えるモード切替制御回路と、その
モード切替制御回路がフラッシュメモリモードの時にフ
ラッシュメモリを制御するフラッシュメモリ制御回路
と、モード切替制御回路がＯＴＰモードの時にフラッシ
ュメモリをＯＴＰとして制御するＯＴＰ制御回路とを備
えたものである。
るマイクロコンピュータは、モード切替制御レジスタに
設定されたモードに応じてフラッシュメモリモードまた
はＯＴＰモードに切替えるモード切替制御回路と、その
モード切替制御回路がフラッシュメモリモードの時にフ
ラッシュメモリを制御するフラッシュメモリ制御回路
と、モード切替制御回路がＯＴＰモードの時にフラッシ
ュメモリをＯＴＰとして制御するＯＴＰ制御回路とを備
えたものである。
【０００８】請求項２記載の発明に係るマイクロコンピ
ュータは、２ビットのデータの排他的論理和が“０”の
時にフラッシュメモリモードとし、２ビットのデータの
排他的論理和が“１”の時にＯＴＰモードとするモード
切替制御レジスタを備えたものである。
ュータは、２ビットのデータの排他的論理和が“０”の
時にフラッシュメモリモードとし、２ビットのデータの
排他的論理和が“１”の時にＯＴＰモードとするモード
切替制御レジスタを備えたものである。
【０００９】請求項３記載の発明に係るマイクロコンピ
ュータは、モード切替制御レジスタのデータの書き込み
および消去を禁止し、設定されたモードを固定するモー
ド変更禁止回路を備えたものである。
ュータは、モード切替制御レジスタのデータの書き込み
および消去を禁止し、設定されたモードを固定するモー
ド変更禁止回路を備えたものである。
【００１０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータを示すブロック構成図であり、図に
おいて、１は外部信号の入出力用ポート、２はフラッシ
ュメモリ／ＯＴＰ切替回路（モード切替制御回路）、３
はフラッシュメモリ／ＯＴＰモード切替制御回路、４，
６はオア回路、５はノット回路、７はフラッシュメモリ
制御回路、８はＯＴＰ制御回路、９はフラッシュメモリ
で構成されたフラッシュメモリセル（フラッシュメモ
リ）、１０はフラッシュメモリで構成されたフラッシュ
メモリ／ＯＴＰモード切替制御レジスタ（モード切替制
御レジスタ）である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータを示すブロック構成図であり、図に
おいて、１は外部信号の入出力用ポート、２はフラッシ
ュメモリ／ＯＴＰ切替回路（モード切替制御回路）、３
はフラッシュメモリ／ＯＴＰモード切替制御回路、４，
６はオア回路、５はノット回路、７はフラッシュメモリ
制御回路、８はＯＴＰ制御回路、９はフラッシュメモリ
で構成されたフラッシュメモリセル（フラッシュメモ
リ）、１０はフラッシュメモリで構成されたフラッシュ
メモリ／ＯＴＰモード切替制御レジスタ（モード切替制
御レジスタ）である。
【００１１】次に動作について説明する。図１におい
て、フラッシュメモリ制御回路７は主な信号としてＯＥ
* （アウトプットイネーブル），ＣＥ* （チップイネー
ブル），ＷＥ* （ライトイネーブル）を用い、入出力用
ポート１からデータバスを介して入力されたコマンドに
よってフラッシュメモリセル９の書き込み／読み出し／
消去を制御する。一方、ＯＴＰ制御回路８は主な信号と
してＯＥ* ，ＰＧＭ* （プログラム），ＣＥ* を用い、
入出力用ポート１からデータバスを介して入力されたコ
マンドによってフラッシュメモリセル９をＯＴＰとし
て、そのＯＴＰの書き込み／読み出しの制御を行う。こ
こで、* は否定信号を示す。
て、フラッシュメモリ制御回路７は主な信号としてＯＥ
* （アウトプットイネーブル），ＣＥ* （チップイネー
ブル），ＷＥ* （ライトイネーブル）を用い、入出力用
ポート１からデータバスを介して入力されたコマンドに
よってフラッシュメモリセル９の書き込み／読み出し／
消去を制御する。一方、ＯＴＰ制御回路８は主な信号と
してＯＥ* ，ＰＧＭ* （プログラム），ＣＥ* を用い、
入出力用ポート１からデータバスを介して入力されたコ
マンドによってフラッシュメモリセル９をＯＴＰとし
て、そのＯＴＰの書き込み／読み出しの制御を行う。こ
こで、* は否定信号を示す。
【００１２】図２はフラッシュメモリ／ＯＴＰモード切
替制御レジスタ１０を示す詳細図である。ＮＯＲ型のフ
ラッシュメモリを例とするとフラッシュメモリの初期値
は“１”であるため、モードの切替はフラッシュメモリ
／ＯＴＰモード切替制御レジスタ１０のビットｂ０が
“１”の時、フラッシュメモリモード、“０”の時、Ｏ
ＴＰモードとする。
替制御レジスタ１０を示す詳細図である。ＮＯＲ型のフ
ラッシュメモリを例とするとフラッシュメモリの初期値
は“１”であるため、モードの切替はフラッシュメモリ
／ＯＴＰモード切替制御レジスタ１０のビットｂ０が
“１”の時、フラッシュメモリモード、“０”の時、Ｏ
ＴＰモードとする。
【００１３】このフラッシュメモリ／ＯＴＰモード切替
制御レジスタ１０のビットｂ０の値の変更は、フラッシ
ュメモリモード時に、即ち、ビットｂ０が“１”の時
に、入出力用ポート１からデータバスを介してビットｂ
０が“０”になるように書き込むことにより行われる。
制御レジスタ１０のビットｂ０の値の変更は、フラッシ
ュメモリモード時に、即ち、ビットｂ０が“１”の時
に、入出力用ポート１からデータバスを介してビットｂ
０が“０”になるように書き込むことにより行われる。
【００１４】ここで、フラッシュメモリ／ＯＴＰモード
切替制御回路３は、フラッシュメモリ／ＯＴＰモード切
替制御レジスタ１０のビットｂ０の値を読み込み、その
ビットｂ０の値が“１”の時、即ち、フラッシュメモリ
モードの時は、フラッシュメモリ／ＯＴＰモード切替制
御回路３から“０”を出力し、オア回路４に入力される
ＯＥ* ，ＣＥ* ，ＷＥ* をそのままフラッシュメモリ制
御回路７に出力させるようにして、フラッシュメモリ制
御回路７を有効とし、フラッシュメモリセル９をフラッ
シュメモリとして用いる。またこの場合、フラッシュメ
モリ／ＯＴＰモード切替制御回路３から“０”が出力さ
れているので、ノット回路５を介してオア回路６には
“１”が入力されるので、オア回路６から出力されるＯ
Ｅ* ，ＰＧＭ* ，ＣＥ* が“１”に固定され、ＯＴＰ制
御回路８を無効にすることができる。
切替制御回路３は、フラッシュメモリ／ＯＴＰモード切
替制御レジスタ１０のビットｂ０の値を読み込み、その
ビットｂ０の値が“１”の時、即ち、フラッシュメモリ
モードの時は、フラッシュメモリ／ＯＴＰモード切替制
御回路３から“０”を出力し、オア回路４に入力される
ＯＥ* ，ＣＥ* ，ＷＥ* をそのままフラッシュメモリ制
御回路７に出力させるようにして、フラッシュメモリ制
御回路７を有効とし、フラッシュメモリセル９をフラッ
シュメモリとして用いる。またこの場合、フラッシュメ
モリ／ＯＴＰモード切替制御回路３から“０”が出力さ
れているので、ノット回路５を介してオア回路６には
“１”が入力されるので、オア回路６から出力されるＯ
Ｅ* ，ＰＧＭ* ，ＣＥ* が“１”に固定され、ＯＴＰ制
御回路８を無効にすることができる。
【００１５】一方、フラッシュメモリ／ＯＴＰモード切
替制御レジスタ１０のビットｂ０の値が“０”の時、即
ち、ＯＴＰモードの時は、フラッシュメモリ／ＯＴＰモ
ード切替制御回路３から“１”を出力し、オア回路６に
入力されるＯＥ* ，ＰＧＭ*，ＣＥ* をそのままＯＴＰ
制御回路８に出力させるようにして、ＯＴＰ制御回路８
を有効とし、フラッシュメモリセル９をＯＴＰとして用
いる。またこの場合、フラッシュメモリ／ＯＴＰモード
切替制御回路３から“１”が出力され、オア回路４には
“１”が入力されるので、オア回路４から出力されるＯ
Ｅ* ，ＣＥ* ，ＷＥ* が“１”に固定され、フラッシュ
メモリ制御回路７を無効にすることができる。
替制御レジスタ１０のビットｂ０の値が“０”の時、即
ち、ＯＴＰモードの時は、フラッシュメモリ／ＯＴＰモ
ード切替制御回路３から“１”を出力し、オア回路６に
入力されるＯＥ* ，ＰＧＭ*，ＣＥ* をそのままＯＴＰ
制御回路８に出力させるようにして、ＯＴＰ制御回路８
を有効とし、フラッシュメモリセル９をＯＴＰとして用
いる。またこの場合、フラッシュメモリ／ＯＴＰモード
切替制御回路３から“１”が出力され、オア回路４には
“１”が入力されるので、オア回路４から出力されるＯ
Ｅ* ，ＣＥ* ，ＷＥ* が“１”に固定され、フラッシュ
メモリ制御回路７を無効にすることができる。
【００１６】以上のように、この実施の形態１によれ
ば、フラッシュメモリ／ＯＴＰモード切替制御レジスタ
１０のビットｂ０の値を“０”または“１”に設定する
ことにより、フラッシュメモリ／ＯＴＰ切替回路２によ
りフラッシュメモリ制御回路７またはＯＴＰ制御回路８
を有効にするように構成したので、フラッシュメモリセ
ル９をフラッシュメモリまたはＯＴＰとして選択して用
いることができ、ゆえに、フラッシュメモリ版のマイク
ロコンピュータとＯＴＰ版のマイクロコンピュータとを
同一のチップとして開発することができ、同一のチップ
レイアウトおよびウエハプロセスになることにより同一
の回路特性にすることができ、別チップおよび別ウエハ
プロセスにて開発した場合に生じる回路特性差を考慮す
る必要がなくなる。また、これによりマスク代、開発人
工といった開発に関わる費用を削減することができる。
ば、フラッシュメモリ／ＯＴＰモード切替制御レジスタ
１０のビットｂ０の値を“０”または“１”に設定する
ことにより、フラッシュメモリ／ＯＴＰ切替回路２によ
りフラッシュメモリ制御回路７またはＯＴＰ制御回路８
を有効にするように構成したので、フラッシュメモリセ
ル９をフラッシュメモリまたはＯＴＰとして選択して用
いることができ、ゆえに、フラッシュメモリ版のマイク
ロコンピュータとＯＴＰ版のマイクロコンピュータとを
同一のチップとして開発することができ、同一のチップ
レイアウトおよびウエハプロセスになることにより同一
の回路特性にすることができ、別チップおよび別ウエハ
プロセスにて開発した場合に生じる回路特性差を考慮す
る必要がなくなる。また、これによりマスク代、開発人
工といった開発に関わる費用を削減することができる。
【００１７】実施の形態２．図３はこの発明の実施の形
態２によるマイクロコンピュータのフラッシュメモリ／
ＯＴＰモード切替制御レジスタの周辺を示すブロック構
成図であり、図において、１１はイクスクルーシブオア
回路、１２はそのイクスクルーシブオア回路１１の出力
信号である。
態２によるマイクロコンピュータのフラッシュメモリ／
ＯＴＰモード切替制御レジスタの周辺を示すブロック構
成図であり、図において、１１はイクスクルーシブオア
回路、１２はそのイクスクルーシブオア回路１１の出力
信号である。
【００１８】次に動作について説明する。実施の形態１
と同様にフラッシュメモリ／ＯＴＰモード切替制御レジ
スタ１０の値によってフラッシュメモリとＯＴＰモード
を切り替える。
と同様にフラッシュメモリ／ＯＴＰモード切替制御レジ
スタ１０の値によってフラッシュメモリとＯＴＰモード
を切り替える。
【００１９】上記実施の形態１では、一度ＯＴＰモード
に切り替えてしまうと、即ち、フラッシュメモリ／ＯＴ
Ｐモード切替制御レジスタ１０のビットｂ０の値を
“１”から“０”に変更してしまうと、ＯＴＰではその
ビットｂ０の値を電気的に消去することができないの
で、ビットｂ０の値を“０”から“１”に変更すること
はできず、もう一度フラッシュメモリモードに復帰させ
ることが不可能である。
に切り替えてしまうと、即ち、フラッシュメモリ／ＯＴ
Ｐモード切替制御レジスタ１０のビットｂ０の値を
“１”から“０”に変更してしまうと、ＯＴＰではその
ビットｂ０の値を電気的に消去することができないの
で、ビットｂ０の値を“０”から“１”に変更すること
はできず、もう一度フラッシュメモリモードに復帰させ
ることが不可能である。
【００２０】そこでフラッシュメモリ／ＯＴＰモード切
替制御レジスタ１０の２ビットを用い、その組合せによ
りモード切り替えをさせることでＯＴＰモードからフラ
ッシュメモリモードヘの復帰を可能にする。
替制御レジスタ１０の２ビットを用い、その組合せによ
りモード切り替えをさせることでＯＴＰモードからフラ
ッシュメモリモードヘの復帰を可能にする。
【００２１】即ち、ＯＴＰモードからフラッシュメモリ
モードへの復帰は、フラッシュメモリ／ＯＴＰモード切
替制御レジスタ１０ヘの上書きを行うことで実現させる
ことができる。
モードへの復帰は、フラッシュメモリ／ＯＴＰモード切
替制御レジスタ１０ヘの上書きを行うことで実現させる
ことができる。
【００２２】ここで、フラッシュメモリ／ＯＴＰモード
切替制御レジスタ１０のビットｂ１，ｂ０の組合せ
（１，１），（０，０）の時にフラッシュメモリモード
とし、（１，０），（０，１）の時にＯＴＰモードとす
る。即ち、イクスクルーシブオア回路１１の出力信号１
２が“０”の時にフラッシュメモリモード、“１”の時
にＯＴＰモードとすることによって、一旦ＯＴＰモード
に変更した後、（１，０）または（０，１）の“１”の
ビットに“０”を書き込むか、（１，０）または（０，
１）の２ビットに“０”を上書きすることで、再度フラ
ッシュメモリモードに復帰させることが可能となる。
切替制御レジスタ１０のビットｂ１，ｂ０の組合せ
（１，１），（０，０）の時にフラッシュメモリモード
とし、（１，０），（０，１）の時にＯＴＰモードとす
る。即ち、イクスクルーシブオア回路１１の出力信号１
２が“０”の時にフラッシュメモリモード、“１”の時
にＯＴＰモードとすることによって、一旦ＯＴＰモード
に変更した後、（１，０）または（０，１）の“１”の
ビットに“０”を書き込むか、（１，０）または（０，
１）の２ビットに“０”を上書きすることで、再度フラ
ッシュメモリモードに復帰させることが可能となる。
【００２３】また、ビットｂ１，ｂ０に（０，０）を書
き込んだ後は、フラッシュメモリモードとなるためフラ
ッシュメモリセル９を消去すれば、フラッシュメモリ／
ＯＴＰモード切替制御レジスタ１０のビットｂ１，ｂ０
の組合せは（０，０）から（１，１）に変更され、さら
に、（１，１）のいずれか一方の“１”のビットに
“０”を書き込むか、（１，１）の２ビットに（１，
０）または（０，１）を上書きすることで、再度ＯＴＰ
モードに変更させることが可能となる。これにより、フ
ラッシュメモリモードとＯＴＰモードを相互に何度でも
切り替えることが可能となる。
き込んだ後は、フラッシュメモリモードとなるためフラ
ッシュメモリセル９を消去すれば、フラッシュメモリ／
ＯＴＰモード切替制御レジスタ１０のビットｂ１，ｂ０
の組合せは（０，０）から（１，１）に変更され、さら
に、（１，１）のいずれか一方の“１”のビットに
“０”を書き込むか、（１，１）の２ビットに（１，
０）または（０，１）を上書きすることで、再度ＯＴＰ
モードに変更させることが可能となる。これにより、フ
ラッシュメモリモードとＯＴＰモードを相互に何度でも
切り替えることが可能となる。
【００２４】以上のように、この実施の形態２によれ
ば、フラッシュメモリ／ＯＴＰモード切替制御レジスタ
１０の２ビットのイクスクルーシブオア回路１１の出力
信号１２に応じてフラッシュメモリモードまたはＯＴＰ
モードに変更するように構成したので、実施の形態１で
は、一旦フラッシュメモリモードからＯＴＰモードに変
更した場合に、再度フラッシュメモリモードに復帰させ
ることはできなかったが、この実施の形態２では、ＯＴ
Ｐモード時にフラッシュメモリ／ＯＴＰモード切替制御
レジスタ１０の２ビットのうちの一方、または、両方に
上書きすることによって再度フラッシュメモリモードに
復帰させることができ、これによって、フラッシュメモ
リモードとＯＴＰモードを相互に何度でも切り替えるこ
とができる。
ば、フラッシュメモリ／ＯＴＰモード切替制御レジスタ
１０の２ビットのイクスクルーシブオア回路１１の出力
信号１２に応じてフラッシュメモリモードまたはＯＴＰ
モードに変更するように構成したので、実施の形態１で
は、一旦フラッシュメモリモードからＯＴＰモードに変
更した場合に、再度フラッシュメモリモードに復帰させ
ることはできなかったが、この実施の形態２では、ＯＴ
Ｐモード時にフラッシュメモリ／ＯＴＰモード切替制御
レジスタ１０の２ビットのうちの一方、または、両方に
上書きすることによって再度フラッシュメモリモードに
復帰させることができ、これによって、フラッシュメモ
リモードとＯＴＰモードを相互に何度でも切り替えるこ
とができる。
【００２５】実施の形態３．図４はこの発明の実施の形
態３によるマイクロコンピュータのフラッシュメモリ／
ＯＴＰモード切替制御レジスタの周辺を示すブロック構
成図であり、図において、１３はアンド回路（モード変
更禁止回路）、１４はフラッシュメモリ／ＯＴＰモード
切替制御レジスタ１０を構成するフラッシュメモリトラ
ンジスタである。
態３によるマイクロコンピュータのフラッシュメモリ／
ＯＴＰモード切替制御レジスタの周辺を示すブロック構
成図であり、図において、１３はアンド回路（モード変
更禁止回路）、１４はフラッシュメモリ／ＯＴＰモード
切替制御レジスタ１０を構成するフラッシュメモリトラ
ンジスタである。
【００２６】次に動作について説明する。実施の形態１
と同様にフラッシュメモリ／ＯＴＰモード切替制御レジ
スタ１０の値によってフラッシュメモリモードまたはＯ
ＴＰモードに切り替える。
と同様にフラッシュメモリ／ＯＴＰモード切替制御レジ
スタ１０の値によってフラッシュメモリモードまたはＯ
ＴＰモードに切り替える。
【００２７】実施の形態１の場合、フラッシュメモリ／
ＯＴＰモード切替制御レジスタ１０ヘのアクセスの制限
がないため、ＯＴＰ版として出荷したマイクロコンピュ
ータが、市場で予期せぬ不慮のモード切り替えが起こっ
てフラッシュメモリ版になってしまったり、その逆にフ
ラッシュメモリ版がＯＴＰ版になってしまう可能性があ
る。
ＯＴＰモード切替制御レジスタ１０ヘのアクセスの制限
がないため、ＯＴＰ版として出荷したマイクロコンピュ
ータが、市場で予期せぬ不慮のモード切り替えが起こっ
てフラッシュメモリ版になってしまったり、その逆にフ
ラッシュメモリ版がＯＴＰ版になってしまう可能性があ
る。
【００２８】そこでフラッシュメモリ／ＯＴＰモード切
替制御レジスタ１０へのアクセスを製造者側だけが特別
にアクセスできるテストモード時のみ許可し、その他は
禁止することによって、不慮のモード切り替えを防ぐこ
とを可能にする。
替制御レジスタ１０へのアクセスを製造者側だけが特別
にアクセスできるテストモード時のみ許可し、その他は
禁止することによって、不慮のモード切り替えを防ぐこ
とを可能にする。
【００２９】テスト信号は通常使用時には有効とならな
い信号とし、マイクロコンピュータの外部入力端子の入
力条件の組み合わせでも良いし、他に設けられた専用ま
たは共用のレジスタの値を利用しても良い。但し、これ
らの値は当然、市場で簡単に選択されないような入力手
段であることが望ましい。
い信号とし、マイクロコンピュータの外部入力端子の入
力条件の組み合わせでも良いし、他に設けられた専用ま
たは共用のレジスタの値を利用しても良い。但し、これ
らの値は当然、市場で簡単に選択されないような入力手
段であることが望ましい。
【００３０】通常はテスト信号は“０”であり、この時
にアンド回路１３の出力はワード線選択信号Ｓに関わら
ず“０”となり、フラッシュメモリトランジスタ１４の
ゲートを選択できないため、フラッシュメモリ／ＯＴＰ
モード切替制御レジスタ１０への書き込みが不可能とな
り、モード切り替えを禁止する。
にアンド回路１３の出力はワード線選択信号Ｓに関わら
ず“０”となり、フラッシュメモリトランジスタ１４の
ゲートを選択できないため、フラッシュメモリ／ＯＴＰ
モード切替制御レジスタ１０への書き込みが不可能とな
り、モード切り替えを禁止する。
【００３１】一方、テスト時にはテスト信号は“１”と
なり、アンド回路１３が有効になるため、ワード線選択
信号Ｓによりフラッシュメモリトランジスタ１４のゲー
トが選択可能となり、フラッシュメモリ／ＯＴＰモード
切替制御レジスタ１０への書き込みが可能となり、モー
ド切り替えが許可される。
なり、アンド回路１３が有効になるため、ワード線選択
信号Ｓによりフラッシュメモリトランジスタ１４のゲー
トが選択可能となり、フラッシュメモリ／ＯＴＰモード
切替制御レジスタ１０への書き込みが可能となり、モー
ド切り替えが許可される。
【００３２】なお、この実施の形態３では、ワード線を
無効にすることでアクセス制限を行なったが、ビット線
を無効にして書き込みアクセスを禁止したり、また、書
き込み電圧の発生を禁止するようにしても良い。
無効にすることでアクセス制限を行なったが、ビット線
を無効にして書き込みアクセスを禁止したり、また、書
き込み電圧の発生を禁止するようにしても良い。
【００３３】以上のように、この実施の形態３によれ
ば、テスト時にのみフラッシュメモリ／ＯＴＰモード切
替制御レジスタ１０への書き込みが可能となるテスト信
号“１”をアンド回路１３に入力して、通常時はテスト
信号“０”をアンド回路１３に入力することにより、フ
ラッシュメモリ／ＯＴＰモード切替制御レジスタ１０へ
の書き込みを不可能とし、モード切り替えを禁止するよ
うに構成したので、上記実施の形態１および実施の形態
２では、フラッシュメモリ／ＯＴＰモード切替制御レジ
スタ１０ヘのアクセスの制限がないため、ＯＴＰ版とし
て出荷したマイクロコンピュータが、市場で予期せぬ不
慮のモード切り替えが起こってフラッシュメモリ版にな
ってしまったり、その逆にフラッシュメモリ版がＯＴＰ
版になってしまう可能性があったが、フラッシュメモリ
／ＯＴＰモード切替制御レジスタ１０へのアクセスを製
造者側だけが特別にアクセスできるテストモード時のみ
許可し、その他は禁止することができ、不慮のモード切
り替えを防ぐことができる。
ば、テスト時にのみフラッシュメモリ／ＯＴＰモード切
替制御レジスタ１０への書き込みが可能となるテスト信
号“１”をアンド回路１３に入力して、通常時はテスト
信号“０”をアンド回路１３に入力することにより、フ
ラッシュメモリ／ＯＴＰモード切替制御レジスタ１０へ
の書き込みを不可能とし、モード切り替えを禁止するよ
うに構成したので、上記実施の形態１および実施の形態
２では、フラッシュメモリ／ＯＴＰモード切替制御レジ
スタ１０ヘのアクセスの制限がないため、ＯＴＰ版とし
て出荷したマイクロコンピュータが、市場で予期せぬ不
慮のモード切り替えが起こってフラッシュメモリ版にな
ってしまったり、その逆にフラッシュメモリ版がＯＴＰ
版になってしまう可能性があったが、フラッシュメモリ
／ＯＴＰモード切替制御レジスタ１０へのアクセスを製
造者側だけが特別にアクセスできるテストモード時のみ
許可し、その他は禁止することができ、不慮のモード切
り替えを防ぐことができる。
【００３４】
【発明の効果】以上のように、請求項１記載の発明によ
れば、モード切替制御レジスタに設定されたモードに応
じてフラッシュメモリモードまたはＯＴＰモードに切替
えるモード切替制御回路と、そのモード切替制御回路が
フラッシュメモリモードの時にフラッシュメモリを制御
するフラッシュメモリ制御回路と、モード切替制御回路
がＯＴＰモードの時にフラッシュメモリをＯＴＰとして
制御するＯＴＰ制御回路とを備えるように構成したの
で、フラッシュメモリをＯＴＰとしても共用することが
できる。従って、フラッシュメモリ版のマイクロコンピ
ュータとＯＴＰ版のマイクロコンピュータとを同一のチ
ップとして開発することができ、同一のチップレイアウ
トおよびウエハプロセスになることにより同一の回路特
性にすることができ、別チップおよび別ウエハプロセス
にて開発した場合に生じる回路特性差を考慮する必要が
なくなる。また、これによりマスク代、開発人工といっ
た開発に関わる費用を削減することができる効果があ
る。
れば、モード切替制御レジスタに設定されたモードに応
じてフラッシュメモリモードまたはＯＴＰモードに切替
えるモード切替制御回路と、そのモード切替制御回路が
フラッシュメモリモードの時にフラッシュメモリを制御
するフラッシュメモリ制御回路と、モード切替制御回路
がＯＴＰモードの時にフラッシュメモリをＯＴＰとして
制御するＯＴＰ制御回路とを備えるように構成したの
で、フラッシュメモリをＯＴＰとしても共用することが
できる。従って、フラッシュメモリ版のマイクロコンピ
ュータとＯＴＰ版のマイクロコンピュータとを同一のチ
ップとして開発することができ、同一のチップレイアウ
トおよびウエハプロセスになることにより同一の回路特
性にすることができ、別チップおよび別ウエハプロセス
にて開発した場合に生じる回路特性差を考慮する必要が
なくなる。また、これによりマスク代、開発人工といっ
た開発に関わる費用を削減することができる効果があ
る。
【００３５】請求項２記載の発明によれば、２ビットの
データの排他的論理和が“０”の時にフラッシュメモリ
モードとし、２ビットのデータの排他的論理和が“１”
の時にＯＴＰモードとするモード切替制御レジスタを備
えるように構成したので、モード切替制御レジスタの２
ビットのうちの一方、または、両方に上書きすることに
よって再度ＯＴＰモードからフラッシュメモリモードに
復帰させることができ、これによって、フラッシユメモ
リモードとＯＴＰモードを相互に何度でも切り替えるこ
とができる効果がある。
データの排他的論理和が“０”の時にフラッシュメモリ
モードとし、２ビットのデータの排他的論理和が“１”
の時にＯＴＰモードとするモード切替制御レジスタを備
えるように構成したので、モード切替制御レジスタの２
ビットのうちの一方、または、両方に上書きすることに
よって再度ＯＴＰモードからフラッシュメモリモードに
復帰させることができ、これによって、フラッシユメモ
リモードとＯＴＰモードを相互に何度でも切り替えるこ
とができる効果がある。
【００３６】請求項３記載の発明によれば、モード切替
制御レジスタのデータの書き込みおよび消去を禁止し、
設定されたモードを固定するモード変更禁止回路を備え
るように構成したので、モード切替制御レジスタへのア
クセスを製造者側だけが特別にアクセスし、その他は禁
止することができ、不慮のモード切り替えを防ぐことが
できる効果がある。
制御レジスタのデータの書き込みおよび消去を禁止し、
設定されたモードを固定するモード変更禁止回路を備え
るように構成したので、モード切替制御レジスタへのア
クセスを製造者側だけが特別にアクセスし、その他は禁
止することができ、不慮のモード切り替えを防ぐことが
できる効果がある。
【図１】 この発明の実施の形態１によるマイクロコン
ピュータを示すブロック構成図である。
ピュータを示すブロック構成図である。
【図２】 フラッシュメモリ／ＯＴＰモード切替制御レ
ジスタを示す詳細図である。
ジスタを示す詳細図である。
【図３】 この発明の実施の形態２によるマイクロコン
ピュータのフラッシュメモリ／ＯＴＰモード切替制御レ
ジスタの周辺を示すブロック構成図である。
ピュータのフラッシュメモリ／ＯＴＰモード切替制御レ
ジスタの周辺を示すブロック構成図である。
【図４】 この発明の実施の形態３によるマイクロコン
ピュータのフラッシュメモリ／ＯＴＰモード切替制御レ
ジスタの周辺を示すブロック構成図である。
ピュータのフラッシュメモリ／ＯＴＰモード切替制御レ
ジスタの周辺を示すブロック構成図である。
２ フラッシュメモリ／ＯＴＰ切替回路（モード切替制
御回路）、７ フラッシュメモリ制御回路、８ ＯＴＰ
制御回路、９ フラッシュメモリセル（フラッシュメモ
リ）、１０ フラッシュメモリ／ＯＴＰモード切替制御
レジスタ（モード切替制御レジスタ）、１３ アンド回
路（モード変更禁止回路）。
御回路）、７ フラッシュメモリ制御回路、８ ＯＴＰ
制御回路、９ フラッシュメモリセル（フラッシュメモ
リ）、１０ フラッシュメモリ／ＯＴＰモード切替制御
レジスタ（モード切替制御レジスタ）、１３ アンド回
路（モード変更禁止回路）。
Claims (3)
- 【請求項１】 フラッシュメモリの一部によって構成さ
れ、そのフラッシュメモリのモードをフラッシュメモリ
モードまたはＯＴＰモードに設定するモード切替制御レ
ジスタと、そのモード切替制御レジスタに設定されたモ
ードに応じてフラッシュメモリモードまたはＯＴＰモー
ドに切替えるモード切替制御回路と、そのモード切替制
御回路がフラッシュメモリモードの時に上記フラッシュ
メモリを制御するフラッシュメモリ制御回路と、上記モ
ード切替制御回路がＯＴＰモードの時に上記フラッシュ
メモリをＯＴＰとして制御するＯＴＰ制御回路とを備え
たマイクロコンピュータ。 - 【請求項２】 モード切替制御レジスタは、少なくとも
２ビットを有し、それら２ビットのデータの排他的論理
和が“０”の時にフラッシュメモリモードとし、それら
２ビットのデータの排他的論理和が“１”の時にＯＴＰ
モードとすることを特徴とする請求項１記載のマイクロ
コンピュータ。 - 【請求項３】 モード切替制御レジスタのデータの書き
込みおよび消去を禁止し、設定されたモードを固定する
モード変更禁止回路を備えたことを特徴とする請求項１
記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9201820A JPH1145233A (ja) | 1997-07-28 | 1997-07-28 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9201820A JPH1145233A (ja) | 1997-07-28 | 1997-07-28 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145233A true JPH1145233A (ja) | 1999-02-16 |
Family
ID=16447451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9201820A Pending JPH1145233A (ja) | 1997-07-28 | 1997-07-28 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1145233A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8681133B2 (en) | 2006-04-28 | 2014-03-25 | Samsung Electronics Co., Ltd. | Display driver integrated circuit which stores output mode of driving circuit control signal in non-volatile memory and method of outputting the driving circuit control signal |
-
1997
- 1997-07-28 JP JP9201820A patent/JPH1145233A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8681133B2 (en) | 2006-04-28 | 2014-03-25 | Samsung Electronics Co., Ltd. | Display driver integrated circuit which stores output mode of driving circuit control signal in non-volatile memory and method of outputting the driving circuit control signal |
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