JP2003108122A

JP2003108122A - 音波形データ用ディジタル信号処理装置

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Publication number: JP2003108122A
Application number: JP2001300497A
Authority: JP
Inventors: Ryuichi Kawamoto; 隆一河本
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2001-09-28
Filing date: 2001-09-28
Publication date: 2003-04-11
Anticipated expiration: 2021-09-28
Also published as: JP3855711B2

Abstract

(57)【要約】【課題】音波形データ遅延用DRAMに高速にアクセスで
き、波形信号処理を効率よくかつ容易に実行できるディ
ジタル信号処理装置を提供する。【解決手段】楽音波形データにエフェクトを与える音
波形データ用ディジタル信号処理装置２１は、波形信号
処理部２２と、スイッチ２３ａ，２３ｂで概念的に示す
メモリアクセス部、を有する。波形信号処理部２２は、
時分割処理により、等価的に２個の時分割波形信号処理
部２２ａ，２２ｂを有する。スイッチ２３ａ，２３ｂ
は、時分割波形信号処理部２２ａ，２２ｂに対応させて
外付けされるDRAM２４ａ，２４ｂに対し、相互に所定時
間ずれたタイミングでアクセス開始を可能として、書き
込みまたは読み出し要求があったときに、対応するDRAM
２４ａ，２４ｂに対する音波形データの書き込みまたは
読み出しを行わせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、楽音波形や音声波
形などの音波形にリバーブ（残響）などのエフェクト
（効果）を付与する場合などに、音波形データの遅延用
にダイナミックランダムアクセスメモリ（DRAM：Dynami
c Random Access Memory）を用いる音波形データ用ディ
ジタル信号処理装置に関するものである。

【０００２】

【従来の技術】電子楽器において、楽音信号に種々のエ
フェクト（効果）を付加するために、ディジタル信号処
理装置（以下、DSP：Digital Signal Processorという
という）が用いられている。DSPは、画像信号や音声信
号などのディジタル信号の処理に適したマイクロプロセ
ッサであって、マイクロプログラムを用いて積和演算を
高速処理する。DSPでは、通常、マイクロプログラムに
よって、複数のエフェクトを同時に実行させる。しか
し、実行させるエフェクトの中には、リバーブ（残響）
など、楽音波形データを、１サンプリング周期に比べて
十分長い時間にわたって遅延させるものがある。このよ
うな長時間の遅延を行うには、遅延時間に対応して大き
な記憶容量を持つメモリが必要である。しかし、このよ
うな大容量メモリをDSPチップに内蔵させるのは効率的
でない。そこで、例えば、特開平１０−１９８５５９号
公報等で知られているように、DSPにメモリを外付け
し、このメモリを、楽音波形データの長時間遅延用に用
いるのが一般的である。DSPは、ベースカウンタの値を
サンプリング周期毎に所定値ずつ減算することにより、
外部メモリの読み出し、書き込みのためのメモリアドレ
スを発生している。

【０００３】楽音波形データを遅延させるためには、大
容量のメモリを要するので、アクセス速度が遅いもの
の、DRAM（Dynamic Random Access Memory）を使用する
ことになる。しかし、DSPの動作クロックは年々上昇
し、処理速度が向上している。それに対応して、DRAMの
アクセス速度を向上させることが望まれている。DRAMに
は、当初のDRAMよりもページ・モードでのアクセスが速
いEDO-DRAM（Extended Data Out DRAM）、同期型であっ
てアクセスの安定度が増して高速なSDRAM（Synchronous
DRAM）などがある。しかし、１アドレス単位のアクセ
スに関しては、プリチャージに要する時間のために、次
のアクセスを行うまでに待機時間を要する。

【０００４】音波形データを遅延させるために外部メモ
リを使用する場合、通常、ページ・モードが使用できな
い。なぜなら、あるアドレスに１サンプルの音波形デー
タを書き込んだとすると、この音波形データを遅延させ
て読み出すアドレスは、サンプリング周期単位で見る
と、これより十分離れている。また、遅延時間が異なる
複数の音波形データを合成するときも、これらの音波形
データを読み出す複数タップのアドレスは、互いに離れ
たものである。このような理由から、隣接するアドレス
に連続してアクセスする場合がほとんどない。したがっ
て、１アドレス毎のアクセスに関して、次のアクセスを
行うまでの待機時間の短縮が望まれている。

【０００５】そこで、DRAMを複数バンク構成として、各
バンクをインターリーブ制御すれば、見かけ上、上述し
たプリチャージのための待機時間がなくなる。したがっ
て、DSP側の波形信号処理をインターリーブ制御に適合
させる必要がある。また、複数バンク構成でインターリ
ーブ制御できるSDRAMはあるが、このようなEDO-RAMは見
あたらないという問題もある。

【０００６】一方、DSPでは、１サンプルの音波形デー
タは32ビット精度で信号処理を行う。しかし、音波形デ
ータを遅延させるために外部メモリに記憶させるときに
は、16ビット浮動小数点または32ビットで記憶させる。
これは、メモリ容量と個別のエフェクトに要求される精
度とを比較考量して決める。そのため、エフェクトの種
類によっては、精度を高くするために、１サンプルの楽
音波形データのビット幅を広くとる必要がある。特に、
高品位を要するリバーブなどのエフェクト、およびまた
は、複数パートの楽音波形をミキシングした楽音波形に
対するエフェクトでは、外部メモリの１アドレスに記憶
させる楽音波形データのビット数を、32ビットとするこ
とが要求される。

【０００７】しかし、配線基板にDSPチップを高密度実
装する設計上、ビット幅に対応したデータ線の配線数を
少なくする必要があり、ビット幅を単純に増やすわけに
はいかない。そのために、１回のアクセスで複数アドレ
ス分のデータを順次転送するというバースト・モードを
採用することが考えられる。SDRAMでは、バースト・モ
ードが可能であるが、SDRAMの品種によっては、次のア
クセスのデータと、データ線上で衝突を起こす場合があ
る。また、バースト・モードで動作させても、エフェク
トの種類によっては、従来通りの低い精度で音波形デー
タを記憶させたい場合がある。

【０００８】上述したように、従来の楽音波形データ用
ディジタル信号処理装置では、楽音波形データを遅延さ
せるための外部メモリとして種々のDRAMを使用した場
合、それぞれのDRAMに応じてアクセス速度を上げること
や、楽音波形データの１サンプルのビット数をデータ線
のビット幅よりも大きくできることが要求されていた。

【０００９】

【発明が解決しようとする課題】本発明は、上述した問
題点を解決するためになされたもので、音波形データの
遅延用の外部メモリにDRAMを使用しても高速にアクセス
できる音波形データ用ディジタル信号処理装置を提供す
ることを目的とするものである。また、波形信号処理に
応じて外部メモリに記憶させる音波形データの１サンプ
ルのビット幅を大きくすることが可能な音波形データ用
ディジタル信号処理装置を提供することを目的とするも
のである。

【００１０】

【課題を解決するための手段】請求項１に記載の発明に
おいては、音波形データ用ディジタル信号処理装置にお
いて、波形信号処理部およびメモリアクセス部を有し、
前記波形信号処理部は、音波形データにエフェクトを加
えるための波形信号処理を、Ｍ個（Ｍは２以上の整数）
の時分割波形信号処理によって行うものであり、前記メ
モリアクセス部は、前記波形信号処理の過程において前
記音波形データを遅延させるためにＫ個（ＫはＭ以下の
２以上の整数）の前記時分割波形信号処理に対応するＫ
個のバンクを有して外付けされるＤＲＡＭに対し、前記
Ｋ個のバンクにＫ個の互いにずれたタイミングでアクセ
ス開始を可能とするものであり、前記Ｋ個の時分割波形
信号処理の１つから書き込みまたは読み出しの要求を受
けたとき、前記ＤＲＡＭに対し、前記バンクにアクセス
開始可能なタイミングで、前記対応するバンクに対する
書き込みまたは読み出しのための制御信号を出力するこ
とにより、前記音波形データの書き込みまたは読み出し
を行うものである。したがって、１つのバンクが次のア
クセス開始までに必要とするプリチャージを、別のバン
クにアクセスする時間に行うので、見かけ上、プリチャ
ージに必要な待機時間をなくすことができる。その際、
それぞれの時分割波形信号処理は、対応する特定のバン
クとの間で読み出しまたは書き込みを行えばよいので、
ＤＲＡＭのアクセス制御が効率的かつ容易となる。

【００１１】請求項２に記載の発明においては、請求項
１に記載の音波形データ用ディジタル信号処理装置にお
いて、外付けされる前記ＤＲＡＭは、Ｎバースト・モー
ド（Ｎは２以上の整数）でアクセス可能なものであり、
前記メモリアクセス部は、前記Ｋ個の時分割波形信号処
理の１つから、前記対応するバンクに記憶させる前記音
波形データのビット幅を、単独のアドレスに記憶させる
場合のＴ倍（ＴはＮ以下の正整数）の固定ビット幅とす
る書き込みまたは読み出しの要求を受けたとき、前記Ｄ
ＲＡＭに対し、前記Ｎバースト・モードで前記音波形デ
ータの書き込みまたは読み出しをするための制御信号の
出力を行い、かつ、前記Ｎバースト・モードでのＮ回の
転送タイミング中のＴ回の転送タイミングにおいて、前
記音波形データの書き込みまたは読み出しを行うもので
ある。したがって、データ端子数を増やすことなく、任
意の時分割波形信号処理に対して、単独のアドレスに記
憶する場合のＴ倍の固定ビット幅の音波形データの読み
出し、書き込みが可能となる。Ｔの値は、任意の時分割
波形信号処理の過程において実行させるエフェクトの種
類によって、時分割波形信号処理毎に独立してビット幅
を決めることができる。ＤＲＡＭとアクセス方法の組み
合わせによっては、Ｎバースト・モードで正常にアクセ
スできない場合がある、このような場合に、一部のバン
クに対応する時分割波形信号処理に対しては、Ｎより少
ないＴ倍の固定ビット幅にすればよい。

【００１２】請求項３に記載の発明においては、請求項
１に記載の音波形データ用ディジタル信号処理装置にお
いて、外付けされる前記ＤＲＡＭは、Ｎバースト・モー
ド（Ｎは２以上の整数）でアクセス可能なものであり、
前記メモリアクセス部は、前記Ｋ個の時分割波形信号処
理の１つから、前記対応するバンクに記憶させる前記音
波形データのビット幅を、単独のアドレスに記憶させる
場合のＴ倍（ＴはＮ以下の正整数）の可変ビット幅とす
る書き込みまたは読み出しの要求を受けたとき、前記Ｄ
ＲＡＭに対し、前記Ｎバースト・モードで前記音波形デ
ータの書き込みまたは読み出しをするための制御信号の
出力を行い、かつ、前記Ｎバースト・モードでのＮ回の
転送タイミング中のＴ回の転送タイミングにおいて、前
記音波形データの書き込みまたは読み出しを行うもので
ある。したがって、データ端子数を増やすことなく、任
意の時分割波形信号処理に対して、単独のアドレスに記
憶する場合のＴ倍の可変のビット幅の音波形データの読
み出し、書き込みが可能となる。したがって、任意の時
分割波形信号処理の過程において実行させる複数のエフ
ェクトの種類に応じてビット幅を可変に設定することが
できる。

【００１３】なお、上述した各請求項において、１つの
時分割された波形信号処理において実行する波形信号処
理は１つに限られない。１つの時分割波形信号処理の過
程で、複数の異なる波形信号処理を順次実行してもよ
い。また、音波形データ用ディジタル信号処理装置は、
上述したＭ個を超える数の時分割処理を実行してもよ
い。この場合、上述したＭ個の時分割処理期間以外の残
りの時分割処理期間において、音波形データにエフェク
トを加えるための波形信号処理以外の信号処理を実行す
ることができる。

【００１４】

【発明の実施の形態】最初に、本発明の音波形データ用
ディジタル信号処理装置が使用される電子楽器のハード
ウエア構成を説明する。図１は、電子楽器のハードウエ
ア構成図である。図中、１はCPU、２はROM、３はRAM、
４はバスライン、５はタイマである。CPU１は、バスラ
イン４に接続されたハードウエアを使用し、ROM３に記
憶されたプログラムおよびデータを用いて、RAM４をワ
ーキングエリアとして実行することにより、電子楽器全
体の制御をする。また、入力された演奏データや楽曲デ
ータに基づいて、音源部９，ミキサ１０，時分割DSP１
２に出力する楽音制御パラメータを生成したり、外部装
置に演奏データを出力したりする。ROM２には、自動演
奏用の楽曲データが格納される場合もある。タイマ５
は、CPU１の動作クロックやプログラムのタイマ割り込
み処理のために割り込み信号を生成してCPU１に出力す
る。

【００１５】６は操作子であって、鍵盤やペダルなどの
演奏用の操作子、電子楽器のパネル上に設けられた、音
色設定，エフェクトなどの設定操作子、自動演奏の制御
を行う操作子などである。７は表示器であって、電子楽
器への設定入力画面、設定内容、および、動作状態など
を表示する。８は通信インターフェースであって、外部
MIDI機器との間のMIDIデータの入出力、およびまたは、
ＬＡＮや公衆通信網などの通信ネットワークを介して、
サーバやパーソナルコンピュータとの間で演奏データの
ダウンロードやストリーミング再生などを行うためのイ
ンターフェースである。

【００１６】９は音源部であって、楽音制御パラメータ
を入力して楽音信号を生成する。波形メモリ音源方式の
音源では、波形メモリを有し、この波形メモリから指定
された音色の楽音波形を読み出し、ピッチ制御やエンベ
ロープ制御をして楽音信号を生成する。通常、複数の発
音チャンネルを有しており、複数のパートの楽音信号が
生成される。１０はミキサ、１１は波形I/O、１２は時
分割DSP、１３は外部メモリ、１４はDAC、１５はサウン
ドシステムである。ミキサ１０は、音源部９から出力さ
れる複数パートの楽音信号を入力するとともに、時分割
DSP１２や波形I/O１１から加工された楽音信号を入力し
て合成し、DAC１４に出力する。同時に、波形I/O１１お
よび時分割DSP１２に対して楽音信号を出力する。ミキ
サ１０は、CPU１によって、ミキサ１０への入力および
ミキサ１０からの出力の選択、合成比、出力音量レベル
などを制御する。

【００１７】波形I/O１１は、この電子楽器に外付けさ
れた効果付与装置（エフェクタ）に楽音信号を出力し、
効果付与装置の出力をミキサ１０に戻す。時分割DSP１
２は、合成された楽音信号を処理してミキサ１０に戻
す。波形I/O１１および時分割DSP１２は、合成後の楽音
信号を入力する場合に限らず、特定のパートの楽音信号
を選択して、パート毎に異なるエフェクトを付与するこ
とが可能である。

【００１８】時分割DSP１２は、楽音波形データの１サ
ンプリング周期（例えば、48kHz）の間に、全ステップ
が１回実行されるマイクロプログラムによって波形信号
処理を行う。時分割処理によって、実質的に複数の時分
割マイクロプログラムが、上述した１サンプリング周期
において、それぞれ全ステップを１回実行する。この時
分割DSP１２には、主として楽音波形データを遅延させ
るために用いるための外部メモリ１３が外付けされる。
時分割DSP１２の処理の態様はCPU１によって制御され
る。ミキサ１０から最終的に出力される楽音信号の合成
信号は、DAC１４でアナログ信号に変換され、サウンド
システム１５に出力されて、スピーカなどから放音され
る。

【００１９】以下に説明する具体例では、時分割数を２
とし、２つの時分割マイクロプログラムが１ステップを
実行するごとに、他の時分割マイクロプログラムの１ス
テップに切り替える。また、外部メモリ１３には、この
３ステップに１回のステップでアクセスが可能である。
しかし、時分割数は３以上であってもよい。また、時分
割処理の一部の処理では、エフェクト付加とは異なる目
的の波形信号処理を行ってもよい。

【００２０】また、１つの時分割マイクロプログラムに
よって実行される波形信号処理において、付与されるエ
フェクトは１つに限らない。同一または異なる種類の複
数のエフェクトの付与が可能である。以下に示す例で
は、個々の時分割マイクロプログラムが、マルチブロッ
ク構成となっており、各ブロックが、個別のエフェクト
アルゴリズムを実行する。一部のエフェクトのみを停止
させたり、一部のエフェクトを別のエフェクトに置き換
えるために、ブロック毎に、マイクロプログラムの処理
を停止させたり、他のマイクロプログラムに置き換える
ことができる。

【００２１】図２は、楽音波形データ用ディジタル信号
処理装置と外部メモリとの間で行われる、楽音波形デー
タの書き込み、読み出しを概念的に説明する説明図であ
る。図中、２１は楽音波形データにエフェクトを与える
ための楽音波形データ用ディジタル信号処理装置であっ
て、波形信号処理部２２と、スイッチ２３ａ，２３ｂで
概念的に示すメモリアクセス部を有する。波形信号処理
部２２は、時分割波形信号処理部２２ａ，２２ｂを有す
る場合がある。２４，２４ａ，２４ｂは外部メモリとし
てのDRAMである。独立した２個のDRAMである場合のほ
か、１個のDRAMの内部に設けられた２個のバンクである
場合がある。なお、従来、２バンク構成のSDRAMはあっ
たが、２バンク構成のEDO-DRAMは知られていない。図
中、スイッチ２３ａ，２３ｂを介して、波形信号処理部
２２とDRAM２４ａ，２４ｂ間を接続している線は、波形
信号処理部２２から書き込みまたは読み出しの要求を受
けて出力される、アクセスのための制御信号の出力線を
表している。スイッチ２３ａ，２３ｂの状態は、アクセ
ス開始可能なタイミングにあるか否かを表している。実
際には、スイッチ２３ａ，２３ｂは楽音波形データ用デ
ィジタル信号処理装置２１内に存在しない。アクセスの
ための制御信号は、実際には制御線上の信号レベル変化
等によって表される。また、実際には、楽音波形データ
用ディジタル信号処理装置２１とDRAM２４ａ，２４ｂ間
に、データ線、アドレス線が接続されているが、この図
では省略している。

【００２２】図２（ａ）において、楽音波形データ用デ
ィジタル信号処理装置２１は、波形信号処理部２２を有
し、波形信号処理の過程において楽音波形データを遅延
させるため外部メモリとして２個のDRAM２４ａ，２４ｂ
を並列使用する。スイッチ２３ａ，２３ｂは、外付けさ
れるDRAM２４ａ，２４ｂに対し、相互に所定時間ずれた
タイミングでアクセス開始を可能とする。ただし、DRAM
２４ａ，２４ｂを択一的にアクセス状態にするのではな
く、アクセスの開始タイミングをずらせて並列的にアク
セス状態にする。

【００２３】波形信号処理部２２が、書き込みまたは読
み出し要求をしたときに、スイッチ２３ａ，２３ｂは、
波形信号処理部２２および２個のDRAM２４ａ，２４ｂの
うち、アクセス開始が可能なタイミングにあるDRAM２４
ａまたはDRAM２４ｂに対して、楽音波形データの書き込
みまたは読み出しを行う。例えば、１つのDRAM２４ａが
アクセス中のときに、波形信号処理部２２が書き込みま
たは読み出し要求をしたときに、別のDRAM２４ｂがアク
セスを開始できる。したがって、DRAM２４ａが次のアク
セスまでに必要なプリチャージは、別のDRAM２４ｂがア
クセス中に行われるので、波形信号処理部２２は、プリ
チャージのためにアクセス開始を待つ必要がない。

【００２４】図２（ｂ），図２（ｃ）は、図２（ａ）に
示した波形信号処理部２２が、時分割処理により、交互
に２つの波形信号処理を切り替えることによって、等価
的に時分割波形信号処理部２２ａ，２２ｂを有する場合
である。図２（ｂ）において、時分割波形信号処理部２
２ａ，２２ｂは、それぞれの波形信号処理過程におい
て、楽音波形データを遅延させるために、時分割波形信
号処理部２２ａ，２２ｂに対応させて外付けされるDRAM
２４ａ，２４ｂを使用する。スイッチ２３ａ，２３ｂ
は、DRAM２４ａ，２４ｂに対し、相互に所定時間ずれた
タイミングでアクセス開始を可能とする。

【００２５】例えば、時分割波形信号処理部２２ａが書
き込みまたは読み出し要求をしたときに、スイッチ２３
ａは、対応するDRAM２４ａがアクセス開始可能なタイミ
ングで、楽音波形データの書き込みまたは読み出しを行
わせる。時分割波形信号処理部２２ａからDRAM２４ａへ
のアクセスが開始すれば、所定時間ずれて、別の時分割
波形信号処理部２２ｂからDRAM２４ｂへのアクセス開始
が可能となる。したがって、DRAM２４ａが次のアクセス
までに必要なプリチャージは、別の時分割波形信号処理
部２２ｂがDRAM２４ｂへのアクセス中に行うことができ
る。その結果、時分割波形信号処理部２２ａは、プリチ
ャージのためにアクセス開始を待つ必要がない。その
際、時分割波形信号処理部２２ａ，２２ｂは、対応する
DRAM２４ａ，２４ｂと読み出しまたは書き込みを行えば
よいので、波形信号処理部２２は、効率よく、かつ容易
に、DRAM２４ａ，２４ｂにアクセスできる。

【００２６】図２（ｃ）においても、波形信号処理部２
２は、等価的に２個の時分割波形信号処理部２２ａ，２
２ｂを有する。時分割波形信号処理部２２ａは、波形信
号処理過程において楽音波形データを遅延させるため
に、DRAM２４ａを使用する。スイッチ２３ａは、DRAM２
４ａに対し、所定のタイミングでアクセス開始を可能と
する。時分割波形信号処理部２２ａが書き込みまたは読
み出し要求をしたときに、スイッチ２３ａは、DRAM２４
ａがアクセス開始可能なタイミングで、楽音波形データ
の書き込みまたは読み出しを行わせる。DRAM２４ａへの
アクセスは、次のアクセスまでに必要なプリチャージの
ために待つ必要がある。

【００２７】したがって、波形信号処理部２２として見
れば、図２（ｂ）に比べて、アクセス速度が低下してい
る。しかし、時分割波形信号処理部２２ａとしては、図
２（ｂ）と全く同じアクセス速度が得られている。その
結果、時分割波形信号処理部２２ａは、効率よくDRAM２
４ａにアクセスすることができる。時分割波形信号処理
部２２ｂは、DRAM２４ａにアクセスできないが、音波形
データの長時間の遅延を必要としないエフェクトの波形
信号処理を行うようにすればよい。

【００２８】上述した図２（ａ）では、DRAMの個数を２
個として、２個の互いにずれたタイミングでアクセス開
始を可能としている。一般的には、DRAMの個数を２以上
のＫ個としてＫ個の相互に所定時間ずれたタイミングで
アクセス開始を可能とすることができる。上述した図２
（ｂ）では、波形信号処理部２２の時分割数を２として
いるが、一般的には、２以上のＭ個とすることができ
る。このＭの値以下のＫ個の時分割波形信号処理部に応
じてDRAMをＫ個として、Ｋ個の相互に所定時間ずれたタ
イミングでアクセス開始を可能としてもよい。Ｋ個を除
く残りの時分割波形信号処理部は、図２（ｃ）の時分割
波形信号処理部２２ｂと同様に、DRAMにアクセスできな
いが、音波形データの長時間の遅延を必要としない波形
信号処理を行うようにすればよい。上述した図２（ｃ）
でも、波形信号処理部２２の時分割数を、一般的には、
２以上のＭ個にすることができる。

【００２９】図２を参照した説明では、時分割波形信号
処理部２２ａ，２２ｂはマイクロプログラムの１ステッ
プ毎にDRAMにアクセスできるものとして説明した。しか
し、時分割の切り替えタイミングは、メモリにアクセス
開始可能なタイミングの切り替えよりも速くできる。以
下に示す具体的な動作例では、３倍の速度にしている。
その結果、時分割波形信号処理部２２ａ，２２ｂは、最
短でも３ステップに１回しか、メモリにアクセス開始す
ることができない。しかし、楽音波形データにエフェク
トを付与するための波形信号処理では、連続するステッ
プで外部メモリにアクセスすることは必ずしも要しない
からさほど問題はない。

【００３０】また、エフェクトを加えるための波形信号
処理の時分割数をＭ個とした場合、このＭ個を超える数
の時分割信号処理を実行してもよい。例えば、分割数４
個の時分割信号処理を行い、そのうち、第１，第３の時
分割波形信号処理で、エフェクトを加えるための波形信
号処理を行い、残りの第２，第３の時分割波形信号処理
で、それ以外の信号処理、例えば、楽音波形のピッチ検
出のためのにゼロクロス検出などの処理を行う。

【００３１】以下、楽音波形データ用ディジタル信号処
理装置の内部構成、および、外部メモリとの間のメモリ
アクセス動作について具体的に説明する。図３は、図１
に示した時分割DSP１２の内部構成図である。図中、３
１は演算部であり、複数のセレクタ、乗算器、加算器を
有している。３２はI-RAM、３３はT-RAM（テンポラリRA
M）、３４はY-RAMであり、演算部３１に入力されるデー
タのレジスタ部を構成する。３５はバスラインであり、
演算部３１の演算結果が出力される。I-RAM３２には、L
FO（低周波発振器）３６，EG（エンベロープ発生器）３
７，I/O３８（入出力部）の各出力、および、バスライ
ン３５のデータが入力され、図４を参照して後述するよ
うに、それぞれに対応した領域に一時記憶される。ま
た、I-RAM３２は、一時記憶したデータを演算部３１ま
たはI/O３８に出力する。

【００３２】LFO（低周波発振器）３６は、低周波発振
波形を演算で生成する。ビブラートやトレモロのエフェ
クトを加えるために用いる。EG（エンベロープ発生器）
３７は、エンベロープ波形を演算で生成する。時分割DS
P１２を楽音波形発生器として使用するときに用いる。I
/O３８は、図１に示したミキサ１０との間で双方向にデ
ータ転送を行う。LFO３６，EG３７，I/O３８は、いずれ
も、32チャンネルを有する。一方、T-RAM３３，Y-RAM３
４は、バスライン３５上に出力される、演算部３１の出
力データあるいは、外部メモリ１３から遅延して読みだ
された楽音波形データを一時記憶する。

【００３３】演算部３１には、また、係数発生部３９の
出力も入力される。係数発生部３９は、係数RAM４０に
記憶されている係数に補間演算を行う。この係数は、係
数RAM４０において、マイクロプログラムの各ステップ
に対応して記憶されている。なお、その他（LFO，EG）
のレジスタ４１には、LFO（低周波発振器）３６におい
て使用する、例えば、周波数、振幅、波形形状の制御パ
ラメータの値や、EG（エンベロープ発生器）３７におい
て使用する、例えば、スタートフラグ、アタックタイ
ム、アタックレートなどの値がチャンネル毎に記憶され
ている。演算部３１は、内部に設けられた複数のセレク
タによって、例えば、係数発生部３９またはY-RAM３４
の一方の出力値と、I-RAM３２またはT-RAM３３の一方の
出力値とを乗算し、この積に、I-RAM３２またはT-RAM３
３の一方の出力値を加算するといった演算を行う。この
演算部３１内のハードウエアは、マイクロプログラムの
１ステップよりも高速で動作する。

【００３４】４２は書き込み部であって、バスライン３
５上のデータを、データ線を経由して外部メモリ１３へ
書き込む。４３は読み出し部であって、外部メモリ１３
から読み出されたデータを、データ線を経由して読み出
し、バスライン３５上に出力する。４４はアクセス制御
部であって、外部メモリ１３にアクセスするために、各
種の制御信号を所定のタイミングで制御線を経由して外
部メモリに出力する。データ線は入出力共用であり、ア
クセス制御部４４から出力される、/WEN（ライトイネー
ブル）信号によって、書き込みと読み出しとを切り替え
る。

【００３５】演算部３１では楽音波形データを32ビット
精度で演算する。しかし、外部メモリ１３に記憶させる
ときには、楽音波形データを、32ビット精度、または、
16ビット精度浮動小数点で記憶させる。したがって、16
ビット精度浮動小数点で書き込みをするとき、あるい
は、読み出しをするときには、それぞれ、書き込み部４
２および読み出し部４３で符号変換を行う。４５は外部
メモリアドレス発生部、４６は外部メモリアクセスAD
（アドレス）レジスタ、４７は外部メモリB（ブロッ
ク）情報レジスタである。外部メモリアクセスAD（アド
レス）レジスタ４６は、マイクロプログラム中で外部メ
モリ１３にアクセス可能なステップに対応する記憶エリ
アに、各ステップでアクセスする際のアドレスを記憶し
ている。

【００３６】外部メモリ１３は、マイクロプログラム中
の後述する各ブロック毎に、そのブロックが使用する領
域が割り当てられている。外部メモリB（ブロック）情
報レジスタ４７は、外部メモリ１３におけるマイクロプ
ログラムの各ブロックが使用する領域の先頭アドレスお
よびブロックサイズを格納している。外部メモリアドレ
ス発生部４５は、ベースカウンタを内部に備え、外部メ
モリアクセスAD（アドレス）レジスタ４６から出力され
るアドレスと、外部メモリB（ブロック）情報レジスタ
４７から出力される先頭アドレスおよびブロックサイズ
を用いて、列（Raw）アドレスおよびコラム(Column)ア
ドレスからなるメモリ用アドレスを演算し、アドレス線
に出力する。ベースカウンタの値は、楽音波形データを
16ビットで記憶させる場合には、サンプリング周期毎に
(-1)され、32ビットで記憶させる場合には、サンプリン
グ周期毎に(-2)される。外部メモリアドレス発生部４５
は、また、バスライン３５を介して入力されたデータ
で、外部メモリアクセスAD（アドレス）レジスタ４６か
ら出力されるアドレスを変調することができる。

【００３７】上述した時分割DSP１２は、マイクロプロ
グラムレジスタ４９に記憶されたマイクロプログラムで
制御される。先頭ステップレジスタ５０は、マイクロプ
ログラムの後述する複数ブロックのそれぞれの先頭ステ
ップ番号を記憶している。マイクロプログラム読み出し
部４８は、１サンプリング周期の間に、複数の時分割マ
イクロプログラムそれぞれの全ステップを１回実行し、
その各ステップにおいて、当該ステップのステップ番号
と先頭ステップレジスタ５０の記憶する先頭ステップ番
号に基づいて現在実行中のブロックのブロック番号を出
力するとともに、当該ステップのマイクロコードに基づ
いて制御信号を出力し、これらによって、演算部３１，
I-RAM３２、T-RAM３３，Y-RAM３４などのレジスタ、外
部メモリアドレス発生部４５などを制御することによっ
て、複数のエフェクトのための演算を実行する。

【００３８】図４は、時分割DSP１２のマイクロプログ
ラム、I-RAM３２、および、外部メモリ・インターフェ
ースの説明図である。図４（ａ）は時分割マイクロプロ
グラムDSP0，DSP1のプログラム構成の説明図、図４
（ｂ）はI-RAM３２のメモリ構造の説明図、図４（ｃ）
は外部メモリ・インターフェース関係の端子説明図であ
る。図３に示した時分割DSP１２は、ハードウエア的に
は１個であるが、ステップ単位で交互に切り替えて動作
させるという時分割動作により、機能的には２つの独立
したマイクロプログラムとして動作するようにしてい
る。

【００３９】図４（ａ）に示すように、各時分割マイク
ロプログラムDSP0，DSP1は、さらに、マルチブロック動
作を行うことにより、同一または異なる種類の複数のエ
フェクトを同時に実行可能である。マルチブロック動作
とは、全512ステップを複数ブロック（エフェクタブロ
ック、例えば、最大16ブロック、３ステップ単位）に分
けて、各ブロック毎に独立したエフェクトアルゴリズム
を実行する。１サンプリング周期中に全ステップを実行
することにより、１サンプリング周期（48kHz）中に、
各エフェクトアルゴリズムのステップを１回実行する。

【００４０】図４（ｂ）に示すように、上述したプログ
ラム構成に対応して、I-RAM３２のメモリ構造は例え
ば、次のようになる。共通アクセス領域Ａは、各時分割
マイクロプログラムDSP0，DSP1に専用の領域が独立して
設けられ、それぞれ16ワードある。複数のブロックに共
通の領域である。共通アクセス領域Ｂは、16ワードの領
域が２つあるが、各領域をアクセスする時分割マイクロ
プログラムDSP0，DSP1が、サンプリング周期毎に交代す
る。すなわち、あるサンプリング周期では、DSP0が片方
の領域、DSP1がもう一方の領域をアクセスし、次のサン
プリング周期では、DSP1が該片方の領域、DSP0がもう一
方の領域をアクセスする。この領域を使用して、時分割
マイクロプログラムDSP0とDSP1との間でデータ転送も行
える。

【００４１】I/O領域は、I/O部３８への書き込みと読み
出しとを行う領域、LFO領域、EG領域は、LFO部３６，EG
部３７からの読み出しを行う領域であって、いずれも32
チャンネルあり、いずれかのブロックに割り当てられ
る。個別アクセス領域は、例えば128ワードあって、こ
の領域をブロック分割して、各ブロックに割り当てられ
る。各ブロックでは、割り当てられた領域をそのブロッ
クの専用領域として使用できる。その結果、他のブロッ
クにより書き換えられることはない。上述した共通アク
セス領域Ａ，Ｂ、および、個別アクセス領域は、時分割
マイクロプログラムDSP0，DSP1が異なる領域をアクセス
できるように、それぞれ２個の領域を有している。ま
た、I/O領域は、I/O部３８への出力を行うための書き込
み領域と、I/O部３８からの入力を行うための読み出し
領域の２つの領域を有している。

【００４２】図示を省略したが、T-RAM（テンポラリRA
M）３３については、I-RAM３２と同様に、共通アクセス
領域Ａ、共通アクセス領域Ｂ、および、個別アクセス領
域からなるが、I/O領域，LFO領域，EG領域はない。記憶
データ量は大きく、I-RAM３２の２倍程度としている。Y
-RAM３４は、共通アクセス領域Ａおよび個別アクセス領
域からなる。演算に使用する係数を一時保存するもので
あるので、記憶データ量は少なくてよい。信号処理過程
において、楽音波形データを短時間遅延させるのであれ
ば、上述した、I-RAM３２やT-RAM３３を用いて実現でき
るが、長時間にわたる遅延は、外部メモリ１３に書き込
んで読み出しを行うことにより実現する。

【００４３】次に、図４（ｃ）を参照して、外部メモリ
１３へのインターフェースについて説明する。時分割マ
イクロプログラムDSP0，DSP1は、３ステップ毎、すなわ
ち、各512ステップ中、第０ステップおよび３の倍数の
番号のステップにおいて、外部メモリ１３にアクセス可
能なように設計されている。外部メモリ１３に対するア
クセスモードとして、外部メモリ１３に使用するDRAMの
種類に応じて、複数のモードがあり、使用時に設定され
る。外部メモリ１３は、楽音波形データを１サンプル１
６ビット精度（浮動小数点）または３２ビット精度で記
憶可能である。しかし、外部メモリ１３の種類およびモ
ードによっては、１６ビット精度（浮動小数点）に制限
される場合がある。接続端子の機能は、時分割DSPの動
作モードによって、異なる機能に設定されたり、使用さ
れない場合がある。

【００４４】RASNはRaw（行）アドレス取り込み用信号
の出力端子である。CASNはColumn（列）アドレス取り込
み用信号の出力端子である。いずれも立下りエッジで取
り込みをする。/WEN（ライトイネーブル）は、書き込み
読み出しの切り替え制御信号の出力端子であって、低レ
ベルが書き込みを意味する。A[13：0]は、アドレス線13
〜0の出力端子である。２個のEDO-DRAMを使用するとき
には、１個目の/OE（アウトプットイネーブル）端子をA
[12]に接続し、２個目の/OE端子をA[13]に接続する。D
[31：0]は、データ線31〜0のデータ入出力端子である。
16ビット幅で使用するときには、データ線15〜0だけを
用いる。

【００４５】CLKは、SDRAM用のシンクロナスクロック、
CKEはクロックイネーブル出力端子である。時分割DSPを
スタンバイモードにするときには、CKEを低レベルにす
る。MQH，MQLはSDRAM用のマスク信号出力端子であっ
て、外部メモリ１３との間のデータ線が16ビットのとき
にはMQHのみが使用され、外部メモリとの間のデータ線
が32ビットのときには、MQHが上位16ビットのマスクと
して、MQLは下位16ビットのマスクとして使用する。EDO
-DRAMを２個使用する場合、CKEを２個目のEDO-DRAMのRA
Sとし、MQHを２個目のEDO-DRAMのCASとし、MQLを２個目
のEDO-DRAMのWENとして使用する。

【００４６】時分割DSP１２は、図３のレジスタ群中に
動作モードレジスタ（図示せず）を有しており、CPU１
が動作モードレジスタに動作モードを書き込むことによ
り、動作モードが設定される。以後、時分割DSP１２の
動作モード別に、時分割DSP１２と外部メモリ１３とし
て使用される各種のDRAMとのデータ転送動作について説
明し、DRAMのアクセスを高速化する具体例を説明する。
図５は、［モード０］における時分割DSP１２と外部メ
モリ１３との接続図である。図５（ａ）はEDO-RAMを２
個（R₀，R₁）接続する場合、図５（ｂ）はEDO-DRAMを１
個（R₀）接続する場合の接続図である。図６は、図５
（ａ）に示した［モード０］のタイミングチャートであ
る。アクセスが最短のタイミングで連続して行われる場
合について、書き込みと読み出しの場合を合わせて示し
ている。

【００４７】図５（ａ）において、外部メモリを２個使
用する。それぞれの外部メモリ１３ａ，１３ｂをEDO-DR
AM（R₀），EDO-DRAM（R₁）とする。時分割DSP１２のRAS
N，CASN，WENは、それぞれ、外部メモリ１３ａの/RAS，
/CAS，/WEに接続する。時分割DSP１２のA[12]は、外部
メモリ１３ａの/OEに接続する。16Mbitのメモリを使用
する場合、時分割DSP１２のA[9:0]を、外部メモリ１３
ａ，１３ｂのA[9:0]に接続する。データ線は16ビットで
あり、時分割DSP１２のD[31:16]を、外部メモリ１３
ａ，１３ｂのD[15:0]に接続する。時分割DSP１２のCK
E，MQH，MQL，A[13]は、外部メモリ１３ｂに対し、時分
割マイクロプログラムDSP0用のRASN，CASN，WEN，A[12]
と同等の信号を、時分割マイクロプログラムDSP1用に出
力する。したがって、それそれの信号を出力する端子
は、外部メモリ１３ｂの/RAS，/CAS，/WE，/OEの端子に
接続する。アドレスバスA[9:0]およびデータバスD[31:1
6]は、時分割マイクロプログラムDSP0，DSP1に対して共
用される。

【００４８】図６において、/R₀RASの立ち下りエッジ
で、アドレスAddress(0-0)のRowアドレスが読み込ま
れ、次に、/R₀CASの立ち下りエッジで、Columnアドレス
が読み込まれる。読み出しのときには、/R₀OEが低レベ
ルで、/R₀WEが高レベルであり、/R₀CASが低レベルのと
きに、DQ(R)に示されるデータData(0-0)が読み出され
る。なお、データData(0-0)の出力開始タイミングおよ
び出力終了タイミングは、EDO-RAMの品種によって大き
く異なるので、図６では、複数の立上り、立下りが示さ
れている。データData(0-0)は、時分割DSP１２側の読み
出し部４３においてArea0Latchに示されるデータData(0
-0)のようにラッチされる。一方、書き込みのときに
は、時分割DSP１２側の書き込み部４２において、/R₀OE
を高レベルにした上で、DQ(W)に示される書き込みデー
タを/R₀WEが低レベルにあるときに書き込ませる。

【００４９】次回の読み出しまたは書き込みのタイミン
グは、/R₀RASが高レベルに戻った後、/R₀RASのプリチャ
ージ・タイムｔ_RPCが所定時間以上（例えば30nsec以
上）でなければアクセスできない。したがって、次のア
クセスのアドレスaddress(0-1)は、最短でもマスタクロ
ックタイムの第２０番まで遅らされる。したがって、こ
の/R₀RASのプリチャージ・タイムｔ_RPCの制約のため
に、外部メモリ１３ａの同じEDO-RAM(R_O）を使用する限
り、約1.5倍程度までしか高速化できず、また、ぎりぎ
りで動作させる場合は、不具合が起こりがちである。

【００５０】しかし、時分割DSP１２側から、外部メモ
リ１３ｂのEDO-RAM(R₁）を、EDO-RAM(R_O）と互いにずれ
たタイミングでアクセス開始することにより、データ
線、アドレス線を共通使用しながら、DSP1とEDO-RAM
(R₁）の間で楽音波形データの書き込みと読み出しを行
う。すなわち、アドレスAddress(1-0)，アドレスAddres
s(1-1)・・・を指定し、時分割マイクロプログラムDSP0
とEDO-RAM(R₀）の間と全く同様のアクセスを行う。EDO-
RAM(R₀）とEDO-RAM(R₁）とは、互いにずれたタイミング
でアクセスされるため、一方のEDO-RAMへのアクセス直
後に必要なプリチャージを、他方のEDO-RAMにアクセス
する時間中に行うことができる。したがって、EDO-DRAM
の/R₀RAS，/R ₁RASのプリチャージ・タイムt_RPCの制約
を、見かけ上逃れることができる。その結果、時分割DS
P１２のメモリアクセスとしては、２倍の速さでメモリ
アクセスが実現できる。

【００５１】ここで、時分割マイクロプログラムDSP0，
DSP1のステップタイミングと、書き込み部４２、読み出
し部４３、アクセス制御部４４，外部メモリアドレス発
生部４５の動作タイミングの関係を、簡単な一具体例を
もって説明しておく。図６において、時分割マイクロプ
ログラムDSP0は、マスタクロック第８，９番、第１２，
１３番、第１６，１７番、第２０，２１番、・・・のそ
れぞれにおいて１ステップを実行する。一方、時分割マ
イクロプログラムDSP1は、マスタクロック第６，７番、
第１０，１１番、第１４，１５番、第１８，１９番、・
・・のそれぞれにおいて１ステップを実行する。

【００５２】時分割マイクロプログラムDSP0は、マスタ
クロック第４，５番（図示欄外）のステップにおいて、
Address（0-0）への書き込みまたは読み出しを、書き込
み部４２または読み出し部４３，アクセス制御部４４，
外部メモリアドレス発生部４５等に指示する。外部メモ
リアドレス発生部４５は、マスタクロック第８〜１３番
において、Address（0-0）を出力する。アクセス制御部
４４は、マスタクロック第９番において/R₀RASを低レベ
ルにし、マスタクロック第１２番において/R_OCASを低レ
ベルにする。

【００５３】書き込みの場合は、アクセス制御部４４
は、マスタクロック第８〜１９番において/R₀OEを低レ
ベルにし、マスタクロック第１４〜１７番で、/ROWEを
高レベルにする。書き込み部４２は、マスタクロック第
１３〜１８番で、DQ(W)に示す書き込みデータをデータ
線に出力する。読み出しの場合は、アクセス制御部４４
は、マスタクロック第８〜１９番において/R₀OEを低レ
ベルにする。読み出し部４３は、マスタクロック第１７
番で、データ線上のDQ(R)に示す読み出しデータData（0
-0）をラッチし、第２０，２１番において、Area0 Latc
h上のData（0-0）をバスライン３５に出力する。

【００５４】次の書き込みまたは読み出しは、最短で
も、先のステップから３ステップ後の、マスタクロック
第１６，１７番の１ステップにおいて、時分割マイクロ
プログラムDSP0が、Address（0-1）への書き込みまたは
読み出しを指示することになる。連続したメモリアクセ
スがない場合には、これ以降のステップで行われること
になるが、必ず３の倍数のステップとされる。一方、時
分割マイクロプログラムDSP1は、マスタクロック第１
０，１１番における１ステップにおいて、Address（1-
0）への書き込みまたは読み出しを指示する。次の書き
込みまたは読み出しは、最短でも、先のステップから３
ステップ後の、マスタクロック第２２，２３番の１ステ
ップにおいて、Address（1-1）への書き込みまたは読み
出しを指示することになる。

【００５５】図５（ｂ）においては、時分割DSP１２のR
ASN，CASN，WEN，A[12]，A[9:0]，D[31:16]、は、図５
（ａ）と同様に外部メモリ１３の端子に接続する。時分
割DSP１２のDSP1は、外部メモリ１３にアクセスしな
い。したがって、図６に示すタイミングチャートにおい
て、時分割マイクロプログラムDSP0とEDO-DRAM（R₀）と
の間の、アドレスAddress(0-0)、Address(0-1)に対する
書き込みまたは読み出しだけが可能となる。その結果、
プリチャージに必要な待機時間は存在するが、図５
（ａ）の場合と同じアクセスができる。

【００５６】次に、外部メモリ１３としてSDRAMを用い
た場合のメモリアクセスを、図７〜図９、図１１、およ
び、図１２を参照して説明する。図７は、［モード１］
における時分割DSP１２と外部メモリ１３との接続図で
ある。外部メモリ１３として、データビット幅16ビッ
ト、２バンク構成のSDRAMを１個接続し、２バースト動
作で、時分割マイクロプログラムDSP0が32ビットアクセ
ス、時分割マイクロプログラムDSP1が16ビットアクセス
をする。あるいは、ともに16ビットアクセスをする。

【００５７】時分割DSP１２のRASN，CASN，WENは、それ
ぞれ、外部メモリ１３の/RAS，/CAS，/WEに接続する。6
4MbitのSDRAMを使用する場合、時分割DSP１２のA[13]，
A[12]を、それぞれ、外部メモリのA[12]（BA1端子とし
て機能する），A[13]（BA0端子として機能する）に接続
する。BA0，BA1はバンクセレクト信号である。A[11:0]
は、外部メモリ１３のA[11:0]に接続する。ただし、A[1
0]は、オートプリチャージビットの端子として使用す
る。コラムアドレスには、A[7:0]のみを使用する。時分
割DSP１２のD[31:16]を、外部メモリ１３のD[15:0]に接
続する。

【００５８】また、時分割DSP１２のCLK，CKE，MQHは、
それぞれ、外部メモリ１３のCLK，CKE，（DQMUおよびDQ
ML）に接続する。一般に、SDRAMはデータ８ビット毎に
マスクを制御するマスク線を有している。DQMU，DQML
は、それぞれ、１６ビットデータの上位ビット、下位ビ
ットのマスク線である。ただし、ここでは、１６ビット
を一括してマスクをするので、MQHをDQMU，DQMLの両者
に接続している。CLKは同期用のシンクロナスクロック
の端子である。CKEはクロックイネーブル信号の端子で
あって、スタンバイモードにするときは低レベルにす
る。/CSは、チップセレクト端子であり、低レベルに固
定する。

【００５９】図１１は、図７に示した［モード１］のタ
イミングチャートである。メモリチップが２バンク構成
をとり、バンク毎にアクセス開始可能なタイミングをず
らせることにより、プリチャージ時間を見かけ上なくし
ている。また、２バースト・モードで動作させることに
より、１つのアドレスを指定して、連続した２アドレス
分のデータの読み書き可能である。これを利用して、こ
の外部メモリ１３では、楽音波形データ１サンプル32ビ
ットの記憶を、16ビットを２アドレスに分割して書き込
むことにより実現している。/CASレイテンシは２に設定
しており、読み出しの場合に、SCLOCK（シンクロナスク
ロック）の２クロック後に読み出しデータが出力され
る。原理的には、２バンクとも楽音波形データ１サンプ
ル32ビットの記憶が可能であるが、以下に説明するよう
に、一方は１サンプル16ビットの記憶となる。

【００６０】バンク０（Area0）が選択されているとき
に、/RASの立下り期間に立下り期間にアドレスAddress
(0-0)の行（Row）アドレスが読みとられ、/CASの立下り
期間に列（Column）アドレスが読みとられる。なお、SD
RAMでは、/RAS，/CAS，/WE，address等の各種信号をク
ロックの中央辺りのタイミングで取り込む。読み出しデ
ータは、SCLOCKの２クロック分遅れて、DQ(R)に示すよ
うに、最初に小さい側（Ｌ）のアドレスに記憶されたデ
ータが読み出され、次に大きい側（Ｈ）のアドレスに記
憶されたデータが読み出される。時分割DSP１２側で
は、読み出し部４３において、area0Latchに示されるよ
うに、Data(0-0)のL，Hがラッチされる。

【００６１】一方、バンク０（Area0）が選択されてい
るときの書き込みの場合、/RASの立下り期間にアドレス
Address(0-0)の行（Row）アドレスが読みとられ、/CAS
の立下り期間に列（Column）アドレスCが読みとられ
る。読み出し時に比べ、書き込み時に/CASの立下りエッ
ジは、SCLOCKの１クロック分遅らされ、同時に、/WEを
低レベルにする。書き込み時には、レイテンシが０であ
るので、DQ(W)に示すように、直ちに、小さい側（Ｌ）
のアドレスに記憶するためのデータが書き込まれ、１SC
LOKK後に、大きい側（Ｈ）のアドレスに記憶するための
データが書き込まれる。

【００６２】次に、バンク１(Area1）が選択されている
ときに書き込みを行う場合、/RASの立下り期間にアドレ
スAddress(1-0)の行（Row）アドレスが読みとられ、/CA
Sの立下り期間にアドレスAddress(0-0)の列（Column）
アドレスが読みとられ、同時に/WEを低レベルにする。
しかし、このとき、データ線には、DQ(R)に示すよう
に、直前のアクセスの読み出しにおける、大きい側
（Ｈ）のアドレスのデータが残っている。したがって、
データ線に書き込みデータを出力できない。データ線
は、読み出しと書き込みとで共用している。DQ(R)とDQ
(W)とは、同じライン上の信号を便宜的に分けて表示し
ているにすぎない。そこで、DQMに示すように、マスク
信号を高レベルとして、書き込みデータのマスクをす
る。したがって、１SCLOCK後に、大きい側（Ｈ）のアド
レスのデータのみを書き込む。

【００６３】一方、バンク１(Area1）が選択されている
ときに読み出しを行う場合、読み出される大きい側
（Ｈ）のアドレスのデータが、さらに次のアクセスにお
けるバンク０（Area0）の書き込みと競合することにな
る。しかし、上述した書き込みデータに対するマスク
は、２SCLOCK後に読み出される大きい側（Ｈ）のアドレ
スのデータに対しても働くので、大きい側（Ｈ）のアド
レスのデータが読み出されないので、実際には競合しな
い。したがって、バンク１(Area1）を使用する時分割マ
イクロプログラムDSP1は、２バースト・モードであって
も、１つのアドレスのデータしか読み書きできないため
に、楽音波形１サンプル16ビットデータの読み書きをす
ることになる。なお、書き込みは、大きい側（Ｈ）のア
ドレスに対して行われ、読み出しは小さい側（Ｌ）のア
ドレスに対して行われるので、外部メモリ１３へのデー
タの書き込み時と読み出し時とでは、アドレスを１だけ
ずらせて指定する必要がある。

【００６４】上述した説明とは別に、時分割マイクロプ
ログラムDSP0もまたバンク０に対し、楽音波形データを
１サンプル16ビットで記憶させたい場合がある。この場
合、図示の例では、DQMに☆を付したタイミングでマス
ク信号を高レベルにする。そうすると、バンク１と同
様、書き込みは大きい側（Ｈ）のアドレスに対して行わ
れ、読み出しは小さい側（Ｌ）のアドレスに対して行わ
れる。

【００６５】ただし、バンク０に対する16ビット記憶の
ための上述したマスク☆は必須ではない。まず、読み出
しに関しては、大きい側（Ｈ）のアドレスのデータまた
は小さい側（Ｌ）のアドレスの一方を、時分割DSP１２
側で読み込まなければよい。書き込みに関しては、楽音
波形データの書き込みを、サンプリング周期毎に１回書
き込む際に、ベースカウンタが、アドレスを(-1)ずつず
らせて指定するようにし、大きい側（Ｈ）のアドレスに
対してデータを書き込めばよい。このベースカウンタ
は、図３に示した外部メモリアドレス発生部４５の内部
にある。小さい側（Ｌ）のアドレスで、そのときのデー
タ線上にあるデータが書き込まれたとしても、次のサン
プリング周期のデータの書き込みで上書きされるからで
ある。一方、大きい側（Ｈ）のアドレスのデータは上書
きされない。

【００６６】１サンプル32ビットの読み書きを行う場
合、あるサンプルアドレス（相対アドレスSAD）にアク
セスしようとした場合、そのSADを２倍してメモリアド
レス(MAD）として使用する。２バースト動作により、小
さい側（Ｌ）のアドレスMADと大きい側（Ｈ）のアドレ
ス（MAD＋１）の各16ビットのデータが読み書きされ
る。一方、楽音波形データ１サンプル16ビットの読み書
きを行う場合は、あるサンプルアドレスSADをアクセス
しようとした場合、そのSADをそのままメモリアドレスM
ADとして使用すればよい。

【００６７】時分割マイクロプログラムDSP0，DSP1のス
テップタイミングと、書き込み部４２、読み出し部４
３，アクセス制御部４４，外部メモリアドレス発生部４
５の動作タイミングの関係の、簡単な一具体例は次の通
りである。時分割マイクロプログラムDSP0およびDSP1
は、図６の場合と同様に、マスタクロック２個分を１ス
テップとして、交互にステップを実行する。図１１にお
いて、時分割マイクロプログラムDSP0は、マスタクロッ
ク第４，５番（図示欄外）におけるステップにおいて、
Address（0-0）への書き込みまたは読み出しを、書き込
み部４２または読み出し部４３，アクセス制御部４４，
外部メモリアドレス発生部４５等に指示する。

【００６８】外部メモリアドレス発生部４５は、マスタ
クロック第８〜第１３番において、Address（0-0）を出
力する。アクセス制御部４４は、マスタクロック第８番
において/RASを低レベルにする。書き込みの場合、アク
セス制御部４４はマスタクロック第１２，１３番におい
て/CAS，/WEを低レベルにする。書き込み部４２は、マ
スタクロック第１２〜１７番で、DQ(W)に示す書き込み
データを出力する。読み出しの場合、アクセス制御部４
４は、マスタクロック第１０，１１番において/CASを低
レベルにする。読み出し部４３は、マスタクロック第１
５ないし１６番，第１７ないし１８番で、DQ(R)に示す
読み出しデータData（0-0）をラッチし、第２０，２１
番において、Area0 Latch上のData（0-0）16×2ビット
をバスライン３５に出力する。

【００６９】次の書き込みまたは読み出しは、最短で
も、先のステップから３ステップ後の、マスタクロック
第１６，１７番のステップにおいて、Address（0-1）へ
の書き込みまたは読み出しを指示することになる。連続
したメモリアクセスがない場合には、これ以降の３の倍
数のステップとなる。一方、時分割マイクロプログラム
DSP1は、マスタクロック第１０，１１番における１ステ
ップにおいて、Address（1-0）への書き込みまたは読み
出しを指示する。次の書き込みまたは読み出しは、最短
でも、先のステップから３ステップ後の、マスタクロッ
ク第２２，２３番の１ステップにおいて、Address（1-
1）への書き込みまたは読み出しを指示することにな
る。

【００７０】図８は、［モード２］における時分割DSP
１２と外部メモリ１３との接続図である。時分割DSP１
２のデータビット幅を32ビットとし、これを２分割し
て、データビット幅16ビット、２バンク構成の２個のSD
RAMを並列接続することにより、楽音波形データ１サン
プル32ビットの読み書きができる。また、[モード１]と
は異なる手法で、１サンプル16ビットのデータの読み書
きにも対応する。外部メモリ１３ａ，１３ｂは、ともに
２バンク構成であり、バンク毎にアクセス可能なタイミ
ングをずらせることにより、プリチャージ時間を見かけ
上なくしている。時分割マイクロプログラムDSP0，DSP1
は、それぞれ、バンク０，バンク１を使用して、交互に
読み書きを行う。２バースト動作ではあるが、１アドレ
ス分のデータの読み書きしか行わない。

【００７１】時分割DSP１２のRASN，CASN，WENは、それ
ぞれ、外部メモリ１３ａ，１３ｂの/RAS，/CAS，/WEに
接続する。64MbitのSDRAMを使用する場合、時分割DSP１
２のA[13]，A[12]を、それぞれ、外部メモリ１３ａ，１
３ｂのA[12]（BA1端子として機能する），A[13]（BA0端
子として機能する）に接続する。A[11:0]は、外部メモ
リ１３ａ，１３ｂのA[11:0]に接続する。ただし、A[10]
は、オートプリチャージビットの端子として使用する。
コラムアドレスには、A[7:0]のみを使用する。時分割DS
P１２のD[31:16]を、外部メモリ１３ａのD[15:0]に接続
し、時分割DSP１２のD[15:0]を、外部メモリ１３ｂのD
[15:0]に接続する。

【００７２】また、時分割DSP１２のCLK，CKEは、それ
ぞれ、外部メモリ１３ａ，１３ｂのCLK，CKEに接続す
る。時分割DSP１２のMQHは、マスク信号の第１の端子で
あって、外部メモリ１３ａ側の上位ビットマスク端子DQ
MUおよび下位ビットマスク端子DQMLに接続する。時分割
DSP１２のMQLは、マスク信号の第２の端子であって、外
部メモリ１３ｂ側の上位ビットマスク端子DQMUおよび下
位ビットマスク端子DQMLに接続する。32ビットアクセス
の場合は、MQH＝MQLとして、外部メモリ１３ａ，１３ｂ
に対して、同じマスク信号を与える。/CSは、チップセ
レクト端子であり、低レベルに固定する。

【００７３】図１２は、図８に示した［モード２］のタ
イミングチャートである。バンク０(Area0)において、/
RASの立下り期間に行(Row）アドレスを読み込み、/CAS
の立下り期間に列（Column）アドレスを読み込む。書き
込みの場合は、/WEを低レベルにすると同時に、DQMに示
したマスク信号を高レベルにする。その結果、バースト
動作ではあっても、小さい側（Ｌ）のアドレスには書き
込まれないで、１SCLOCK後に、大きい側（Ｈ）のアドレ
スに、16ビットデータ（外部メモリ１３ａ，１３ｂ合わ
せて32ビット）が書き込まれる。

【００７４】一方、読み出しの場合、２レイテンシであ
るので、/CASの立下りから２SCLOCK後に、小さい側
（Ｌ）のアドレスの16ビットデータData(0-0)が読み出
され、時分割マイクロプログラムDSP0側において、Area
0Latchに示したようにData(0-0)がラッチされる。読み
出し時には、DQMに示したマスク信号を、/CASの立下り
から１SCLOCK後に高レベルにしているので、これから更
に２SCLOCK後において読み出されるはずの、大きい側
（Ｈ）のアドレスのデータは読み出されない。次のバン
ク１(Area1)においても、同様なメモリ制御動作が行わ
れ、読み出し時には、Area1 Latchに示したようにData
(1-0)がラッチされる。

【００７５】図８に示した接続構成で、16ビットアクセ
スも可能である。時分割DSP１２からの第１，第２のマ
スク端子MQH，MQLから外部メモリ１３ａ，１３ｂに出力
されるマスク信号を制御することにより、あるアドレス
の下位16ビットのデータ領域に、先の16ビットサンプル
を記憶させ、同じアドレスの上位16ビットのデータ領域
に後の16ビットサンプルを記憶させることにより実現さ
れる。あるサンプルアドレスSADをアクセスしようとし
た場合、その最下位ビット(LSB)がマスク信号として使
用され、SADのうちのLSBを除くビットがメモリアドレス
MADとして使用される。

【００７６】すなわち、LSB＝0であれば、MQL＝1，MQH
＝0として、上位16ビットがマスクされ、下位16ビット
が外部メモリ１３ｂに読み出しまたは書き込みされる。
LSB＝1であれば、MQL＝0，MQH＝1として、下位16ビット
がマスクされ、上位16ビットが外部メモリ１３ａに読み
出しまたは書き込みされる。図１２を参照して説明する
と、マスクされる側の外部メモリ１３ａまたは１３ｂに
おいては、読み出し書き込みのいずれの場合でも、DQM
にＷ，Ｒとして示された2SCLOCK期間にわたるマスク信
号を高レベルにすればよい。ただし、既に説明した［モ
ード１］におけるバンク０の１６ビット記憶の場合と同
様に、マスク信号を用いた制御は必須のものではない。

【００７７】時分割マイクロプログラムDSP0，DSP1のス
テップタイミングと、書き込み部４２、読み出し部４
３、アクセス制御部４４、外部メモリアドレス発生部４
５の動作タイミングの関係の、簡単な一具体例は次の通
りである。時分割マイクロプログラムDSP0およびDSP1
は、図６，図１１の場合とはマスタクロックの番号が１
番ずれているが、同様に、マスタクロック２個分を１ス
テップとして、交互にステップを実行する。図１２にお
いて、時分割マイクロプログラムDSP0は、マスタクロッ
ク第３，４番（図示欄外）におけるステップにおいて、
書き込み部４２または読み出し部４３、アクセス制御部
４４、外部メモリアドレス発生部４５等に対し、Addres
s（0-0）への書き込みまたは読み出しを指示する。

【００７８】アクセス制御部４４は、マスタクロック第
７番において/RASを低レベルにし、マスタクロック第１
１番において/CASを低レベルにする。外部メモリアドレ
ス発生部４５は、マスタクロック第７〜第１２番におい
て、Address（0-0）を出力する。書き込みの場合に、ア
クセス制御部４４は、マスタクロック第１１，１２番に
おいて、DQMを高レベル、/WEを低レベルにする。書き込
み部４２は、マスタクロック第１３〜１６番でDQ(W)に
示す書き込みデータを出力する。読み出しの場合に、ア
クセス制御部４４は、マスタクロック第１３，１４番に
おいて、DQMを高レベルにする。読み出し部４３は、マ
スタクロック第１６ないし１７番で、DQ(R)に示すデー
タ線上の読み出しデータData（0-0）をラッチし、第１
９，２０番において、Area0 Latch上のData（0-0）をバ
スライン３５に出力する。一方、時分割マイクロプログ
ラムDSP1は、マスタクロック第９，１０番におけるステ
ップにおいて、Address（1-0）への書き込みまたは読み
出しを指示する。

【００７９】図９は、［モード２］の第２の例における
時分割DSP１２と外部メモリ１３との接続図である。外
部メモリ１３として、データビット幅32ビット、２バン
ク構成のSDRAMを１個接続し、２バースト動作で、32ビ
ットアクセスをする。時分割DSP１２のRASN，CASN，WEN
は、それぞれ、外部メモリ１３の/RAS，/CAS，/WEに接
続する。64MbitのSDRAMを使用する場合、時分割DSP１２
のA[13]，A[12]を、それぞれ、外部メモリ１３のA[13]
（BA1端子として機能する），A[12]（BA0端子として機
能する）に接続する。A[10:0]は、外部メモリ１３ａ，
１３ｂのA[10:0]に接続する。ただし、A[10]は、オート
プリチャージビットの端子として使用する。列アドレス
には、A[8:0]のみを使用する。時分割DSP１２のD[31:0]
は、外部メモリ１３のD[31:0]に接続する。また、時分
割DSP１２のCLK，CKEは、それぞれ、外部メモリ１３のC
LK，CKEに接続する。時分割DSP１２のMQHはマスク信号
の第１の端子であって、外部メモリ１３のDQM3およびDQ
M2に接続する。時分割DSP１２のMQLは、マスク信号の第
２の端子であって、外部メモリ１３のDQM1，DQM0に接続
する。/CSは、チップセレクト端子であり、低レベルに
固定する。

【００８０】図８においては、外部メモリ１３側のデー
タビット幅を32ビットとするために、データバス幅16ビ
ットのSDRAMを２個用いていたのは、この図９において
は、SDRAMのデータビット幅を32ビットにしている。し
たがって、メモリ制御動作は、図８と同様であるので、
説明を省略する。ただし、外部メモリ１３のマスク線
は、DQM3〜DQM0の４本となり、DQM3，DQM2が、図８の外
部メモリ１３ａ側のDQMUおよびDQMLに対応し、DQM1，DQ
M0が、図８の外部メモリ１３b側のDQMUおよびDQMLに対
応する。したがって、図８と同様に、マスク信号を用い
て、あるいは、マスク信号を用いないで１サンプル16ビ
ットのメモリアクセスもできる。

【００８１】図１０は、［モード３］における時分割DS
P１２と外部メモリ１３との接続図である。外部メモリ
１３として、データビット幅16ビット、２バンク構成の
SD型FCRAM（Fast Cycle RAM）を接続し、２バースト・
モードによって32ビットアクセスを実現している。16ビ
ットアクセスも可能である。SD型FCRAM（Fast Cycle RA
M）は、高速動作が可能で/CASレイテンシが１で動作す
るSDRAMであるので、読み出しの遅れが１SCLOCKと少な
い。したがって、タイミングに余裕ができている。２バ
ンク構成をとり、バンク毎にアクセス可能なタイミング
をずらせることにより、プリチャージ時間を見かけ上な
くしている。

【００８２】時分割DSP１２のRASN，CASN，WENは、それ
ぞれ、外部メモリ１３の/RAS，/CAS，/WEに接続する。1
6MbitのFCRAMを使用する場合、時分割DSP１２のA[12]
を、外部メモリのA[11]（BA1端子として機能する）に接
続する。BA1はバンクセレクト信号である。A[10:0]は、
外部メモリ１３のA[10:0]に接続する。ただし、A[10]
は、オートプリチャージビットの端子として使用する。
列アドレスには、A[8:0]のみを使用する。時分割DSP１
２のD[31:16]は、外部メモリ１３のD[15:0]に接続す
る。また、時分割DSP１２のCLK，CKE，MQHは、それぞ
れ、外部メモリ１３のCLK，CKE，（DQMUおよびDQML）に
接続する。/CSは、チップセレクト端子であり、低レベ
ルに固定する。

【００８３】図１３は、図１０に示した［モード３］の
タイミングチャートである。バンク０(Area0)におい
て、/RASの立下り期間に行(Row）アドレスを読み込み、
/CASの立下り期間に列（Column）アドレスを読み込む。
読み出しの場合、列（Column）アドレスの入力と同時に
/CASを立ち下げる。/CASレイテンシが１であるので、DQ
(R)に示すように、１SCLOCK後に、小さい側（Ｌ）のア
ドレスのデータ16ビットが読み出され、さらに１SCLOCK
後に、大きい側（Ｈ）のアドレスのデータ16ビットが読
み出される。

【００８４】時分割DSP１２において、Area Latchに示
すように、32ビットのData(0-0)がラッチされる。書き
込みの場合、列（Column）アドレスが入力された後、次
のSCLOCKで/CASを立ち下げるとともに、/WEを低レベル
にする。直ちに、時分割DSP１２から出力されたDQ(W)に
示す小さい側（Ｌ）のアドレスのデータ16ビットが書き
込まれ、次のSCLOCKで、大きい側（Ｈ）のアドレスのデ
ータ16ビットが書き込まれる。バンク１(Area1)におい
ても同様の制御動作が行われ、時分割DSP１２は、バン
ク１(Area1)との間で、32ビットのサンプルデータを読
み書きする。

【００８５】図１０に示した接続で、１サンプル16ビッ
トのメモリアクセスをするにはマスク信号を用いて、小
さい側（Ｌ）のアドレスのデータ16ビットの読み書きを
マスクする。図１３において、読み出しのときには☆Ｒ
のタイミングで、書き込みのときには☆Ｗのタイミング
で、DQMを高レベルにする。その結果、バースト・モー
ドではあっても、小さい側（Ｌ）のアドレスには読み書
きされないので、16ビットデータが書き込まれる。１サ
ンプル32ビットの読み書きを行う場合、または、１サン
プル16ビットの読み書きを行う場合の、アドレス（SA
D）とメモリアドレス(MAD）との関係、マスク信号が必
ずしも必要でないことは、図７，図１１を参照して説明
した［モード１］の場合と同様である。

【００８６】時分割マイクロプログラムDSP0，DSP1のス
テップタイミングと、書き込み部４２、読み出し部４
３、アクセス制御部４４、外部メモリアドレス発生部４
５の動作タイミングの関係の、簡単な一具体例は次の通
りである。、時分割マイクロプログラムDSP0およびDSP1
は、図６，図１１の場合と同様に、マスタクロック２個
分を１ステップとして、交互にステップを実行する。図
１３において、時分割マイクロプログラムDSP0は、マス
タクロック第４，５番（図示欄外）におけるステップに
おいて、書き込み部４２または読み出し部４３、アクセ
ス制御部４４、外部メモリアドレス発生部４５等に対
し、Address（0-0）への書き込みまたは読み出しを指示
する。アクセス制御部４４は、マスタクロック第８番に
おいて/RASを低レベルにし、マスタクロック第１０番に
おいて/CASを低レベルにする。外部メモリアドレス発生
部４５は、マスタクロック第８〜第１３番において、Ad
dress（0-0）を出力する。

【００８７】書き込みの場合に、アクセス制御部４４
は、マスタクロック第１２，１３番において、DQMを高
レベル、/WEを低レベルにする。書き込み部４２は、マ
スタクロック第１２〜１７番でDQ(W)に示す書き込みデ
ータを出力する。読み出しの場合に、アクセス制御部４
４は、マスタクロック第１０，１１番において、/CASを
低レベルにする。読み出し部４３は、マスタクロック第
１３ないし１４番，第１５ないし１６番で、DQ(R)に示
すデータ線上の読み出しデータData（0-0）をラッチ
し、第２０，２１番において、Area0 Latch上のData（0
-0）をバスライン３５に出力する。一方、時分割マイク
ロプログラムDSP1は、マスタクロック第１０，１１番に
おけるステップにおいて、Address（1-0）への書き込み
または読み出しを指示する。

【００８８】以上で、モード０〜３の動作説明を終え
る。上述した説明では、モード０は、EDO-DRAMを使用し
たが、FPM（Fast Page Mode）-DRAMでもよい。モード１
は、SDRAMを使用したが、モード３で使用したSDR型FCRA
Mでもよい。また図７を参照して説明した１６ビットSDR
AMの並列使用は、モード１でも動作可能である。これに
対し、モード２の他の一例として図８に示した32ビット
SDRAMでは、アクティブコマンドの次のクロックでリー
ドコマンドを出してはいけないという制約のため、モー
ド１では動作しない。上述した説明では、SD型FCRAM
は、モード３においてのみ使用したが、モード１、モー
ド２（２タイプとも）においても使用することができ
る。ただし、メモリ容量に応じてアドレス線や制御線の
接続を一部変更する必要がある。なお、これ以外のDRAM
であっても、基本動作が同様なものであれば、本発明の
音波形データ用ディジタル信号処理装置の外部メモリと
して用いることができる。

【００８９】上述した時分割DSP１２は、モードを切り
替え設定するだけで、外部メモリ１３として、EDO-DRA
M、SDRAM、FCRAMといった種々のDRAMが使えるという多
様性のある設計がなされている。その際、並列化したED
O-RAMの交互のメモリアクセスと、SDRAMの各バンクの交
互のメモリアクセスとの、タイミング間隔がほぼ同じに
なるため、メモリアクセスのためのタイミング制御回路
が簡単になっている。

【００９０】上述した楽音波形に加えるエフェクトとし
て、大容量の遅延メモリを必要とするものとして、リバ
ーブ（残響）、コーラス（原音のピッチを微妙にずらし
た音を原音に重ねて広がりを得る）、バリエーション
（ディレイ、ロータリースピーカ、オートパン、アンプ
シミュレータ、オートワウなど）などがある。また、大
容量の遅延メモリを必要としないものとして、イコライ
ザ（原音の周波数特性の補正）、ＨＰＦ（原音の基音や
低い倍音をカットする）、ＬＰＦ（原音の高い倍音をカ
ットする）、ハーモニ（原音と調和する音を原音に加え
る）、コンプレッサ（原音の小音量時に利得を上げ、大
音量時に利得を下げて原音のダイナミック・レンジを圧
縮する）などがある。したがって、これらのエフェクト
を同時に加える際に、大容量の遅延メモリを必要とする
か、高精度の楽音波形データを遅延メモリに記憶させる
必要があるか等を考慮して、マイクロプログラムを組め
ばよい。

【００９１】上述した説明では、電子楽器の音源部で生
成された楽音信号にエフェクトを加える場合について説
明した。しかし、本発明の音波形データ用ディジタル信
号処理装置は、楽音波形データに限らず、音声などを含
む任意の音波形データ用として使用できる。例えば、カ
ラオケ装置において、マイクロフォンから入力された音
声信号に対して同様なエフェクトを加えるのに用いるこ
とができる。オーディオアンプにおいて、入力された楽
音信号や音声信号等のオーディオ信号に、ホールの臨場
感を加えたり、音場再生をするのに用いることができ
る。

【００９２】

【発明の効果】本発明は、上述した説明から明らかなよ
うに、音波形データの遅延用に大容量が得られるDRAMを
用いても、プリチャージのための待機時間を実質的にな
くして、高速のメモリアクセスができるという効果があ
る。メモリアクセスに、バースト・モードを使用すれ
ば、波形信号処理に応じてDRAMに記憶させる音波形デー
タの１サンプルのビット幅を固定設定したり、可変にす
ることができるという効果がある。

【図面の簡単な説明】

【図１】電子楽器のハードウエア構成図である。

【図２】楽音波形データ用ディジタル信号処理装置と
外部メモリとの間で行われる、楽音波形データの書き込
み、読み出しを概念的に説明する説明図である。

【図３】図１に示した時分割DSPの内部構成図であ
る。

【図４】時分割DSPのマイクロプログラム、I-RAM、お
よび、外部メモリ・インターフェースの説明図である。

【図５】［モード０］における時分割DSPと外部メモ
リとの接続図である。

【図６】図５（ａ）に示した［モード０］のタイミン
グチャートである。

【図７】［モード１］における時分割DSPと外部メモ
リとの接続図である。

【図８】［モード２］における時分割DSPと外部メモ
リとの接続図である。

【図９】［モード２］の第２の例における時分割DSP
と外部メモリとの接続図である。

【図１０】［モード３］における時分割DSPと外部メ
モリとの接続図である。

【図１１】図７に示した［モード１］のタイミングチ
ャートである。

【図１２】図８に示した［モード２］のタイミングチ
ャートである。

【図１３】図１０に示した［モード３］のタイミング
チャートである。

【符号の説明】

１２…時分割DSP、１３，１３ａ，１３ｂ…外部メモ
リ、２１…楽音波形データ用ディジタル信号処理装置、
２２…波形信号処理部、２３ａ，２３ｂ…スイッチ、２
４，２４ａ，２４ｂ…DRAM

Claims

【特許請求の範囲】

【請求項１】波形信号処理部およびメモリアクセス部
を有し、前記波形信号処理部は、音波形データにエフェクトを加
えるための波形信号処理を、Ｍ個（Ｍは２以上の整数）
の時分割波形信号処理によって行うものであり、前記メモリアクセス部は、前記波形信号処理の過程にお
いて前記音波形データを遅延させるためにＫ個（ＫはＭ
以下の２以上の整数）の前記時分割波形信号処理に対応
するＫ個のバンクを有して外付けされるＤＲＡＭに対
し、前記Ｋ個のバンクにＫ個の互いにずれたタイミング
でアクセス開始を可能とするものであり、前記Ｋ個の時
分割波形信号処理の１つから書き込みまたは読み出しの
要求を受けたとき、前記ＤＲＡＭに対し、前記バンクに
アクセス開始可能なタイミングで、前記対応するバンク
に対する書き込みまたは読み出しのための制御信号を出
力することにより、前記音波形データの書き込みまたは
読み出しを行うものである、ことを特徴とする音波形データ用ディジタル信号処理装
置。
【請求項２】外付けされる前記ＤＲＡＭは、Ｎバース
ト・モード（Ｎは２以上の整数）でアクセス可能なもの
であり、前記メモリアクセス部は、前記Ｋ個の時分割波形信号処
理の１つから、前記対応するバンクに記憶させる前記音
波形データのビット幅を、単独のアドレスに記憶させる
場合のＴ倍（ＴはＮ以下の正整数）の固定ビット幅とす
る書き込みまたは読み出しの要求を受けたとき、前記Ｄ
ＲＡＭに対し、前記Ｎバースト・モードで前記音波形デ
ータの書き込みまたは読み出しをするための制御信号の
出力を行い、かつ、前記Ｎバースト・モードでのＮ回の
転送タイミング中のＴ回の転送タイミングにおいて、前
記音波形データの書き込みまたは読み出しを行うもので
ある、ことを特徴とする請求項１に記載の音波形データ用ディ
ジタル信号処理装置。
【請求項３】外付けされる前記ＤＲＡＭは、Ｎバース
ト・モード（Ｎは２以上の整数）でアクセス可能なもの
であり、前記メモリアクセス部は、前記Ｋ個の時分割波形信号処
理の１つから、前記対応するバンクに記憶させる前記音
波形データのビット幅を、単独のアドレスに記憶させる
場合のＴ倍（ＴはＮ以下の正整数）の可変ビット幅とす
る書き込みまたは読み出しの要求を受けたとき、前記Ｄ
ＲＡＭに対し、前記Ｎバースト・モードで前記音波形デ
ータの書き込みまたは読み出しをするための制御信号の
出力を行い、かつ、前記Ｎバースト・モードでのＮ回の
転送タイミング中のＴ回の転送タイミングにおいて、前
記音波形データの書き込みまたは読み出しを行うもので
ある、ことを特徴とする請求項１に記載の音波形データ
用ディジタル信号処理装置。