JP2901142B2 - 楽音生成装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、波形メモリから
読み出した波形データに基づいて楽音を生成する楽音生
成装置に関し、特に音源部とＣＰＵとを１チップ上に構
成した楽音生成装置に関する。

【０００２】

【従来の技術】従来より、波形メモリ読み出し方式の音
源部とそれを制御する中央処理装置（ＣＰＵ）とを１チ
ップ化した装置（ＬＳＩ）が知られている。このような
装置では、チップの外部にメモリを接続し、音源部とＣ
ＰＵとでその外部メモリを共有するようにしている。外
部メモリには、音源部が読み出すべき波形データとＣＰ
Ｕが読み出すべき制御プログラムが記憶されている。

【０００３】このような装置では、外部メモリが共有さ
れているため（すなわち、同じアドレスバスおよびデー
タバスを共用して、音源部からの外部メモリのアクセス
とＣＰＵからの外部メモリのアクセスとを行なうた
め）、外部メモリをＣＰＵまたは音源部の何れに接続す
るかを切り替える必要がある。切り替えの方式として、
例えば所定のレジスタに所定の値を設定することにより
外部メモリをＣＰＵと音源部との何れに接続するかを静
的に切り替える方式や、音源部の状況に応じて外部メモ
リをＣＰＵと音源部の何れに接続するかを切り替える方
式（例えば、通常はＣＰＵ優先で外部メモリをアクセス
し、音源部が波形データを必要とするとき音源部優先で
外部メモリをアクセスするように切り替える）などがあ
る。また、ＣＰＵと音源部の外部メモリアクセスを固定
のタイムスロットに割り当て、ＣＰＵと音源部とが交互
に外部メモリをアクセスするようにしたチップも提案さ
れている。

【０００４】

【発明が解決しようとする課題】上述したような音源部
とＣＰＵとを１チップ化した音源装置では、一般に、音
源部とＣＰＵで共通のマスタークロックを利用するよう
になっている。実際に、該装置を種々の性能の電子楽器
に用いる場合、回路に電力を供給する電池の寿命を延ば
したり、不要な電磁波の輻射を防止するため、ＬＳＩチ
ップのマスタークロックをできるだけ低い周波数に設定
することが望まれる。

【０００５】しかし、マスタークロックの周波数に応じ
てＣＰＵの動作クロックの周波数および音源部のサンプ
リング周波数が決まるため、マスタークロックの周波数
を下げるとそれに応じて音源部のサンプリング周波数も
低下することになる。そのため、ＣＰＵに対して要求さ
れる動作性能が実現される範囲内でマスタークロックの
周波数をできるだけ低い周波数に設定した場合には、音
源部のサンプリング周波数が下がりすぎて、生成される
楽音に品質的な問題を生じる場合があった。

【０００６】さらに、音源部とＣＰＵとを１チップ化し
た装置を動作電圧を低電圧化して用いる場合もあるが、
回路的な問題により低い電圧では高速のマスタークロッ
クによる動作が制限され、マスタークロックの周波数を
低く設定せざるを得ない。したがって、上述したのと同
様に、サンプリング周波数が低下して楽音の品質が低下
するという問題がある。低い周波数のマスタークロック
で所定の性能を得るようにするためには、ハードウェア
の設計をし直さなければならないことになり、同じＬＳ
Ｉを種々の性能の電子楽器に用いたいという要求が達成
されない。

【０００７】この発明は、音源部とＣＰＵとを１チップ
化した装置において、１つのチップで広い範囲のマスタ
ークロックに対応することができるようにして、種々の
性能の電子楽器に用いることができるようにするととも
に、その際、音源部により生成される楽音の品質低下を
抑えることができる楽音生成装置を提供することを目的
とする。

【０００８】

【課題を解決するための手段】この目的を達成するた
め、請求項１に係る発明は、中央処理装置と音源装置を
１チップ上に形成する楽音生成装置であって、複数の周
波数のうちの所定の発振周波数のマスタークロックを発
生する手段と、第１モードと第２モードの何れか１つを
指定する手段と、前記マスタークロックに基づいて前記
中央処理装置に供給する第１動作クロック信号と前記音
源装置に供給する第２動作クロック信号とを生成するク
ロック発生手段とを備え、前記中央処理装置は、前記第
１動作クロック信号に基づいて、前記音源装置の楽音生
成を指示する制御動作を行ない、前記音源装置は、前記
第２動作クロック信号に基づいて、前記制御の指示に応
じて楽音波形信号を生成する楽音生成動作を行ない、前
記クロック発生手段は、前記第１モードと第２モードと
で前記第１動作クロック信号の周波数と前記第２動作ク
ロック信号の周波数との比を変更するように動作するこ
とを特徴とする。

【０００９】請求項２に係る発明は、中央処理装置と音
源装置とを１チップ上に形成するとともに、前記音源装
置が読み出す波形データと前記中央処理装置が読み出す
データとを記憶した記憶手段を接続する楽音生成装置で
あって、所定の発振周波数のマスタークロックを発生す
る手段と、第１モードと第２モードの何れか１つを指定
する手段と、前記マスタークロックに基づいて前記中央
処理装置に供給する第１動作クロック信号と前記音源装
置に供給する第２動作クロック信号とを生成出力するク
ロック発生手段であって、前記第１モードと第２モード
とで前記第１動作クロック信号の周波数と前記第２動作
クロック信号の周波数との比を変更するようにしたもの
と、前記中央処理装置が前記記憶手段をアクセスできる
時間区間（以下、第１区間という）であるか、または、
前記音源装置が前記記憶手段をアクセスできる時間区間
（以下、第２区間という）であるか、の何れかを示す信
号を生成出力するアクセス区間指示信号生成手段と、前
記アクセス区間指示信号生成手段から第１区間であるこ
とを示す信号が出力されている間は、前記記憶手段を前
記中央処理装置に接続して、前記中央処理装置が前記ク
ロック発生手段から供給される第１動作クロック信号に
応じて前記記憶手段をアクセスできるようにし、前記ア
クセス区間指示信号生成手段から第２区間であることを
示す信号が出力されている間は、前記記憶手段を前記音
源装置に接続して、前記音源装置が前記クロック発生手
段から供給される第２動作クロック信号に応じて前記記
憶手段をアクセスできるようにする制御手段とを備える
とともに、単位時間当たりの、前記中央処理装置の前記
記憶手段のアクセス可能回数と、前記音源装置の前記記
憶手段のアクセス可能回数との比を、前記第１モードと
第２モードで異なるようにしたことを特徴とする。

【００１０】請求項３に係る発明は、中央処理装置と音
源装置とを１チップ上に形成するとともに、前記音源装
置が読み出す波形データと前記中央処理装置が読み出す
データとを記憶した記憶手段を接続する楽音生成装置で
あって、所定の発振周波数のマスタークロックを発生す
る手段と、第１モードと第２モードの何れか１つを指定
する手段と、前記マスタークロックに基づいて前記中央
処理装置に供給する第１動作クロック信号と前記音源装
置に供給する第２動作クロック信号とを生成出力するク
ロック発生手段と、前記中央処理装置が前記記憶手段を
アクセスできる時間区間（以下、第１区間という）であ
るか、または、前記音源装置が前記記憶手段をアクセス
できる時間区間（以下、第２区間という）であるか、の
何れかを示す信号を生成出力するアクセス区間指示信号
生成手段と、前記アクセス区間指示信号生成手段から第
１区間であることを示す信号が出力されている間は、前
記記憶手段を前記中央処理装置に接続して、前記中央処
理装置が前記クロック発生手段から供給される第１動作
クロック信号に応じて前記記憶手段をアクセスできるよ
うにし、前記アクセス区間指示信号生成手段から第２区
間であることを示す信号が出力されている間は、前記記
憶手段を前記音源装置に接続して、前記音源装置が前記
クロック発生手段から供給される第２動作クロック信号
に応じて前記記憶手段をアクセスできるようにする制御
手段とを備えるとともに、前記アクセス区間指示信号生
成手段は、前記第１モードと第２モードとで前記第１区
間の時間長と前記第２区間の時間長との比を変更するよ
うにしたことを特徴とする。

【００１１】請求項４に係る発明は、請求項１から３の
何れか１つに記載の楽音生成装置において、当該楽音生
成装置を適用する電子楽器の動作状況に応じて、前記切
り替え手段によるモードの指定を自動設定するようにし
たものである。

【００１２】

【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。

【００１３】図１は、この発明に係る音源チップを用い
た電子楽器のブロック構成を示す。この電子楽器は、音
源チップ１、外部メモリ２、鍵盤３、パネル４、バッフ
ァ５、ＭＩＤＩ端子６、電源部７、水晶８、切り替え部
（ＳＸ）９、およびサウンドシステム１０を備えてい
る。

【００１４】音源チップ１は、波形メモリ読み出し方式
の音源部とその音源部を制御するＣＰＵとを１チップ化
したものである。外部メモリ２は、ＲＯＭ（リードオン
リメモリ）またはＲＡＭ（ランダムアクセスメモリ）か
らなり、音源部が読み出す波形データやＣＰＵが読み出
して実行する制御プログラムなどを格納する。鍵盤３
は、演奏者が演奏操作するための複数の鍵を備えた鍵盤
である。パネル４は、電子楽器の各種の設定を行なうた
めのスイッチや表示器などを含んでいる。ＭＩＤＩ（Mu
sical Instrument Digital Interface）端子６は、外部
のＭＩＤＩ機器とのＭＩＤＩ方式による入出力を行なう
接続端子であり、バッファ５は電気的なインターフェー
スをとるバッファである。

【００１５】電源７は、音源チップ１に3.3Ｖ（ボル
ト）または5.0Ｖの動作電圧を供給する電源部である。
水晶８はマスタークロックの周波数を規定する水晶であ
り、ここでは、１８ＭＨｚから３２ＭＨｚまでの範囲の
所定周波数の水晶を、設計しようとする電子楽器の性能
に応じて、セットする。

【００１６】切り替え部（ＳＸ）９は、この音源チップ
１のＣＰＵの動作クロックと音源部の動作クロックとの
比および外部メモリ２のアクセスをＣＰＵに許す区間と
音源部に許す区間との区間長さの比を切り替えるための
切り替え部である。この切り替え部（ＳＸ）９の切り替
え状態に応じて音源チップ１の内部動作がどのように変
化するかについては後述するが、切り替え部（ＳＸ）９
は所定電圧を印加する（「１」を表す）か接地する
（「０」を表す）かを切り替えるものであるので、以下
では「ＳＸ＝１」または「ＳＸ＝０」で切り替え部（Ｓ
Ｘ）９の切り替え状態を表現するものとする。この切り
替え部（ＳＸ）９が、上述の各請求項における第１モー
ドと第２モードとを切り替える切り替え手段に対応す
る。

【００１７】サウンドシステム１０は、音源チップ１
（詳しくはＤＡＣ１０５）から出力される楽音信号を放
音するためのサウンドシステムである。

【００１８】音源チップ１は、パラレルポート１０１、
ＣＰＵ１０２、外部メモリ制御回路（ＭＣ）１０３、音
源部（ＴＧ）１０４、デジタルアナログ変換器（ＤＡ
Ｃ）１０５、ＭＩＤＩインターフェイス１０６、タイマ
１０７、ＲＡＭ１０８、クロック発生器１０９、および
バスライン１１０を備えている。

【００１９】パラレルポート１０１は、鍵盤３およびパ
ネル４をバスライン１１０に接続するインターフェース
である。ＣＰＵ１０２は、パラレルポート１０１を介し
て鍵盤３およびパネル４の操作状況を検出し、あるいは
パネル４の表示装置に表示データを送出する。さらにＣ
ＰＵ１０２は、この電子楽器全体の動作を制御する。例
えば、ユーザによりパネル４において音色の選択操作が
なされたとき、ＣＰＵ１０２は、選択された音色の音色
制御データを必要に応じて外部メモリ２から読み出し、
現在選択されている音色を示す内部ＲＡＭ１０８上の音
色指定データ領域に設定する。また、鍵盤３の鍵の操作
を検出したとき、あるいはＭＩＤＩのノートオンイベン
トを受信したとき、ＣＰＵ１０２は、それらに応じて該
音色指定データ領域に設定されている音色のデータとと
もにノートナンバやノートオンを音源部１０４に送出し
て、発音を指示する。さらに、自動演奏や自動伴奏が指
示されていたとき、ＣＰＵ１０２は、必要に応じて自動
演奏データや自動伴奏データを外部メモリ２から読み出
し、音源部１０４に発音を指示して自動演奏や自動伴奏
を実行する。ＣＰＵ１０２は、以上のような処理を、外
部メモリ２からプログラムを順次読み出して実行するこ
とにより実現する。

【００２０】音源部（ＴＧ）１０４は、波形メモリ読み
出し方式の音源であり、ＣＰＵ１０２からの指示に基づ
いて外部メモリ２から波形データを読み出し、楽音信号
を生成してＤＡＣ１０５に送出する。音源部１０４は、
詳しくは、外部メモリ２から波形データ（波形サンプ
ル）を読み出すためのアドレスを発生するアドレス発生
器、読み出した波形データを用いてサンプル間の補間演
算を行なう補間回路、ローパスフィルタなどのデジタル
フィルタ、エンベロープ付与回路、ミキサ、およびエフ
ェクタなどを備えたものである。ＤＡＣ１０５は、音源
部１０４から出力されるデジタル楽音信号をアナログ信
号に変換しサウンドシステム１０に送出する。

【００２１】外部メモリ制御回路（ＭＣ）１０３は、外
部メモリ２をＣＰＵ１０２または音源部１０４の何れに
接続するかを制御するためのコントローラである。外部
メモリ制御回路１０３の詳細は図３で後述する。ＭＩＤ
Ｉインターフェイス１０６は、外部のＭＩＤＩ機器との
間のインターフェイスである。タイマ１０７は、ＣＰＵ
１０２にタイマ割り込みをかけるためのタイマである。
このタイマ１０７は、自動演奏や自動伴奏のテンポクロ
ックの発生や、音色や音量などの楽音特性の時間変化の
制御に使用される。ＲＡＭ１０８は、音源チップ１内部
のメモリであり、ＣＰＵ１０２のワークエリアなどに用
いる。

【００２２】図４（ａ）に、外部メモリ２および内部メ
モリ１０８のメモリマップを示す。矢印４０１で示す範
囲が外部メモリ２の領域であり、矢印４０２で示す領域
が内部ＲＡＭ１０８の領域である。ＣＰＵ１０２はこの
メモリマップ上のすべての領域にアクセス可能である。
この図に示すように、外部メモリ２は、波形データ４０
３、自動演奏データ４０４、音色制御データ４０５、お
よびＣＰＵプログラム４０６を格納している。波形デー
タ４０３は、音源部１０４が読み出す波形サンプルのデ
ータである。自動演奏データは、自動演奏が指示されて
いるとき、ＣＰＵ１０２により読み出される。ＣＰＵ１
０２は、読み出した自動演奏データに基づいて自動演奏
を行なう。音色制御データは、ユーザーにより音色指定
操作がなされたとき、ＣＰＵ１０２により読み出され
る。ＣＰＵ１０２は、読み出した音色制御データを、現
在選択されている音色を示す内部ＲＡＭ１０８上の音色
指定データ領域に設定する。ＣＰＵプログラム４０６
は、ＣＰＵ１０２が読み出して実行する制御プログラム
である。

【００２３】再び図１を参照して、クロック発生器１０
９は、水晶８の周波数に応じたマスタークロックを発生
し、適宜分周して、音源チップ１内部の各部に動作クロ
ックを供給する。φＴＧは音源部１０４に供給する動作
クロック、φＣＰＵはＣＰＵ１０２に供給する動作クロ
ックである。音源部１０４は、φＴＧを基準とするタイ
ムスロットで（具体的にはφＴＧの１周期を１タイムス
ロットとする）時分割動作を行ない、複数チャンネル分
の楽音を生成する。音源部１０４が外部メモリ２から波
形データを読み出す場合、φＴＧを基準とする４タイム
スロット（４クロック）で１アクセスする。音源部１０
４の内部の各回路ブロック（図示せず）は、８つのタイ
ムスロットで１チャンネル分の動作を行なう。直線補間
を行なうため、発音中のチャンネルでは、１チャンネル
当たり外部メモリ２を２回アクセスする必要がある。そ
こで、音源部１０４は、４つのタイムスロットで１回の
割合で外部メモリ２をアクセスして、１６ビット波形デ
ータを１つ読み出すことができるようになっている。Ｃ
ＰＵ１０２は、φＣＰＵを動作クロックとして動作す
る。ＣＰＵ１０２が外部メモリ２からデータを読み出す
（制御プログラムのフェッチも含む）場合、φＣＰＵを
基準とする１クロックで１アクセスする。ＣＰＵ１０２
は、１クロック当たり最大１回のアクセス（外部メモリ
２、パラレルポート１０１、音源部１０４、内部ＲＡＭ
１０８などに対するアクセス）を要求し、そこでＷＡＩ
Ｔ信号が発生しない場合は、同１クロックの時間内に１
回の同アクセスを実行する。

【００２４】特に、この音源チップ１では、切り替え部
（ＳＸ）９の切り替え状況に応じて、φＴＧとφＣＰＵ
の周波数の比を変化させることができる。音源部１０４
は時分割複数チャンネル動作を行なうが、その各チャン
ネルの時間区間を単位として、ＣＰＵ１０２と音源部１
０４とで外部メモリ２のアクセスを分け合っている。そ
して、切り替え部（ＳＸ）９の切り替え状況に応じて、
φＴＧとφＣＰＵの周波数の比を変化させて、単位時間
（１チャンネル分の処理を行なう区間）当たりのＣＰＵ
１０２の外部メモリ２のアクセス可能回数と音源部１０
４のの外部メモリ２のアクセス可能回数との比を変化さ
せるようにしている。

【００２５】具体的には、ＳＸ＝０のときは（φＴＧの
周波数）:（φＣＰＵの周波数）＝１：１とし、ＳＸ＝
１のときは（φＴＧの周波数）:（φＣＰＵの周波数）
＝２：１としている。ＣＰＵの処理性能を高くしたい場
合には、電源電圧を高く、かつ高い周波数の水晶を接続
しマスタークロックの周波数を高くして、ＳＸ＝０とす
る。マスタークロックの周波数が高いので、（φＴＧの
周波数）:（φＣＰＵの周波数）＝１：１としたφＴＧ
を基準とすれば、十分な品質の楽音生成ができる程度の
サンプリング周波数を確保できる。一方、ＣＰＵの処理
性能が低くてよい場合には、電源電圧を低く、かつ低い
周波数の水晶を接続しマスタークロックの周波数を低く
して、ＳＸ＝１とする。マスタークロックの周波数を低
くするとそれに応じてφＴＧの周波数も低くなり楽音の
品質が低下してしまうので、ＳＸ＝１としてφＴＧの周
波数をφＣＰＵの周波数の２倍とし、充分な品質の楽音
生成ができる程度のサンプリング周波数を確保する。

【００２６】クロック発生器１０９が出力するφＭＣ
は、外部メモリ２をＣＰＵ１０２または音源部１０４の
何れに接続するかを決定するための基準信号である。φ
ＭＣが「１」のとき外部メモリ２は音源部１０４に接続
され、φＭＣが「０」のとき外部メモリ２はＣＰＵ１０
２に接続される。特に、この音源チップ１では、切り替
え部（ＳＸ）９の切り替え状況に応じて、外部メモリ２
がＣＰＵ１０２に接続される時間区間長さ（以下、ＣＰ
Ｕアクセス時間と呼ぶ）と外部メモリ２が音源部１０４
に接続される時間区間長さ（以下、音源アクセス時間と
呼ぶ）との比を変化させることができる。具体的には、
ＳＸ＝０のときは（ＣＰＵアクセス時間）:（音源アク
セス時間）＝３：１とし、ＳＸ＝１のときは（ＣＰＵア
クセス時間）:（音源アクセス時間）＝１：１としてい
る。ＣＰＵの処理性能を高くしたい場合には、マスター
クロックの周波数を高くして、ＳＸ＝０とする。マスタ
ークロックの周波数が高いので（ＣＰＵアクセス時
間）:（音源アクセス時間）＝３：１として相対的に音
源アクセス時間を短くしても、十分な品質の楽音生成が
できる程度のサンプリング周波数を確保できる。一方、
ＣＰＵの処理性能が低くてよい場合には、マスタークロ
ックの周波数を低くして、ＳＸ＝１とする。マスターク
ロックの周波数を低くするとそれに応じて一定時間内で
波形データをアクセスできる回数が減っていくことにな
り楽音の品質低下が起こるが、ここではＳＸ＝１として
相対的に音源アクセス時間を増やし、十分な品質の楽音
生成ができる程度のサンプリング周波数を確保してい
る。

【００２７】φＭＩＤＩはＭＩＤＩ入出力のための動作
クロックを示す。切り替え部（ＳＸ）９の切り替え状況
に応じて、発生する動作クロックφＣＰＵ、φＴＧが変
化し、ＣＰＵ１０２および音源部１０４の動作が変化す
ることについては後に詳述する。

【００２８】図２は、クロック発生器１０９のブロック
構成を示す。クロック発生器１０９は、発振器２０１、
１／２分周器２０２〜２０６、セレクタ２０７、アンド
回路２０８、セレクタ２０９、および分周器２１０を備
えている。

【００２９】発振器２０１は、水晶８に応じた周波数の
マスタークロック（０から開始し、同じ時間長さの０と
１とを繰り返す信号）を発振する。このマスタークロッ
クは、カスケード接続した１／２分周器２０２〜２０６
を通って、それぞれマスタークロックの周波数の１／
２、１／４、１／８、１／１６、１／３２の周波数に分
周される。１／２分周器２０２の出力は、セレクタ２０
７の１側入力端子に入力する。１／２分周器２０３の出
力は、φＣＰＵとして出力されるとともに、セレクタ２
０７の０側入力端子に入力する。セレクタ２０７は、Ｓ
Ｘ＝０のときは１／２分周器２０３からの出力をφＴＧ
として選択出力し、ＳＸ＝１のときは１／２分周器２０
２からの出力をφＴＧとして選択出力する。すなわち、
ＳＸ＝０のときはφＣＰＵとφＴＧとを同じ信号とし、
ＳＸ＝１のときはφＣＰＵの２倍の周波数のφＴＧを出
力する。

【００３０】１／２分周器２０４の出力は、セレクタ２
０９の１側入力端子に入力する。アンド回路２０８は、
１／２分周器２０４の出力と１／２分周器２０５の出力
とのアンドをとる。アンド回路２０８の出力端子は、セ
レクタ２０９の０側入力端子に接続される。セレクタ２
０９はＳＸ＝０のときアンド回路２０８からの出力をφ
ＭＣとして選択出力し、ＳＸ＝１のとき１／２分周器２
０４からの出力をφＭＣとして選択出力する。

【００３１】１／２分周器２０４が２周期分の信号を出
力する区間を４等分して区間１〜区間４と呼ぶとき（区
間１〜区間４で、１／２分周器２０４から順に０,１,
０,１と出力される）、１／２分周器２０５は区間１お
よび区間２で「０」となり区間３および区間４で「１」
となる信号を出力するから、アンド回路２０５は区間１
〜区間３で「０」となり区間４で「１」となる信号を出
力することになる。ＳＸ＝０のときは、このアンド回路
２０５からの出力がセレクタ２０９を介してφＭＣとし
て出力される。したがって、（「０」を出力する時間長
さ）:（「１」を出力する時間長さ）＝（ＣＰＵアクセ
ス時間）:（音源アクセス時間）＝３:１となるように
０,１を繰り返す信号が、φＭＣとして出力されること
になる。

【００３２】一方、ＳＸ＝１のときは、１／２分周器２
０４の出力がそのままセレクタ２０９を介してφＭＣと
して出力される。したがって、φＭＣとして、（「０」
を出力する時間長さ）:（「１」を出力する時間長さ）
＝（ＣＰＵアクセス時間）:（音源アクセス時間）＝１:
１となるように、０,１を繰り返す信号が出力される。

【００３３】１／２分周器２０６の出力は分周器２１０
に入力し、適宜分周されて、その他クロックおよびφＭ
ＩＤＩとして出力される。特に、この分周器２１０は、
ＣＰＵ１０２によって分周比が制御され、マスタークロ
ックの周波数が変化しても、ＭＩＤＩ規格に合った一定
周波数のφＭＩＤＩを生成出力するようになっている。

【００３４】図３は、図１の外部メモリ制御回路（Ｍ
Ｃ）１０３のブロック構成を示す。外部メモリ制御回路
１０３は、制御回路３０１、およびセレクタ３０２，３
０３を備えている。セレクタ３０２は、制御回路３０１
からの指示に基づいて、外部メモリ２のアドレス線３１
１をＣＰＵバス１１０のアドレス線３１２または音源部
１０４のアドレス線３１３の何れかに接続するためのセ
レクタである。同様に、セレクタ３０３は、制御回路３
０１からの指示に基づいて、外部メモリ２のデータ線３
２１をＣＰＵバス１１０のデータ線３２２または音源部
１０４のデータ線３２３の何れかに接続するためのセレ
クタである。

【００３５】制御回路３０１は、クロック発生器１０９
からのφＭＣを入力し、φＭＣ＝０のときはアドレス線
３１１と３１２とを接続するとともにデータ線３２１と
３２２とを接続し、φＭＣ＝１のときはアドレス線３１
１と３１３とを接続するとともにデータ線３２１と３２
３とを接続するように、セレクタ３０２および３０３を
切り替える。

【００３６】ＣＰＵ１０２は、バス１１０に接続された
回路ブロック（ポート１０１、音源部１０４、ＭＩＤＩ
Ｉ／Ｏ、内部ＲＡＭ１０８など）および外部メモリ２の
何れかに対し、φＣＰＵの１クロックで１回の頻度でア
クセスを行なう可能性がある。φＭＣ＝１で外部メモリ
２が音源部１０４に接続されている場合でも、ＣＰＵ１
０２は、外部メモリ２以外の各ブロックに対しては、自
由にアクセスを行なうことができる。したがって、制御
回路３０１は、ＣＰＵ１０２の出力するアドレスが外部
メモリ２のアドレスであるかどうか判定し、φＭＣ＝１
でかつＣＰＵ１０２のアドレスが外部メモリ２のアドレ
スである場合（ＣＰＵ１０２が外部メモリ２をアクセス
している場合）のみ、ＣＰＵ１０２に対してデータの取
り込みタイミングを遅らせるよう指示する信号（ＷＡＩ
Ｔ信号）を出力する。

【００３７】この音源チップ１においては、図１で説明
したように、電源部７の供給する動作電圧として3.3Ｖ
または5.0Ｖを設定することができる。また、マスター
クロックの周波数を決める水晶８を、異なる周波数のも
のに取り替えることができ、さらに切り替え部（ＳＸ）
９を０か１かに設定することができる。

【００３８】図４（ｂ）は、電源電圧と切り替え部（Ｓ
Ｘ）９とマスタークロック周波数が決定されたとき、Ｃ
ＰＵ１０２による外部メモリ２へのアクセスの基準とな
るクロックの周波数（φＣＰＵの実際の周波数、および
外部メモリ２をアクセスできる区間を考慮した実質的な
周波数）、および音源部１０４におけるサンプリング周
波数Ｆｓを示す一覧表である。また、図５（ａ）は、図
４（ｂ）の（２）の場合、すなわち電源電圧が5.0Ｖか
つＳＸ＝０かつマスタークロックの周波数が２８ＭＨｚ
の場合のＣＰＵ１０２および音源１０４からの外部メモ
リ２へのアクセスタイミングを示す波形図である。また
図５（ｂ）は、図４（ｂ）の（１５）の場合、すなわち
電源電圧が3.3ＶかつＳＸ＝１かつマスタークロックの
周波数が２０ＭＨｚの場合のＣＰＵ１０２および音源１
０４からの外部メモリ２へのアクセスタイミングを示す
波形図である。

【００３９】図５（ａ）を参照して、ＳＸ＝０の場合に
ついて説明する。５１１は、図２の発振器２０１から出
力されるマスタークロックの波形を示す。また、５１
２，５１３は、それぞれ、φＴＧおよびφＣＰＵの波形
を示す。図２で説明したように、ＳＸ＝０のときはマス
タークロックを１／４分周したクロックがφＣＰＵおよ
びφＴＧとして出力されている。５１４は、φＴＧを基
準とするタイムスロットを示す。タイムスロット５１４
の各スロット内に記載した０００〜２５５の数字はタイ
ムスロットの番号を示す。音源部１０４は、このタイム
スロット５１４にしたがって、３２チャンネル（第０〜
第３１チャンネル）分の楽音生成動作を時分割で実行す
る。音源部１０４は、８つのタイムスロットで１チャン
ネル分の楽音生成を行なうので、０００番〜００７番の
タイムスロットで第０チャンネルの処理を行ない、００
８番〜０１５番のタイムスロットで第１チャンネルの処
理を行ない、…、２４８番〜２５５番のタイムスロット
で第３１チャンネルの処理を行なうことになる。図５
（ａ）では、主として、２４８番〜２５５番のタイムス
ロットすなわち第３１チャンネルの処理区間（矢印５１
５の範囲）を示している。この１チャンネル分の時間区
間（例えば、第３１チャンネルの範囲５１５）を単位と
して、ＣＰＵ１０２と音源部１０４で外部メモリ２のア
クセスを分け合う。

【００４０】図２で説明したように、ＳＸ＝０のとき
は、（「０」を出力する時間長さ）:（「１」を出力す
る時間長さ）＝３:１となるようにφＭＣが出力され
る。５１６は、φＭＣの波形を示す。矢印５１７がφＭ
Ｃ＝０の区間、矢印５１８がφＭＣ＝１の区間であり、
その比は３：１になっている。図３で説明したように、
外部メモリ制御回路（ＭＣ）１０３では、φＭＣ＝０の
とき外部メモリ２をＣＰＵバス１１０に接続し、φＭＣ
＝１のとき外部メモリ２を音源部１０４に接続する。し
たがって、図５（ａ）の矢印５１７の区間で、ＣＰＵ１
０２は外部メモリ２をアクセスできる。ＣＰＵ１０２
は、φＣＰＵを動作クロックとして外部メモリ２をアク
セスするから、矢印５１７の区間で３回のアクセスが可
能である。また、矢印５１８の区間で、音源部１０４は
外部メモリ２をアクセスできる。なお、矢印５１８の区
間で、ＣＰＵ１０２から外部メモリ２への１回のアクセ
スが発生する可能性があるが、その場合、ＣＰＵ１０２
のアクセスはＷＡＩＴ信号によって２５２番のタイムス
ロットまで待たされる。音源部１０４は、φＴＧを動作
クロックとして外部メモリ２をアクセス（φＴＧの４ク
ロックで１アクセス）するから、矢印５１８の区間で１
回のアクセスが可能である。５１９は、ＣＰＵ１０２ま
たは音源部１０４からの外部メモリ２へのアクセスを示
す。「ＣＰＵ」と記載された区間がＣＰＵ１０２から外
部メモリ２をアクセスする区間、「音源」と記載された
区間が音源部１０４から外部メモリ２をアクセスする区
間を示す。要するに、ＣＰＵ１０２から外部メモリ２へ
のアクセスが連続して発生する場合、ＣＰＵ１０２が３
回外部メモリ２をアクセスし、次に１回音源１０４が外
部メモリ２をアクセスすることを繰り返すことになる。

【００４１】次に図５（ｂ）を参照して、ＳＸ＝１の場
合について説明する。５２１はマスタークロックの波
形、５２２，５２３はそれぞれφＴＧおよびφＣＰＵの
波形を示す。図２で説明したように、ＳＸ＝１のとき
は、マスタークロックを１／２分周したクロックがφＴ
Ｇとして出力され、マスタークロックを１／４分周した
クロックがφＣＰＵとして出力される。５２４は、φＴ
Ｇを基準とするタイムスロットを示す。タイムスロット
５２４に付した番号の記載や、音源部１０４がこのタイ
ムスロット５２４にしたがって３２チャンネル時分割動
作することなどは図５（ａ）の場合と同様である。５２
５は第３１チャンネルの処理区間を示す。この１チャン
ネル分の時間区間を単位として、ＣＰＵ１０２と音源部
１０４で外部メモリ２のアクセスを分け合う。

【００４２】図２で説明したように、ＳＸ＝１のとき
は、（「０」を出力する時間長さ）:（「１」を出力す
る時間長さ）＝１:１となるようにφＭＣが出力され
る。５２６は、φＭＣの波形を示す。矢印５２７がφＭ
Ｃ＝０の区間、矢印５２８がφＭＣ＝１の区間であり、
その比は１：１になっている。矢印５１７の区間で、Ｃ
ＰＵ１０２は外部メモリ２をアクセスできる。ＣＰＵ１
０２は、φＣＰＵを動作クロックとして外部メモリ２を
アクセスするから、矢印５２７の区間で１回のアクセス
が可能である。また、矢印５２８の区間で、音源部１０
４は外部メモリ２をアクセスできる。音源部１０４は、
φＴＧ（φＣＰＵの２倍の周波数）を動作クロックとし
て外部メモリ２をアクセス（φＴＧの４クロックで１ア
クセス）するから、矢印５２８の区間で１回のアクセス
が可能である。なお、矢印５２８の区間で、ＣＰＵ１０
２から外部メモリ２への１回のアクセスが発生する可能
性があるが、その場合、ＣＰＵ１０２のアクセスはＷＡ
ＩＴ信号によって２５２〜２５３番のタイムスロットま
で待たされる。５２９は、ＣＰＵ１０２または音源部１
０４からの外部メモリ２へのアクセスを示す。要する
に、ＣＰＵ１０２から外部メモリ２へのアクセスが連続
して発生する場合、ＣＰＵ１０２が１回外部メモリ２を
アクセスし、次に音源１０４が１回外部メモリ２をアク
セスすることを繰り返すことになる。

【００４３】図５（ａ）の場合は、マスタークロック周
波数が２８ＭＨｚであるから、φＣＰＵの周波数はマス
タークロックの周波数を１／４にした７ＭＨｚとなる。
ただし、この場合、ＣＰＵ１０２が３回アクセスすると
次に音源部１０４が１回アクセスを行なうので、ＣＰＵ
１０２の外部メモリ２のアクセスの実質的な周波数は７
ＭＨｚを３／４にした5.25ＭＨｚとなる。一般にＳＸ＝
０のときは、φＣＰＵの周波数はマスタークロックの周
波数の１／４となり、実質的なＣＰＵの周波数はφＣＰ
Ｕの周波数の３／４倍になる。音源部１０４では、２５
６個のタイムスロットで３２チャンネル分の一連の処理
が行なわれるから、このタイムスロットを規定するφＴ
Ｇの周波数７ＭＨｚを２５６で割った27.34ＫＨｚが音
源部１０４のサンプリング周波数Ｆｓとなる。

【００４４】図５（ｂ）の場合は、マスタークロック周
波数が２０ＭＨｚであり、φＣＰＵの周波数はマスター
クロックの周波数を１／４にした５ＭＨｚとなる。この
場合、ＣＰＵ１０２と音源部１０４とで同じ時間長で交
互にアクセスするので、ＣＰＵ１０２の外部メモリ２の
アクセスの実質的な周波数は５ＭＨｚを１／２にした2.
5ＭＨｚとなる。一般にＳＸ＝１のときは、φＣＰＵの
周波数はマスタークロックの周波数の１／４となり、実
質的なＣＰＵの周波数はφＣＰＵの周波数の１／２倍に
なる。音源部１０４では、２５６個のタイムスロットで
３２チャンネル分の一連の処理が行なわれるから、この
タイムスロットを規定するφＴＧの周波数１０ＭＨｚ
（φＴＧの周波数はφＣＰＵの周波数の２倍である）を
２５６で割った39.06ＫＨｚが音源部１０４のサンプリ
ング周波数Ｆｓとなる。

【００４５】図４（ｂ）において、「ＣＰＵ」の列はφ
ＣＰＵの周波数、「ＣＰＵ実質」の列はＣＰＵ１０２の
外部メモリ２のアクセスの実質的な周波数、「音源Ｆ
ｓ」の列は音源部１０４のサンプリング周波数を示す。

【００４６】図５（ａ）で説明したように、ＳＸ＝０の
ときは、φＣＰＵの周波数はマスタークロックの周波数
の１／４となり、実質的な周波数はφＣＰＵの３／４と
なり、サンプリング周波数ＦｓはφＴＧの周波数（φＣ
ＰＵの周波数と同じ）を２５６で割った値となる。した
がって、図４（ｂ）のＳＸ＝０の場合（（１）〜（４）
と（９）〜（１２））の「ＣＰＵ」と「ＣＰＵ実質」と
「音源Ｆｓ」はそのように算出された値になっている。

【００４７】図５（ｂ）で説明したように、ＳＸ＝１の
ときは、φＣＰＵの周波数はマスタークロックの周波数
の１／４となり、実質的な周波数はφＣＰＵの１／２と
なり、サンプリング周波数ＦｓはφＴＧの周波数（φＣ
ＰＵの周波数の２倍）を２５６で割った値となる。した
がって、図４（ｂ）のＳＸ＝１の場合（（５）〜（８）
と（１３）〜（１６））の「ＣＰＵ」と「ＣＰＵ実質」
と「音源Ｆｓ」はそのように算出された値になってい
る。

【００４８】なお、図４（ｂ）において、（４）および
（１０）〜（１２）の場合の音源Ｆｓの部分に星印＊＊
が付されているが、これはサンプリング周波数が低すぎ
て楽音の品質が悪化するので使用しないことを示す。ま
た、（５）の場合の音源Ｆｓの部分に星印＊＊が付され
ているが、これはサンプリング周波数が高すぎて音源部
１０４が正常に動作しないため使用しないことを示す。

【００４９】図４（ｂ）から分かるように、この音源チ
ップ１は、広い範囲のマスタークロックに対応すること
ができ、また動作電圧も低電圧から高電圧まで使用でき
る。したがって、種々の性能の電子楽器に用いることが
できる。例えば、ＣＰＵに要求される性能が高い機種に
この音源チップ１を用いる場合は、電源電圧を高い5.0
Ｖとしてマスタークロックを高い周波数に設定し、ＳＸ
＝０とすればよい。また、ＣＰＵに要求される性能が低
い機種にこの音源チップ１を用いる場合は、電源電圧を
低い3.3Ｖとしてマスタークロックを低い周波数に設定
し、ＳＸ＝１とすればよい。この音源チップ１を適用す
る電子楽器において、ＣＰＵの要求性能をどれ程に設定
するかに応じてできるだけ低い電源電圧およびできるだ
け低いマスタークロックを設定し、その場合、ＳＸ＝０
ではサンプリング周波数が低くなり過ぎるときＳＸ＝１
とするとよい。

【００５０】なお、上述の発明の形態では、ＳＸの０ま
たは１の切り替えに応じて、（φＴＧの周波数）:（φ
ＣＰＵの周波数）を変更すること、および（ＣＰＵアク
セス時間）:（音源アクセス時間）を変更することの両
方を行なっているが、一方のみを行なうようにしてもよ
い。例えば、ＳＸ＝０のときは図５（ａ）で説明したよ
うにアクセスし、ＳＸ＝１のときは図５（ａ）でφＴＧ
の周波数を２倍にして区間５１８で音源部が２回外部メ
モリをアクセスするようにしてもよい。また、ＳＸ＝０
のときは図５（ａ）で説明したようにアクセスし、ＳＸ
＝１のときは図５（ａ）で区間５１７の長さをφＣＰＵ
の２周期分の長さまで短くし区間５１８の長さをφＣＰ
Ｕの２周期分の長さまで長くして、音源部が２回外部メ
モリをアクセスするようにしてもよい。

【００５１】この音源チップ１を適用した電子楽器にお
いて、ＳＸ＝０またはＳＸ＝１の何れかのモードのみを
固定的に使用する場合は、電源がオンされたときに音源
チップ１の切り替え部（ＳＸ）９に所定電圧を印加する
または接地するように回路を構成しておき、電源投入以
降のモードを決定すればよい。

【００５２】また、電子楽器の設計条件がＳＸ＝０また
はＳＸ＝１の何れにしてもよい場合は、電子楽器の動作
状態に応じてＳＸを自動設定するようにしてもよい。例
えば、鍵盤演奏のみでＣＰＵの能力を余り必要としない
場合は、ＳＸ＝１として楽音のクオリティを高め、逆に
自動伴奏などを行なうためにＣＰＵの能力を高めたい場
合は、ＳＸ＝０としてクオリティの高い楽音と高度な演
奏制御機能の両方を実現した楽器を作成することもでき
る。この場合、ユーザが自動伴奏などを指示する操作を
行なったとき、連動してＳＸ＝０に自動設定するように
すればよい。

【００５３】また、通常演奏中はＳＸ＝１としておき、
ＭＩＤＩイベントが多くなったなどの要因で、ＣＰＵ負
荷が重くなったときに、自動的にＳＸ＝０に変更するよ
うにしてもよい。このようにしておけば、ＣＰＵ負荷の
軽いときは高品質の楽音を生成できる。

【００５４】また、マスタークロックの変更を、水晶の
選択で行なう代わりに、共通の水晶による１つの周波数
を分周する初段分周比の変更で行なうようにしてもよ
い。

【００５５】ＣＰＵプログラムにより、音色制御デー
タ、自動演奏データ、波形データなどのエディットを行
なえるようにしてもよい。

【００５６】さらに、音源部１０４の複数時分割チャン
ネルのうち、楽音を生成中でない消音チャンネル（その
チャンネルの生成楽音の音量レベルが充分に低くなって
いる）の外部メモリアクセスは必要ないので、音源部１
０４より制御部３０１に該消音チャンネルの存在を通知
し、制御部３０１では、該消音チャンネルの外部メモリ
アクセスタイミングをＣＰＵ１０２が利用できるように
セレクタ３０２，３０３などの制御を行なうようにして
もよい。

【００５７】

【発明の効果】以上説明したように、請求項１に係る発
明によれば、音源装置と中央処理装置（ＣＰＵ）とを１
チップ化した装置において、指定されているモードに応
じてＣＰＵに供給する第１動作クロック信号の周波数と
音源装置に供給する第２動作クロック信号の周波数との
比を変更することができるので、マスタークロックの周
波数を下げた場合に音源装置の第２動作クロック信号の
周波数を上げるようにすることができ、サンプリング周
波数の低下を抑えて音源装置により生成される楽音の品
質低下を抑えることができる。

【００５８】また、請求項２に係る発明によれば、音源
装置と中央処理装置（ＣＰＵ）とを１チップ化した装置
において、指定されているモードに応じてＣＰＵに供給
する第１動作クロック信号の周波数と音源装置に供給す
る第２動作クロック信号の周波数との比を変更して、単
位時間当たりのＣＰＵの外部メモリアクセス可能回数と
音源装置の外部メモリアクセス可能回数との比をモード
に応じて異なるようにすることができるので、マスター
クロックの周波数を下げた場合に音源装置からの波形デ
ータのアクセス可能回数を増やすようにクロック信号の
周波数の比を変更することができる。

【００５９】また、請求項３に係る発明によれば、指定
されているモードに応じて、ＣＰＵアクセス区間と音源
アクセス区間の時間長の比を変更できるようにしている
ので、マスタークロックの周波数を下げた場合に音源装
置からの波形データのアクセス可能回数を増やすように
ＣＰＵアクセス区間と音源アクセス区間の時間長の比を
変更することができる。

【００６０】以上より、音源装置により生成される楽音
の品質低下を抑えつつ、マスタークロック周波数を下げ
ることができるので、広い範囲のマスタークロックに対
応することができ、装置を種々の性能の電子楽器に用い
ることができる。特に、請求項２および３を組み合わせ
た場合に、この効果が大きい。

【００６１】さらに、請求項４に係る発明によれば、モ
ードの指定を当該楽音生成装置を適用する電子楽器の動
作状況に応じて自動設定するようにしているので、例え
ば自動伴奏などでＣＰＵへの負荷が大きくなるような場
合に自動的にＣＰＵ性能が高くなるようにモードを切り
替え、一方、自動伴奏などを行なわずＣＰＵへの負荷が
小さい場合にはＣＰＵ性能が低くなるようにモードを切
り替えることが自動的に行なわれるようにできる。この
場合、ＣＰＵ性能が低くなるようにモードを切り替えて
も楽音の品質低下は抑えられる。

【図面の簡単な説明】

【図１】この発明に係る音源チップを用いた電子楽器の
ブロック構成図

【図２】クロック発生器のブロック構成図

【図３】外部メモリ制御回路（ＭＣ）のブロック構成図

【図４】メモリマップおよび各条件におけるＣＰＵ動作
クロックとサンプリング周波数の一覧を示す図

【図５】ＳＸ＝０，１のそれぞれにおけるアクセスタイ
ミングを示す波形図

【符号の説明】

１…音源チップ、２…外部メモリ、３…鍵盤、４…パネ
ル、５…バッファ、６…ＭＩＤＩ端子、７…電源部、８
…水晶、９…切り替え部（ＳＸ）、１０…サウンドシス
テム、１０１…パラレルポート、１０２…ＣＰＵ、１０
３…外部メモリ制御回路（ＭＣ）、１０４…音源部（Ｔ
Ｇ）、１０５…デジタルアナログ変換器（ＤＡＣ）、１
０６…ＭＩＤＩインターフェイス、１０７…タイマ、１
０８…ＲＡＭ、１０９…クロック発生器、１１０…バス
ライン、２０１…発振器、２０２〜２０６…１／２分周
器、２０７，２０９…セレクタ、２０８…アンド回路、
２１０…分周器、３０１…制御回路、３０２，３０３…
セレクタ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−212996（ＪＰ，Ａ) 特開 平７−13561（ＪＰ，Ａ) 実開 平６−54098（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G10H 1/02

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】中央処理装置と音源装置を１チップ上に形
   成する楽音生成装置であって、 複数の周波数のうちの所定の発振周波数のマスタークロ
   ックを発生する手段と、 第１モードと第２モードの何れか１つを指定する手段
   と、 前記マスタークロックに基づいて前記中央処理装置に供
   給する第１動作クロック信号と前記音源装置に供給する
   第２動作クロック信号とを生成するクロック発生手段と
   を備え、 前記中央処理装置は、前記第１動作クロック信号に基づ
   いて、前記音源装置の楽音生成を指示する制御動作を行
   ない、 前記音源装置は、前記第２動作クロック信号に基づい
   て、前記制御の指示に応じて楽音波形信号を生成する楽
   音生成動作を行ない、 前記クロック発生手段は、前記第１モードと第２モード
   とで前記第１動作クロック信号の周波数と前記第２動作
   クロック信号の周波数との比を変更するように動作する
   ことを特徴とする楽音生成装置。
2. 【請求項２】中央処理装置と音源装置とを１チップ上に
   形成するとともに、前記音源装置が読み出す波形データ
   と前記中央処理装置が読み出すデータとを記憶した記憶
   手段を接続する楽音生成装置であって、 所定の発振周波数のマスタークロックを発生する手段
   と、 第１モードと第２モードの何れか１つを指定する手段
   と、 前記マスタークロックに基づいて前記中央処理装置に供
   給する第１動作クロック信号と前記音源装置に供給する
   第２動作クロック信号とを生成出力するクロック発生手
   段であって、前記第１モードと第２モードとで前記第１
   動作クロック信号の周波数と前記第２動作クロック信号
   の周波数との比を変更するようにしたものと、 前記中央処理装置が前記記憶手段をアクセスできる時間
   区間（以下、第１区間という）であるか、または、前記
   音源装置が前記記憶手段をアクセスできる時間区間（以
   下、第２区間という）であるか、の何れかを示す信号を
   生成出力するアクセス区間指示信号生成手段と、 前記アクセス区間指示信号生成手段から第１区間である
   ことを示す信号が出力されている間は、前記記憶手段を
   前記中央処理装置に接続して、前記中央処理装置が前記
   クロック発生手段から供給される第１動作クロック信号
   に応じて前記記憶手段をアクセスできるようにし、前記
   アクセス区間指示信号生成手段から第２区間であること
   を示す信号が出力されている間は、前記記憶手段を前記
   音源装置に接続して、前記音源装置が前記クロック発生
   手段から供給される第２動作クロック信号に応じて前記
   記憶手段をアクセスできるようにする制御手段とを備え
   るとともに、 単位時間当たりの、前記中央処理装置の前記記憶手段の
   アクセス可能回数と、前記音源装置の前記記憶手段のア
   クセス可能回数との比を、前記第１モードと第２モード
   で異なるようにしたことを特徴とする楽音生成装置。
3. 【請求項３】中央処理装置と音源装置とを１チップ上に
   形成するとともに、前記音源装置が読み出す波形データ
   と前記中央処理装置が読み出すデータとを記憶した記憶
   手段を接続する楽音生成装置であって、 所定の発振周波数のマスタークロックを発生する手段
   と、 第１モードと第２モードの何れか１つを指定する手段
   と、 前記マスタークロックに基づいて前記中央処理装置に供
   給する第１動作クロック信号と前記音源装置に供給する
   第２動作クロック信号とを生成出力するクロック発生手
   段と、 前記中央処理装置が前記記憶手段をアクセスできる時間
   区間（以下、第１区間という）であるか、または、前記
   音源装置が前記記憶手段をアクセスできる時間区間（以
   下、第２区間という）であるか、の何れかを示す信号を
   生成出力するアクセス区間指示信号生成手段と、 前記アクセス区間指示信号生成手段から第１区間である
   ことを示す信号が出力されている間は、前記記憶手段を
   前記中央処理装置に接続して、前記中央処理装置が前記
   クロック発生手段から供給される第１動作クロック信号
   に応じて前記記憶手段をアクセスできるようにし、前記
   アクセス区間指示信号生成手段から第２区間であること
   を示す信号が出力されている間は、前記記憶手段を前記
   音源装置に接続して、前記音源装置が前記クロック発生
   手段から供給される第２動作クロック信号に応じて前記
   記憶手段をアクセスできるようにする制御手段とを備え
   るとともに、 前記アクセス区間指示信号生成手段は、前記第１モード
   と第２モードとで前記第１区間の時間長と前記第２区間
   の時間長との比を変更するようにしたことを特徴とする
   楽音生成装置。
4. 【請求項４】前記モードは、当該楽音生成装置を適用す
   る電子楽器の動作状況に応じて自動設定する請求項１か
   ら３の何れか１つに記載の楽音生成装置。