JP2000250868A - 動的データフローブデザイン生成方法 - Google Patents
動的データフローブデザイン生成方法Info
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Abstract
(57)【要約】
【課題】 静的又はスケーラブルな静的データフローサ
ブデザインによって動作するマルチプロセッサシステ
ム、マルチタスクシステム又はマルチスレッドシステム
における動的データフローデザインを生成する。 【解決手段】 データ要素からなり、第１のデータレー
トを有する第１の静的又はスケーラブルな静的データフ
ロー信号を第１のプロセッサ、タスク又はスレッドに割
り当て、データ要素からなり、第１のデータレート以下
の第２のデータレートを有する第２の静的又はスケーラ
ブルな静的データフロー信号を第２のプロセッサ、タス
ク又はスレッドに割り当てる。そして、第１のプロセッ
サ、タスク又はスレッドと第２のプロセッサ、タスク又
はスレッドとを、第１のデータレートと第２のデータレ
ートを適合させる相互処理ユニットを介してリンクさせ
る。
ブデザインによって動作するマルチプロセッサシステ
ム、マルチタスクシステム又はマルチスレッドシステム
における動的データフローデザインを生成する。 【解決手段】 データ要素からなり、第１のデータレー
トを有する第１の静的又はスケーラブルな静的データフ
ロー信号を第１のプロセッサ、タスク又はスレッドに割
り当て、データ要素からなり、第１のデータレート以下
の第２のデータレートを有する第２の静的又はスケーラ
ブルな静的データフロー信号を第２のプロセッサ、タス
ク又はスレッドに割り当てる。そして、第１のプロセッ
サ、タスク又はスレッドと第２のプロセッサ、タスク又
はスレッドとを、第１のデータレートと第２のデータレ
ートを適合させる相互処理ユニットを介してリンクさせ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、静的又はスケーラ
ブルな静的データフロー信号（static or scalable sta
tic data flow signal）で動作するマルチプロセッサシ
ステム（multiprocessor system）、マルチタスクシス
テム（mulutitask system）又はマルチスレッドシステ
ム（multithread system）の動的データフローデザイン
（dynamic data flow design）を生成する動的データフ
ローブデザイン生成方法に関する。特に、本発明は、統
合化された開発環境に関し、開発者が電気回路の機能モ
ジュール（functional module）を高い抽象化レベル（h
igh abstraction level）で設計できるとともに、抽象
化レベルが低下し始めたときに、これらのモジュールの
機能を検証できるようにするものである。
ブルな静的データフロー信号（static or scalable sta
tic data flow signal）で動作するマルチプロセッサシ
ステム（multiprocessor system）、マルチタスクシス
テム（mulutitask system）又はマルチスレッドシステ
ム（multithread system）の動的データフローデザイン
（dynamic data flow design）を生成する動的データフ
ローブデザイン生成方法に関する。特に、本発明は、統
合化された開発環境に関し、開発者が電気回路の機能モ
ジュール（functional module）を高い抽象化レベル（h
igh abstraction level）で設計できるとともに、抽象
化レベルが低下し始めたときに、これらのモジュールの
機能を検証できるようにするものである。
【０００２】
【従来の技術】そのような統合開発環境を構築するため
に、例えばシノプシス社（SYNOPSYS）から入手可能なシ
ステムレベル設計（ＣＯＳＳＡＰ）ツールを、シミュレ
ーションのベースとして使うことができる。このＣＯＳ
ＳＡＰツールは、設計の全工程において、検証結果を得
るための他のツール及びハードウェアによって完全なも
のとされる。他のツールとしては、例えば、ハードウェ
アで実現するときはチップ合成（chip synthesis）ツー
ル及びチップレイアウト（chip layout）ツールがあ
り、又はソフトウェアで実現するときは信号プロセッサ
コンパイラ（signalgenerator compiler）がある。ハー
ドウェアで実現されるツールは、例えば、ターゲットシ
ステム（target system）をシミュレートするための信
号発生器（signal generator）と、ターゲットシステム
の出力を検証するためのデータロガー（data logger）
と、ターゲットシステム自身又はターゲットシステムの
エミュレータ（emulator）とから構成される。
に、例えばシノプシス社（SYNOPSYS）から入手可能なシ
ステムレベル設計（ＣＯＳＳＡＰ）ツールを、シミュレ
ーションのベースとして使うことができる。このＣＯＳ
ＳＡＰツールは、設計の全工程において、検証結果を得
るための他のツール及びハードウェアによって完全なも
のとされる。他のツールとしては、例えば、ハードウェ
アで実現するときはチップ合成（chip synthesis）ツー
ル及びチップレイアウト（chip layout）ツールがあ
り、又はソフトウェアで実現するときは信号プロセッサ
コンパイラ（signalgenerator compiler）がある。ハー
ドウェアで実現されるツールは、例えば、ターゲットシ
ステム（target system）をシミュレートするための信
号発生器（signal generator）と、ターゲットシステム
の出力を検証するためのデータロガー（data logger）
と、ターゲットシステム自身又はターゲットシステムの
エミュレータ（emulator）とから構成される。
【０００３】シミュレーションのベースは、完全なデジ
タルシグナルプロセッシング（digital signal process
ing：ＤＳＰ）設計ツールの一式であり、このツール
は、ＤＳＰの様々な用途におけるアルゴリズム、アーキ
テクチャ及びインプリメンテーションを生成し、調査
し、試験するために、ＤＳＰシステムの設計者によって
用いられる。ＣＯＳＳＡＰシミュレーションのベース
は、ブロックダイアグラム（block diagram）に基づい
ている。信号線は、ブロックダイアグラムを構成するブ
ロック間を接続するために用いられる。それらのブロッ
クは、ライブラリからの基本的なブロック、又は他のブ
ロックダイアグラムを用いて生成された階層的なブロッ
ク（hierarchical blocks）である。階層的なブロック
を用いることによって、開発者は、必要に応じて、抽象
化レベルを選択することができる。したがって、そのよ
うな設計環境では、チップに集積化される単一のハード
ウェアブロックの動作及び他のブロックとの相互接続
を、実際にチップを生産する前に、容易に試験すること
ができ、このシミュレーションベースは、ハードウェア
指向回路シミュレーションベース（hardware oriented
circuit simulation base）である。したがって、その
ようなシミュレーションベースは、ハードウェアに直接
反映し、ハードウェアの解（solution）に直接類似して
いる。
タルシグナルプロセッシング（digital signal process
ing：ＤＳＰ）設計ツールの一式であり、このツール
は、ＤＳＰの様々な用途におけるアルゴリズム、アーキ
テクチャ及びインプリメンテーションを生成し、調査
し、試験するために、ＤＳＰシステムの設計者によって
用いられる。ＣＯＳＳＡＰシミュレーションのベース
は、ブロックダイアグラム（block diagram）に基づい
ている。信号線は、ブロックダイアグラムを構成するブ
ロック間を接続するために用いられる。それらのブロッ
クは、ライブラリからの基本的なブロック、又は他のブ
ロックダイアグラムを用いて生成された階層的なブロッ
ク（hierarchical blocks）である。階層的なブロック
を用いることによって、開発者は、必要に応じて、抽象
化レベルを選択することができる。したがって、そのよ
うな設計環境では、チップに集積化される単一のハード
ウェアブロックの動作及び他のブロックとの相互接続
を、実際にチップを生産する前に、容易に試験すること
ができ、このシミュレーションベースは、ハードウェア
指向回路シミュレーションベース（hardware oriented
circuit simulation base）である。したがって、その
ようなシミュレーションベースは、ハードウェアに直接
反映し、ハードウェアの解（solution）に直接類似して
いる。
【０００４】上述したように、シミュレーションベース
は、デジタルシグナルプロセッシングシステムを記述し
たブロックダイアグラムを用いる。ブロックダイアグラ
ムにおいて、デジタルシグナルプロセッシングシステム
の動作は、ブロックによって表され、ブロック間のデー
タ要素のフローは、矢印によって表される。現代のシミ
ュレータは、完全な動的データフローアプローチ（full
dynamic data flow approach）に基づいている。これ
は、デジタルシグナルプロセッシングシステムの信号処
理動作を実行するために必要とされる全てのデータ要素
が、それらの入力端子で利用できるようになると直ち
に、ブロックが活性化（activate）されることを意味す
る。一方、ハードウェアで実現するためのチップ合成ツ
ール（chipsynthesis tool）及びチップレイアウトツー
ル（chip layout tool）、並びにソフトウェアで実現す
るためのシグナルプロセッサコンパイラ（signal proce
ssor compiler）は、スケーラブルな静的データフロー
ブロック（scalable staticdata flow block）しか取り
扱うことができない。したがって、動的なデータフロー
アプローチの利点は、ハードウェア又はソフトウェアで
の実現において見いだされるものではなく、データフロ
ーパラメータ（data flow parameter）、すなわち全て
のブロックの出力要素の数に対する入力要素の数が既知
であるときは、非常に有効なコード又はハードウェアレ
イアウトのみを生成することができることである。
は、デジタルシグナルプロセッシングシステムを記述し
たブロックダイアグラムを用いる。ブロックダイアグラ
ムにおいて、デジタルシグナルプロセッシングシステム
の動作は、ブロックによって表され、ブロック間のデー
タ要素のフローは、矢印によって表される。現代のシミ
ュレータは、完全な動的データフローアプローチ（full
dynamic data flow approach）に基づいている。これ
は、デジタルシグナルプロセッシングシステムの信号処
理動作を実行するために必要とされる全てのデータ要素
が、それらの入力端子で利用できるようになると直ち
に、ブロックが活性化（activate）されることを意味す
る。一方、ハードウェアで実現するためのチップ合成ツ
ール（chipsynthesis tool）及びチップレイアウトツー
ル（chip layout tool）、並びにソフトウェアで実現す
るためのシグナルプロセッサコンパイラ（signal proce
ssor compiler）は、スケーラブルな静的データフロー
ブロック（scalable staticdata flow block）しか取り
扱うことができない。したがって、動的なデータフロー
アプローチの利点は、ハードウェア又はソフトウェアで
の実現において見いだされるものではなく、データフロ
ーパラメータ（data flow parameter）、すなわち全て
のブロックの出力要素の数に対する入力要素の数が既知
であるときは、非常に有効なコード又はハードウェアレ
イアウトのみを生成することができることである。
【０００５】そのような固定データフローパラメータを
有するスケーラブルな静的データフローブロックＢ１を
図１０に示す。このブロックＢ１は、３つの入力要素か
らなる入力信号Ｓ１が供給され、常に、７つの出力要素
からなる出力信号Ｓ２を生成する。ソフトウェアの実行
によるコード生成では、信号の値は、コンパイル時又は
初期化段階で割り当てられた固定サイズであって、例え
ばポインタ動作によって管理されるバッファに記憶され
る。この種類のコードは、 例えばＣＯＳＳＡＰ ＤＳ
Ｐコードジェネレータ（COSSAP DSP generator）によっ
て効率的に生成される。
有するスケーラブルな静的データフローブロックＢ１を
図１０に示す。このブロックＢ１は、３つの入力要素か
らなる入力信号Ｓ１が供給され、常に、７つの出力要素
からなる出力信号Ｓ２を生成する。ソフトウェアの実行
によるコード生成では、信号の値は、コンパイル時又は
初期化段階で割り当てられた固定サイズであって、例え
ばポインタ動作によって管理されるバッファに記憶され
る。この種類のコードは、 例えばＣＯＳＳＡＰ ＤＳ
Ｐコードジェネレータ（COSSAP DSP generator）によっ
て効率的に生成される。
【０００６】上述したように、この方法によって動的デ
ータフローブロック用のコードを生成することができな
いということは、重大な欠点である。
ータフローブロック用のコードを生成することができな
いということは、重大な欠点である。
【０００７】
【発明が解決しようとする課題】本発明は、上述した従
来の実情に鑑みてなされたものであり、本発明の目的
は、高いレベルのシミュレーションから、シグナルプロ
セッサターゲットにおいてソフトウェアとして実行され
るインプリメンテーション又はハードウェアインプリメ
ンテーションまでの設計フローを、改善し、また、動的
データフローブロックを、そのようなマルチプロセッサ
システム、マルチタスクシステム又はマルチスレッドシ
ステムにおいて、処理することができるようにすること
である。
来の実情に鑑みてなされたものであり、本発明の目的
は、高いレベルのシミュレーションから、シグナルプロ
セッサターゲットにおいてソフトウェアとして実行され
るインプリメンテーション又はハードウェアインプリメ
ンテーションまでの設計フローを、改善し、また、動的
データフローブロックを、そのようなマルチプロセッサ
システム、マルチタスクシステム又はマルチスレッドシ
ステムにおいて、処理することができるようにすること
である。
【０００８】
【課題を解決するための手段】本発明に係る動的データ
フローブデザイン生成方法は、静的又はスケーラブルな
静的データフローサブデザインによって動作するマルチ
プロセッサシステム、マルチタスクシステム又はマルチ
スレッドシステムにおける動的データフローデザインを
生成する方法において、データ要素からなり、第１のデ
ータレートを有する第１の静的又はスケーラブルな静的
データフロー信号を、第１のプロセッサ、タスク又はス
レッドに割り当てるステップと、データ要素からなり、
第１のデータレート以下の第２のデータレートを有する
第２の静的又はスケーラブルな静的データフロー信号
を、第２のプロセッサ、タスク又はスレッドに割り当て
るステップと、第１のプロセッサ、タスク又はスレッド
と第２のプロセッサ、タスク又はスレッドとを、第１の
データレートと第２のデータレートを適合させる相互処
理ユニットを介して、リンクさせるステップとを有す
る。
フローブデザイン生成方法は、静的又はスケーラブルな
静的データフローサブデザインによって動作するマルチ
プロセッサシステム、マルチタスクシステム又はマルチ
スレッドシステムにおける動的データフローデザインを
生成する方法において、データ要素からなり、第１のデ
ータレートを有する第１の静的又はスケーラブルな静的
データフロー信号を、第１のプロセッサ、タスク又はス
レッドに割り当てるステップと、データ要素からなり、
第１のデータレート以下の第２のデータレートを有する
第２の静的又はスケーラブルな静的データフロー信号
を、第２のプロセッサ、タスク又はスレッドに割り当て
るステップと、第１のプロセッサ、タスク又はスレッド
と第２のプロセッサ、タスク又はスレッドとを、第１の
データレートと第２のデータレートを適合させる相互処
理ユニットを介して、リンクさせるステップとを有す
る。
【０００９】
【発明の実施の形態】以下、本発明に係る動的データフ
ローブデザイン生成方法について、図面を参照しながら
説明する。
ローブデザイン生成方法について、図面を参照しながら
説明する。
【００１０】図１は、本発明を適用した動的データフロ
ーブロック（dynamic data flow block）を介して、２
つの静的データフロードメイン（static data flow dom
ain）を接続した構成を示すブロック図である。図１に
示すように、動的データフローブロックＢ２には２つの
静的データフロードメインＤ１，Ｄ２が接続されてい
る。これらのドメインＤ１，Ｄ２は、スケーラブルな静
的データフロー（scalablestatic data flow）だけを有
する任意の数のブロックから構成されている。本発明で
は、これらのドメインＤ１，Ｄ２が動的データフローブ
ロックＢ２を介して接続されることによって、ドメイン
Ｄ１，Ｄ２を表す各プロセッサ（processor）、タスク
（task）又はスレッド（thread）は、有効な静的なスケ
ーラブルなデータフローコード（static scalable data
flow code）を実行することができ、全て設計を動的デ
ータフロー型（dynamic data flow type）で行うことが
できる。
ーブロック（dynamic data flow block）を介して、２
つの静的データフロードメイン（static data flow dom
ain）を接続した構成を示すブロック図である。図１に
示すように、動的データフローブロックＢ２には２つの
静的データフロードメインＤ１，Ｄ２が接続されてい
る。これらのドメインＤ１，Ｄ２は、スケーラブルな静
的データフロー（scalablestatic data flow）だけを有
する任意の数のブロックから構成されている。本発明で
は、これらのドメインＤ１，Ｄ２が動的データフローブ
ロックＢ２を介して接続されることによって、ドメイン
Ｄ１，Ｄ２を表す各プロセッサ（processor）、タスク
（task）又はスレッド（thread）は、有効な静的なスケ
ーラブルなデータフローコード（static scalable data
flow code）を実行することができ、全て設計を動的デ
ータフロー型（dynamic data flow type）で行うことが
できる。
【００１１】動的データフローブロックＢ２は、第１の
ドメインＤ１から信号Ｓ３が供給されるデータ入力端子
と、第１のドメインＤ１から信号Ｓ４が供給されるイネ
ーブル入力端子と、第２のドメインＤ２に信号Ｓ５を出
力する出力端子を備え、この動的データフローブロック
Ｂ２の振る舞いは、信号Ｓ３のデータレートと信号Ｓ４
データレートが同じであるということを前提条件とし
て、定義される。動的データフローブロックＢ２は、イ
ネーブル入力端子における要素（element）の値が０で
あるかを判定する。該当するときは、データ入力端子の
対応する要素が破棄（discard）される。一方、イネー
ブル入力端子における要素の値が０でないときは、デー
タ入力端子の対応する要素は、出力信号Ｓ５を生成する
ために動的データフローブロックＢ２の出力に伝達（pr
opagate）される。
ドメインＤ１から信号Ｓ３が供給されるデータ入力端子
と、第１のドメインＤ１から信号Ｓ４が供給されるイネ
ーブル入力端子と、第２のドメインＤ２に信号Ｓ５を出
力する出力端子を備え、この動的データフローブロック
Ｂ２の振る舞いは、信号Ｓ３のデータレートと信号Ｓ４
データレートが同じであるということを前提条件とし
て、定義される。動的データフローブロックＢ２は、イ
ネーブル入力端子における要素（element）の値が０で
あるかを判定する。該当するときは、データ入力端子の
対応する要素が破棄（discard）される。一方、イネー
ブル入力端子における要素の値が０でないときは、デー
タ入力端子の対応する要素は、出力信号Ｓ５を生成する
ために動的データフローブロックＢ２の出力に伝達（pr
opagate）される。
【００１２】したがって、データ出力端子で一定（give
n）の数の値を生成するためにデータ入力端子で必要と
される要素数は、イネーブル入力端子に供給される要素
の値に依存する。
n）の数の値を生成するためにデータ入力端子で必要と
される要素数は、イネーブル入力端子に供給される要素
の値に依存する。
【００１３】なお、イネーブル入力端子における要素の
値が０とき、データ入力端子の対応する要素を破棄する
ようにしているが、０ではなく他の所定の値としてもよ
い。この場合、イネーブル入力端子の要素の値が所定値
かを判定し、所定の値のときに、データ入力端子の対応
する要素が破棄され、所定の値でないときに、データ入
力端子の対応する要素が動的データフローブロックＢ２
の出力に伝達されるようにする。
値が０とき、データ入力端子の対応する要素を破棄する
ようにしているが、０ではなく他の所定の値としてもよ
い。この場合、イネーブル入力端子の要素の値が所定値
かを判定し、所定の値のときに、データ入力端子の対応
する要素が破棄され、所定の値でないときに、データ入
力端子の対応する要素が動的データフローブロックＢ２
の出力に伝達されるようにする。
【００１４】図１に示す具体例では、動的データフロー
ブロックＢ２から出力される信号Ｓ５は、所定の時間内
に３つの要素を含んでいる。データ入力信号Ｓ３は、こ
の所定の時間内に３＋ｘ個の要素を含んでいる。そし
て、データ入力信号Ｓ３とイネーブル入力信号Ｓ４が同
じデータレートを有するので、イネーブル入力信号Ｓ４
も、所定の時間内に３＋ｘ個の要素を含む。
ブロックＢ２から出力される信号Ｓ５は、所定の時間内
に３つの要素を含んでいる。データ入力信号Ｓ３は、こ
の所定の時間内に３＋ｘ個の要素を含んでいる。そし
て、データ入力信号Ｓ３とイネーブル入力信号Ｓ４が同
じデータレートを有するので、イネーブル入力信号Ｓ４
も、所定の時間内に３＋ｘ個の要素を含む。
【００１５】したがって、本発明を適用したこの具体例
の動的データフローは、動的データフローブロックＢ２
の出力信号Ｓ５を、所定の時間内に固定された数、例え
ば３個の要素が供給される第２のドメインＤ２に割り当
てるとともに、出力端子の所定時間内における要素の数
よりも大きな任意の数、例えば３＋ｘ個の要素を含んで
いる動的データフローブロックＢ２の入力信号Ｓ３，Ｓ
４を、第１のドメインＤ１に割り当てることによって、
実現される。ここで、ｘは、任意の数であり、また、一
定である必要はない。このデザイン（design）も、ま
た、第１のドメインＤ１を表す第１のプロセッサ、タス
ク又はスレッドが第１のデータレートを有し、入力信号
Ｓ３，Ｓ４を動的データフローブロックＢ２に出力する
とともに、第２のドメインＤ２を表す第２のプロセッ
サ、タスク又はスレッドが、動的データフローブロック
Ｂ２からの第１のデータレート以下の第２のデータレー
トの出力信号Ｓ５が供給される構成によって、特定され
る。
の動的データフローは、動的データフローブロックＢ２
の出力信号Ｓ５を、所定の時間内に固定された数、例え
ば３個の要素が供給される第２のドメインＤ２に割り当
てるとともに、出力端子の所定時間内における要素の数
よりも大きな任意の数、例えば３＋ｘ個の要素を含んで
いる動的データフローブロックＢ２の入力信号Ｓ３，Ｓ
４を、第１のドメインＤ１に割り当てることによって、
実現される。ここで、ｘは、任意の数であり、また、一
定である必要はない。このデザイン（design）も、ま
た、第１のドメインＤ１を表す第１のプロセッサ、タス
ク又はスレッドが第１のデータレートを有し、入力信号
Ｓ３，Ｓ４を動的データフローブロックＢ２に出力する
とともに、第２のドメインＤ２を表す第２のプロセッ
サ、タスク又はスレッドが、動的データフローブロック
Ｂ２からの第１のデータレート以下の第２のデータレー
トの出力信号Ｓ５が供給される構成によって、特定され
る。
【００１６】表１は、動的データフローの要素の具体的
な値を示す表である。例えばｘ＝２のときは、信号要素
は５個となり、所定の期間内に、５個の要素が、動的デ
ータフローブロックＢ２に入力され、動的データフロー
ブロックＢ２から３つの要素が出力される。
な値を示す表である。例えばｘ＝２のときは、信号要素
は５個となり、所定の期間内に、５個の要素が、動的デ
ータフローブロックＢ２に入力され、動的データフロー
ブロックＢ２から３つの要素が出力される。
【００１７】
【表１】
【００１８】上述したように、現代のシミュレータ（si
mulator）、例えばＣＯＳＳＡＰシミュレータは、異な
るプロセッサ、タスク又はスレッドに動的データフロー
型のブロックの入力及び出力信号を割り当てることな
く、直接的な方法で、動的データフローをシミュレート
することができる。一方、本発明では、動的データフロ
ーブロックの入力及び出力信号は、異なるドメインに割
り当てられ、非常に有効なコード又はハードウェアが、
利用可能なチップ合成ツール（chip synthesis tool）
及びチップレイアウトツール（chip layout tool）、又
はコードジェネレータ（code generator）を有するシミ
ュレーションに用いられるブロックダイアグラムに基づ
いて、自動的に生成される。
mulator）、例えばＣＯＳＳＡＰシミュレータは、異な
るプロセッサ、タスク又はスレッドに動的データフロー
型のブロックの入力及び出力信号を割り当てることな
く、直接的な方法で、動的データフローをシミュレート
することができる。一方、本発明では、動的データフロ
ーブロックの入力及び出力信号は、異なるドメインに割
り当てられ、非常に有効なコード又はハードウェアが、
利用可能なチップ合成ツール（chip synthesis tool）
及びチップレイアウトツール（chip layout tool）、又
はコードジェネレータ（code generator）を有するシミ
ュレーションに用いられるブロックダイアグラムに基づ
いて、自動的に生成される。
【００１９】図２は、ＣＯＳＳＡＰシミュレータに用い
ることができ、非常に有効なコード又はハードウェアを
生成することができる本発明を適用した動的データフロ
ーブロックダイアグラムを示す図である。図２も、ま
た、図１の動的データフローブロックＢ２を示してい
る。動的データフローブロックＢ２へのデータ入力信号
Ｓ３及びイネーブル入力信号Ｓ４は、第１のドメインＤ
１を表すソースブロック（source block）Ｂ３によって
生成され、動的データフローブロックＢ２の出力信号Ｓ
５は、第２のドメインＤ２を表すシンクブロック（sink
block）Ｂ４に供給される。
ることができ、非常に有効なコード又はハードウェアを
生成することができる本発明を適用した動的データフロ
ーブロックダイアグラムを示す図である。図２も、ま
た、図１の動的データフローブロックＢ２を示してい
る。動的データフローブロックＢ２へのデータ入力信号
Ｓ３及びイネーブル入力信号Ｓ４は、第１のドメインＤ
１を表すソースブロック（source block）Ｂ３によって
生成され、動的データフローブロックＢ２の出力信号Ｓ
５は、第２のドメインＤ２を表すシンクブロック（sink
block）Ｂ４に供給される。
【００２０】ＣＯＳＳＡＰシミュレータでは、ブロック
を分割してその一部を、異なるプロセッサ、タスク又は
スレッドに割り当てることはできないので、シンクブロ
ックＢ４が第２のプロセッサＰ２に割り当てられるのと
同様に、ソースブロックＢ３だけが第１のプロセッサＰ
１及び動的データフローブロックＢ２に割り当てられ
る。これらのプロセッサＰ１，Ｐ２に対するマルチＤＳ
Ｐコードジェネレータ（multi-DSP code generator）
は、２つの独立した静的データフローコード又はチップ
合成（chip synthesis）ツールを生成することができ、
チップレイアウトツールは、独立したハードウェアイン
プリメンテーション（hardware implementation）を生
成することができる。また、ソースブロックＢ３から出
力されるデータ入力信号Ｓ３及びイネーブル入力信号Ｓ
４は、完全に動的データフローデザインが生成されるよ
うに、第１のプロセッサＰ１の領域と第２のプロセッサ
Ｐ２の領域間の「境界（border）」を横切らなければな
らない。
を分割してその一部を、異なるプロセッサ、タスク又は
スレッドに割り当てることはできないので、シンクブロ
ックＢ４が第２のプロセッサＰ２に割り当てられるのと
同様に、ソースブロックＢ３だけが第１のプロセッサＰ
１及び動的データフローブロックＢ２に割り当てられ
る。これらのプロセッサＰ１，Ｐ２に対するマルチＤＳ
Ｐコードジェネレータ（multi-DSP code generator）
は、２つの独立した静的データフローコード又はチップ
合成（chip synthesis）ツールを生成することができ、
チップレイアウトツールは、独立したハードウェアイン
プリメンテーション（hardware implementation）を生
成することができる。また、ソースブロックＢ３から出
力されるデータ入力信号Ｓ３及びイネーブル入力信号Ｓ
４は、完全に動的データフローデザインが生成されるよ
うに、第１のプロセッサＰ１の領域と第２のプロセッサ
Ｐ２の領域間の「境界（border）」を横切らなければな
らない。
【００２１】プロセッサＰ１，Ｐ２間の境界を横切るこ
のパスは、両方のプロセッサの異なるデータレートを適
合させる相互処理ユニット（inter processing unit）
を介して実行され、したがって、相互処理ユニットは、
動的データフローブロックＢ２の機能を、上述したよう
に、実行する。
のパスは、両方のプロセッサの異なるデータレートを適
合させる相互処理ユニット（inter processing unit）
を介して実行され、したがって、相互処理ユニットは、
動的データフローブロックＢ２の機能を、上述したよう
に、実行する。
【００２２】図３は、図２に示す動的データフローブロ
ックダイアグラムを、例えばマルチＤＳＰコードジェネ
レータとしたときの構成を示すブロック図である。図３
に示すように、動的データフローブロックＢ２は、デー
タ入力端子から入力される全ての要素をデータ出力端子
からそのまま出力するとともに、イネーブル入力端子か
ら入力される全ての要素を破棄する「ダミーブロック
（dummy block）」であり、動的データフローブロック
Ｂ２の全て機能性は、ブロックＢ５〜Ｂ８及びＬ１で実
行される。シミュレーティングツールは、ブロックの全
ての入出力信号及びプロセッサの境界を通過する全ての
信号を適切に定義することが必要であり、図３において
は、動的データフローブロックＢ２は示しているだけで
ある。
ックダイアグラムを、例えばマルチＤＳＰコードジェネ
レータとしたときの構成を示すブロック図である。図３
に示すように、動的データフローブロックＢ２は、デー
タ入力端子から入力される全ての要素をデータ出力端子
からそのまま出力するとともに、イネーブル入力端子か
ら入力される全ての要素を破棄する「ダミーブロック
（dummy block）」であり、動的データフローブロック
Ｂ２の全て機能性は、ブロックＢ５〜Ｂ８及びＬ１で実
行される。シミュレーティングツールは、ブロックの全
ての入出力信号及びプロセッサの境界を通過する全ての
信号を適切に定義することが必要であり、図３において
は、動的データフローブロックＢ２は示しているだけで
ある。
【００２３】図３に示すように、ソースブロックＢ３に
よって生成される信号Ｓ３は、プロセッサ間通信（Inte
r Processor Communication：以下、ＩＰＣという。）
外部ブロックＢ５に供給され、ソースブロックＢ３によ
って生成される信号Ｓ４も、またＩＰＣ外部ブロックＢ
７に供給される。ＩＰＣ外部ブロックＢ５とＩＰＣブロ
ック外部ブロックＢ７の両方は、第１のプロセッサＰ１
に割り当てられる。一方、ブロックＢ６内のＩＰＣは、
信号Ｓ３ａを生成し、ブロックＢ８内のＩＰＣは、信号
Ｓ４ａを生成する。ブロックＢ６内のＩＰＣとブロック
Ｂ８内のＩＰＣの両方は、第２のプロセッサＰ２に割り
当てられる。形態上の観点からは、ブロックＢ６のＩＰ
Ｃによって生成される信号Ｓ３ａは、ＩＰＣ外部ブロッ
クＢ５に供給される信号Ｓ３に対応し、ブロックＢ８の
ＩＰＣによって生成される信号Ｓ４ａは、ＩＰＣ外部ブ
ロックＢ７に供給される信号Ｓ４に対応している。これ
らの信号Ｓ３，Ｓ４は、ＩＰＣライブラリ（library）
Ｌ１を介してプロセッサの境界を横切る。信号Ｓ３ａと
信号Ｓ４ａはそれぞれ、動的データフローブロックＢ２
のデータ入力信号とイネーブル入力信号として用いら
れ、動的データフローブロックＢ２は、出力信号Ｓ５を
生成してシンクブロックＢ４に供給する。上述したよう
に、実際的な観点からは、動的データフローブロックＢ
２は、シミュレータがそれ自身を参照するので、もはや
動的データフロー型ではないが、全てのデータ要素をそ
の出力にコピーするとともに、そのイネーブル入力信号
を無視する。このように、動的データフローブロックＢ
２は、実際には静的データフローブロックであり、コー
ドジェネレータ、又はチップ合成ツール及びチップレイ
アウトツールは、特別な処理なしで、コード又はハード
ウェアにそれを挿入することができる。動的データフロ
ーの機能（capability）は、ライブラリＬ１に移動さ
れ、このライブラリＬ１を呼び出す（call）全てのブロ
ックＢ５〜Ｂ８が、マルチＤＳＰコードジェネレータ、
チップ合成ツール又はチップレイアウトツールによって
自動的に挿入され、信号は、ここでプロセッサの境界を
横切る。これらのＩＰＣブロックＢ５〜Ｂ８は、通常の
信号シンク又は信号ソースのように見え、すなわちＩＰ
Ｃ外部ブロックＢ５，Ｂ７は、信号シンクであり、ブロ
ックＢ６，Ｂ８内のＩＰＣは、信号ソースである。これ
は、ＩＰＣドライバ機構によってなされ、通常の方法で
信号に割り当てられるアーキテクチャファイル及び属性
（attribute）によって、制御される。
よって生成される信号Ｓ３は、プロセッサ間通信（Inte
r Processor Communication：以下、ＩＰＣという。）
外部ブロックＢ５に供給され、ソースブロックＢ３によ
って生成される信号Ｓ４も、またＩＰＣ外部ブロックＢ
７に供給される。ＩＰＣ外部ブロックＢ５とＩＰＣブロ
ック外部ブロックＢ７の両方は、第１のプロセッサＰ１
に割り当てられる。一方、ブロックＢ６内のＩＰＣは、
信号Ｓ３ａを生成し、ブロックＢ８内のＩＰＣは、信号
Ｓ４ａを生成する。ブロックＢ６内のＩＰＣとブロック
Ｂ８内のＩＰＣの両方は、第２のプロセッサＰ２に割り
当てられる。形態上の観点からは、ブロックＢ６のＩＰ
Ｃによって生成される信号Ｓ３ａは、ＩＰＣ外部ブロッ
クＢ５に供給される信号Ｓ３に対応し、ブロックＢ８の
ＩＰＣによって生成される信号Ｓ４ａは、ＩＰＣ外部ブ
ロックＢ７に供給される信号Ｓ４に対応している。これ
らの信号Ｓ３，Ｓ４は、ＩＰＣライブラリ（library）
Ｌ１を介してプロセッサの境界を横切る。信号Ｓ３ａと
信号Ｓ４ａはそれぞれ、動的データフローブロックＢ２
のデータ入力信号とイネーブル入力信号として用いら
れ、動的データフローブロックＢ２は、出力信号Ｓ５を
生成してシンクブロックＢ４に供給する。上述したよう
に、実際的な観点からは、動的データフローブロックＢ
２は、シミュレータがそれ自身を参照するので、もはや
動的データフロー型ではないが、全てのデータ要素をそ
の出力にコピーするとともに、そのイネーブル入力信号
を無視する。このように、動的データフローブロックＢ
２は、実際には静的データフローブロックであり、コー
ドジェネレータ、又はチップ合成ツール及びチップレイ
アウトツールは、特別な処理なしで、コード又はハード
ウェアにそれを挿入することができる。動的データフロ
ーの機能（capability）は、ライブラリＬ１に移動さ
れ、このライブラリＬ１を呼び出す（call）全てのブロ
ックＢ５〜Ｂ８が、マルチＤＳＰコードジェネレータ、
チップ合成ツール又はチップレイアウトツールによって
自動的に挿入され、信号は、ここでプロセッサの境界を
横切る。これらのＩＰＣブロックＢ５〜Ｂ８は、通常の
信号シンク又は信号ソースのように見え、すなわちＩＰ
Ｃ外部ブロックＢ５，Ｂ７は、信号シンクであり、ブロ
ックＢ６，Ｂ８内のＩＰＣは、信号ソースである。これ
は、ＩＰＣドライバ機構によってなされ、通常の方法で
信号に割り当てられるアーキテクチャファイル及び属性
（attribute）によって、制御される。
【００２４】本発明では、ＩＰＣライブラリＬ１は、Ｉ
ＰＣ外部ブロックからイネーブル信号とデータ信号を一
つずつ受信する機能、全ての信号を別々のバッファに記
憶する機能、データとイネーブルを正しく対応させる機
能、データを検索（retrieve）する機能、及びダミー値
（dummy value）を取り除く又はスタッフィング値（stu
ffing value）を挿入する機能を有し、ブロック内の対
応するＩＰＣの１つは、適切な出力信号を生成し、ブロ
ック内の他のＩＰＣは、破棄される出力信号を生成す
る。
ＰＣ外部ブロックからイネーブル信号とデータ信号を一
つずつ受信する機能、全ての信号を別々のバッファに記
憶する機能、データとイネーブルを正しく対応させる機
能、データを検索（retrieve）する機能、及びダミー値
（dummy value）を取り除く又はスタッフィング値（stu
ffing value）を挿入する機能を有し、ブロック内の対
応するＩＰＣの１つは、適切な出力信号を生成し、ブロ
ック内の他のＩＰＣは、破棄される出力信号を生成す
る。
【００２５】このＩＰＣライブラリＬ１は、第１のプロ
セッサＰ１と第２のプロセッサＰ２は、すなわち第１の
タスク又はスレッドと第２のタスク又はスレッドとの異
なる又は同じデータレートを適合させる。ＩＰＣライブ
ラリＬ１は、第１の静的データフロードメインＤ１、す
なわち第１のプロセッサＰ１、第１のタスク又は第１の
スレッドと、第２の静的データフロードメインＤ２、す
なわち第２のプロセッサＰ２、第２のタスク又は第２の
スレッドとの両方によってアクセスされる。アクセス制
御は、例えば、オペレーティングシステムにインターフ
ェースするセマフォ（semaphore）技術によって実現さ
れる。基本的に、セマフォは、リソースのアクセスを制
御するカウンタ（counter）である。プロセッサ、タス
ク又はスレッドがセマフォを要求すると、以下の２つの
結果が得られる。カウンタが０でないときは、それが減
算（decrement）されて、スレッドは直ちに継続（conti
nue）し、又は、他のスレッドがこのセマフォを解放（r
elease）するまで、スレッドは阻止（block）される。
セッサＰ１と第２のプロセッサＰ２は、すなわち第１の
タスク又はスレッドと第２のタスク又はスレッドとの異
なる又は同じデータレートを適合させる。ＩＰＣライブ
ラリＬ１は、第１の静的データフロードメインＤ１、す
なわち第１のプロセッサＰ１、第１のタスク又は第１の
スレッドと、第２の静的データフロードメインＤ２、す
なわち第２のプロセッサＰ２、第２のタスク又は第２の
スレッドとの両方によってアクセスされる。アクセス制
御は、例えば、オペレーティングシステムにインターフ
ェースするセマフォ（semaphore）技術によって実現さ
れる。基本的に、セマフォは、リソースのアクセスを制
御するカウンタ（counter）である。プロセッサ、タス
ク又はスレッドがセマフォを要求すると、以下の２つの
結果が得られる。カウンタが０でないときは、それが減
算（decrement）されて、スレッドは直ちに継続（conti
nue）し、又は、他のスレッドがこのセマフォを解放（r
elease）するまで、スレッドは阻止（block）される。
【００２６】さらに、ＩＰＣライブラリＬ１は、マルチ
スレッドオペレーティングシステムにおいて、以下の機
能を備えている。ＩＰＣライブラリＬ１内のバッファが
一杯のときに、ブロック送信スレッドコマンド（block
sending thread command）を出力し、ＩＰＣライブラリ
Ｌ１内のバッファが空であるときに、ブロック受信スレ
ッドコマンド（block receiving thread command）を出
力する。
スレッドオペレーティングシステムにおいて、以下の機
能を備えている。ＩＰＣライブラリＬ１内のバッファが
一杯のときに、ブロック送信スレッドコマンド（block
sending thread command）を出力し、ＩＰＣライブラリ
Ｌ１内のバッファが空であるときに、ブロック受信スレ
ッドコマンド（block receiving thread command）を出
力する。
【００２７】図４は、本発明を適用した他の動的データ
フローブロックを示す図である。図４に示す動的データ
フローブロックＢ９は、上述した動的に値を取り去る
（remove）動的データフローブロックＢ２と対比して、
動的に値を挿入する。すなわち、動的データフローブロ
ックＢ９は、データ出力信号Ｓ６を出力するデータ出力
端子と、イネーブル信号Ｓ７が入力されるイネーブル入
力端子と、データ入力信号Ｓ８か入力される入力端子と
を備え、データ出力信号Ｓ６とイネーブル信号Ｓ７は同
じデータレートを有し、データ入力信号Ｓ８は、これら
以下のデータレートを有する。動的データフローブロッ
クＢ９の振る舞いは、以下のようになっている。イネー
ブル入力端子で受信されるイネーブル信号Ｓ７の要素の
値が０のとき、ダーミ要素がデータ出力端子から出力さ
れ、これがデータ出力信号Ｓ６となる。イネーブル入力
端子で受信されるイネーブル信号Ｓ７の要素の値が０で
ないとき、データ入力信号Ｓ８の次の要素が、データ出
力信号Ｓ６として伝達される。
フローブロックを示す図である。図４に示す動的データ
フローブロックＢ９は、上述した動的に値を取り去る
（remove）動的データフローブロックＢ２と対比して、
動的に値を挿入する。すなわち、動的データフローブロ
ックＢ９は、データ出力信号Ｓ６を出力するデータ出力
端子と、イネーブル信号Ｓ７が入力されるイネーブル入
力端子と、データ入力信号Ｓ８か入力される入力端子と
を備え、データ出力信号Ｓ６とイネーブル信号Ｓ７は同
じデータレートを有し、データ入力信号Ｓ８は、これら
以下のデータレートを有する。動的データフローブロッ
クＢ９の振る舞いは、以下のようになっている。イネー
ブル入力端子で受信されるイネーブル信号Ｓ７の要素の
値が０のとき、ダーミ要素がデータ出力端子から出力さ
れ、これがデータ出力信号Ｓ６となる。イネーブル入力
端子で受信されるイネーブル信号Ｓ７の要素の値が０で
ないとき、データ入力信号Ｓ８の次の要素が、データ出
力信号Ｓ６として伝達される。
【００２８】なお、イネーブル信号Ｓ７の要素の値が０
でないとき、データ入力信号Ｓ８の次の要素がデータ出
力信号Ｓ６として伝達されるようにしているが、例え
ば、０ではなく他の所定の値としてもよい。この場合、
イネーブル信号Ｓ７の要素の値が所定の値のときに、デ
ータ入力信号Ｓ８の次の要素がデータ出力信号Ｓ６とし
て伝達され、イネーブル信号Ｓ７の要素の値が所定の値
でないときに、ダーミ要素がデータ出力端子から出力さ
れる。
でないとき、データ入力信号Ｓ８の次の要素がデータ出
力信号Ｓ６として伝達されるようにしているが、例え
ば、０ではなく他の所定の値としてもよい。この場合、
イネーブル信号Ｓ７の要素の値が所定の値のときに、デ
ータ入力信号Ｓ８の次の要素がデータ出力信号Ｓ６とし
て伝達され、イネーブル信号Ｓ７の要素の値が所定の値
でないときに、ダーミ要素がデータ出力端子から出力さ
れる。
【００２９】表２は、動的データフローの要素の具体的
な値を示す表である。この表２において、ダミー要素に
対する‐１の値は、任意に選ばれ、機能に対しては有効
（significance）でない。これらの要素は、静的データ
フローの要件を満たす必要があるだけである。
な値を示す表である。この表２において、ダミー要素に
対する‐１の値は、任意に選ばれ、機能に対しては有効
（significance）でない。これらの要素は、静的データ
フローの要件を満たす必要があるだけである。
【００３０】
【表２】
【００３１】以下、ＩＰＣライブラリ内におけるタスク
の詳細な説明を理解しやすいように、一度には１つのタ
スクしか実行（run）することができない単一のプロセ
ッサシステム上で、セマフォによって制御されるタスク
スケジューリングの具体例について、図５を参照しなが
ら説明する。図５の右側は、タスクのとり得る状態を示
している。ハイレベル（high level）の実線は、タスク
が実行（run）されている状態を示し、ローレベル（low
revel）の実線は、タスクが実行待ち（readyto run）
の状態を示し、点線は、タスクが阻止（block）されて
いる状態を示している。
の詳細な説明を理解しやすいように、一度には１つのタ
スクしか実行（run）することができない単一のプロセ
ッサシステム上で、セマフォによって制御されるタスク
スケジューリングの具体例について、図５を参照しなが
ら説明する。図５の右側は、タスクのとり得る状態を示
している。ハイレベル（high level）の実線は、タスク
が実行（run）されている状態を示し、ローレベル（low
revel）の実線は、タスクが実行待ち（readyto run）
の状態を示し、点線は、タスクが阻止（block）されて
いる状態を示している。
【００３２】図５の左側は、２つの異なるタスク、すな
わちバッファに書き込むタスク１とバッファから読み出
すタスク２の状態を示すとともに、バッファに対応した
２つのセマフォの値、すなわちバッファが空ではないセ
マフォ（buffer not empty semaphore：以下、空でない
バッファセマフォという。）と、バッファが一杯でない
セマフォ（buffer not full semaphore：以下、一杯で
ないバッファセマフォという。）と示している。図５に
示すように、初期段階においては、タスク１は実行状態
であり、タスク２は阻止状態であり、空でないバッファ
セマフォの値は０であり、一杯でないバッファセマフォ
の値は１である。空でないバッファセマフォの値が０で
ある間は、タスク２は阻止され、一杯でないバッファセ
マフォの値が１である間は、タスク１は実行することが
できる。タスク１によってバッファに何かが書き込まれ
ると、空でないバッファセマフォは、０から１にセット
される。したがって、タスク２は、もはや阻止されず、
実行待ち状態になり、一方、タスク１は、実行中である
ので、一杯でないバッファセマフォの値がバッファが一
杯であることを示す０に変更されるまでは書込を続け
る。そして、一杯でないバッファセマフォの値が０にな
ると、タスク１は、阻止され、どんな要素もバッファに
書き込まれることはない。したがって、タスク２は、そ
の状態を実行待ちから実行状態に変更することができ、
バッファから要素が読み出され、その後、バッファが一
杯になることはないので、一杯でないバッファセマフォ
は、再び１にセットされる。そして、タスク１は、その
状態を阻止状態から実行待ち状態に変更する。
わちバッファに書き込むタスク１とバッファから読み出
すタスク２の状態を示すとともに、バッファに対応した
２つのセマフォの値、すなわちバッファが空ではないセ
マフォ（buffer not empty semaphore：以下、空でない
バッファセマフォという。）と、バッファが一杯でない
セマフォ（buffer not full semaphore：以下、一杯で
ないバッファセマフォという。）と示している。図５に
示すように、初期段階においては、タスク１は実行状態
であり、タスク２は阻止状態であり、空でないバッファ
セマフォの値は０であり、一杯でないバッファセマフォ
の値は１である。空でないバッファセマフォの値が０で
ある間は、タスク２は阻止され、一杯でないバッファセ
マフォの値が１である間は、タスク１は実行することが
できる。タスク１によってバッファに何かが書き込まれ
ると、空でないバッファセマフォは、０から１にセット
される。したがって、タスク２は、もはや阻止されず、
実行待ち状態になり、一方、タスク１は、実行中である
ので、一杯でないバッファセマフォの値がバッファが一
杯であることを示す０に変更されるまでは書込を続け
る。そして、一杯でないバッファセマフォの値が０にな
ると、タスク１は、阻止され、どんな要素もバッファに
書き込まれることはない。したがって、タスク２は、そ
の状態を実行待ちから実行状態に変更することができ、
バッファから要素が読み出され、その後、バッファが一
杯になることはないので、一杯でないバッファセマフォ
は、再び１にセットされる。そして、タスク１は、その
状態を阻止状態から実行待ち状態に変更する。
【００３３】以上の説明からも明らかなように、動的デ
ータフローブロックＢ２，Ｂ９、又は第１のドメインＤ
１、すなわち第１のプロセッサＰ１、第１のタスク又は
第１のスレッドから、第２のドメインＤ２、すなわち第
２のプロセッサＰ２、第２のタスク又は第２のスレッド
への静的データフローを単に保証するブロック等の異な
る種類のブロックを実現するＩＰＣライブラリＬ１につ
いては、幾つかの種類がある。以下、３種類のＩＰＣラ
イブラリの機能について、図６〜図８を参照しながら説
明する。図６〜図８は、各ＩＰＣライブラリにおける書
込及び読出動作のフローチャートである。
ータフローブロックＢ２，Ｂ９、又は第１のドメインＤ
１、すなわち第１のプロセッサＰ１、第１のタスク又は
第１のスレッドから、第２のドメインＤ２、すなわち第
２のプロセッサＰ２、第２のタスク又は第２のスレッド
への静的データフローを単に保証するブロック等の異な
る種類のブロックを実現するＩＰＣライブラリＬ１につ
いては、幾つかの種類がある。以下、３種類のＩＰＣラ
イブラリの機能について、図６〜図８を参照しながら説
明する。図６〜図８は、各ＩＰＣライブラリにおける書
込及び読出動作のフローチャートである。
【００３４】ＤＳＰコードジェネレータ、又はチップ合
成ツール及びチップレイアウトツールは、読出及び書込
機能呼出（call）をそれぞれのＩＰＣライブラリに発
し、各ＩＰＣライブラリは、要素数を、読出又は書込機
能、及び要素番号をパラメータとする識別子に渡す。上
述した異なる機能名は、３つの種類のＩＰＣライブラリ
に対して用いられる。静的データフローでは、読出ブロ
ックは書込ブロックと同じ回数呼び出されることが、静
的又は動的データフローの読出／書込における同一信号
の呼出では、常に要素数を有することが保証されてい
る。
成ツール及びチップレイアウトツールは、読出及び書込
機能呼出（call）をそれぞれのＩＰＣライブラリに発
し、各ＩＰＣライブラリは、要素数を、読出又は書込機
能、及び要素番号をパラメータとする識別子に渡す。上
述した異なる機能名は、３つの種類のＩＰＣライブラリ
に対して用いられる。静的データフローでは、読出ブロ
ックは書込ブロックと同じ回数呼び出されることが、静
的又は動的データフローの読出／書込における同一信号
の呼出では、常に要素数を有することが保証されてい
る。
【００３５】図６は、イネーブル信号がデータ信号とし
て同じ向きを有するとき、すなわち図３に示すＩＰＣラ
イブラリＬ１におけるデータ及びイネーブル要素の書込
並びにデータ要素の読出を説明するためのフローチャー
トであり、それは、図１，２に示す動的データフローブ
ロックＢ２を実行するために用いられる。図６におい
て、左側のフローチャートは、データ要素をデータバッ
ファに書き込む方法を示し、中央左側のフローチャート
は、イネーブル要素をイネーブルバッファに書き込む方
法を定義し、中央右側のフローチャートは、データバッ
ファからのデータ要素を読み出す方法を定義し、右側の
レジェンド（legend）は、バッファアクセスを制御する
ために必要とされる異なるセマフォのシンボル（symbo
l）を示している。
て同じ向きを有するとき、すなわち図３に示すＩＰＣラ
イブラリＬ１におけるデータ及びイネーブル要素の書込
並びにデータ要素の読出を説明するためのフローチャー
トであり、それは、図１，２に示す動的データフローブ
ロックＢ２を実行するために用いられる。図６におい
て、左側のフローチャートは、データ要素をデータバッ
ファに書き込む方法を示し、中央左側のフローチャート
は、イネーブル要素をイネーブルバッファに書き込む方
法を定義し、中央右側のフローチャートは、データバッ
ファからのデータ要素を読み出す方法を定義し、右側の
レジェンド（legend）は、バッファアクセスを制御する
ために必要とされる異なるセマフォのシンボル（symbo
l）を示している。
【００３６】書込及び読出機能は、独立して動作してい
る異なるドメイン、すなわち異なるプロセッサ、タスク
又はスレッドからそれぞれ呼び出される。したがって、
１つのドメインがバッファを操作している間は、他の全
てのドメインは、阻止されなければならない。この処理
は、書込を行うドメイン又は読出を行うドメインが、デ
ータバッファとイネーブルバッファの両方をアクセスす
ることができることを示す有効なバッファアクセスセマ
フォ（buffer access semaphore）によって、行われ
る。
る異なるドメイン、すなわち異なるプロセッサ、タスク
又はスレッドからそれぞれ呼び出される。したがって、
１つのドメインがバッファを操作している間は、他の全
てのドメインは、阻止されなければならない。この処理
は、書込を行うドメイン又は読出を行うドメインが、デ
ータバッファとイネーブルバッファの両方をアクセスす
ることができることを示す有効なバッファアクセスセマ
フォ（buffer access semaphore）によって、行われ
る。
【００３７】また、一杯でないデータバッファセマフォ
（data buffer not full semaphore）は、データバッフ
ァが一杯のときに、データバッファにデータ要素を書き
込むドメインを阻止することを示し、一杯でないイネー
ブルバッファセマフォ（enable buffer not full semap
hore）は、イネーブルバッファが一杯のときに、イネー
ブルバッファにイネーブル要素を書き込むドメインを阻
止することを示し、空でないバッファセマフォ（buffer
not empty semaphore）は、両方のバッファが空でな
く、一方のバッファが空のときに、読出ドメインを阻止
することを示す。
（data buffer not full semaphore）は、データバッフ
ァが一杯のときに、データバッファにデータ要素を書き
込むドメインを阻止することを示し、一杯でないイネー
ブルバッファセマフォ（enable buffer not full semap
hore）は、イネーブルバッファが一杯のときに、イネー
ブルバッファにイネーブル要素を書き込むドメインを阻
止することを示し、空でないバッファセマフォ（buffer
not empty semaphore）は、両方のバッファが空でな
く、一方のバッファが空のときに、読出ドメインを阻止
することを示す。
【００３８】ステップＳ１において、データバッファに
データ要素を書き込むために、データ要素が利用できる
かが調べられる。データ要素が利用できるときは、ステ
ップＳ２において、一杯でないデータバッファセマフォ
を要求することにより、データバッファ内に空間（spac
e）が確保（wait）される。データバッファが一杯でな
い、すなわち一杯でないデータバッファセマフォが受信
されないときは、データバッファにデータ要素を書き込
みたいプロセスは、データバッファセマフォセマフォが
供給されるまで阻止される。一杯でないデータバッファ
セマフォが供給されると、ステップＳ３において、デー
タバッファ及びイネーブルバッファは、バッファアクセ
スセマフォを要求することにより、両バッファがデータ
要素を書き込むルーチン（routine）によってだけ変更
されるようにロック（lock）される。バッファアクセス
セマフォ受信の後、ステップＳ４において、データバッ
ファが一杯でなく、データ要素が利用可能かが調べられ
る。そして、該当する間、ステップＳ５において、デー
タ要素がデータバッファに書き込まれる。ステップＳ４
においてデータバッファが一杯、又はもはやデータ要素
が利用できないかのいずれかのときは、ステップＳ６に
おいて、データ要素及びイネーブル要素がそれぞれのバ
ッファにあるかが調べられる。両方のバッファに要素が
あるときは、ステップＳ７において、空でないバッファ
セマフォがセットされる。ステップＳ６において、デー
タバッファ又はイネーブルバッファのどちらかが要素を
含まず、又はステップＳ７において空でないバッファセ
マフォがセットされているときは、ステップＳ８におい
て、データバッファが一杯か否かが調べられる。データ
バッファが一杯でないときは、ステップＳ９において、
一杯でないデータバッファセマフォは、解放される。ス
テップＳ８においてデータバッファが一杯であったと
き、又はステップＳ９において一杯でないデータバッフ
ァセマフォが解放された後、ステップＳ１０において、
両方のバッファ、すなわちデータバッファ及びイネーブ
ルバッファは、バッファアクセスセマフォを解放するこ
とによって、アンロック（unlock）される。そして、ス
テップＳ１の状態、すなわちデータ要素が利用可能な状
態おける動作（operation）は、対応するドメインがデ
ータ要素を書き込むのを停止するまで、ステップＳ２〜
Ｓ１０において繰り返される。
データ要素を書き込むために、データ要素が利用できる
かが調べられる。データ要素が利用できるときは、ステ
ップＳ２において、一杯でないデータバッファセマフォ
を要求することにより、データバッファ内に空間（spac
e）が確保（wait）される。データバッファが一杯でな
い、すなわち一杯でないデータバッファセマフォが受信
されないときは、データバッファにデータ要素を書き込
みたいプロセスは、データバッファセマフォセマフォが
供給されるまで阻止される。一杯でないデータバッファ
セマフォが供給されると、ステップＳ３において、デー
タバッファ及びイネーブルバッファは、バッファアクセ
スセマフォを要求することにより、両バッファがデータ
要素を書き込むルーチン（routine）によってだけ変更
されるようにロック（lock）される。バッファアクセス
セマフォ受信の後、ステップＳ４において、データバッ
ファが一杯でなく、データ要素が利用可能かが調べられ
る。そして、該当する間、ステップＳ５において、デー
タ要素がデータバッファに書き込まれる。ステップＳ４
においてデータバッファが一杯、又はもはやデータ要素
が利用できないかのいずれかのときは、ステップＳ６に
おいて、データ要素及びイネーブル要素がそれぞれのバ
ッファにあるかが調べられる。両方のバッファに要素が
あるときは、ステップＳ７において、空でないバッファ
セマフォがセットされる。ステップＳ６において、デー
タバッファ又はイネーブルバッファのどちらかが要素を
含まず、又はステップＳ７において空でないバッファセ
マフォがセットされているときは、ステップＳ８におい
て、データバッファが一杯か否かが調べられる。データ
バッファが一杯でないときは、ステップＳ９において、
一杯でないデータバッファセマフォは、解放される。ス
テップＳ８においてデータバッファが一杯であったと
き、又はステップＳ９において一杯でないデータバッフ
ァセマフォが解放された後、ステップＳ１０において、
両方のバッファ、すなわちデータバッファ及びイネーブ
ルバッファは、バッファアクセスセマフォを解放するこ
とによって、アンロック（unlock）される。そして、ス
テップＳ１の状態、すなわちデータ要素が利用可能な状
態おける動作（operation）は、対応するドメインがデ
ータ要素を書き込むのを停止するまで、ステップＳ２〜
Ｓ１０において繰り返される。
【００３９】ステップＳ１１において、イネーブルバッ
ファにイネーブル要素を書き込むために、イネーブル要
素が利用できるかが調べられる。イネーブル要素が利用
できるときは、ステップＳ１２において、一杯でないイ
ネーブルバッファセマフォを要求することにより、イネ
ーブルバッファ内に空間が確保される。イネーブルバッ
ファが一杯でない、すなわち一杯でないイネーブルバッ
ファセマフォが受信されないときは、イネーブルバッフ
ァにイネーブル要素を書き込みたいプロセスは、一杯で
ないイネーブルバッファセマフォが供給されるまで阻止
される。一杯でないイネーブルバッファセマフォが供給
されると、ステップＳ１３において、データバッファ及
びイネーブルバッファは、バッファアクセスセマフォを
要求することにより、両バッファがイネーブル要素を書
き込むルーチンによってだけ変更されるようにロックさ
れる。バッファアクセスセマフォの受信の後、ステップ
Ｓ１４において、イネーブルバッファが一杯でなく、イ
ネーブル要素が利用可能かが調べられる。そして、該当
する間、ステップＳ１５において、イネーブル要素がイ
ネーブルバッファに書き込まれる。ステップＳ１４にお
いてイネーブルバッファが一杯、又はもうイネーブル要
素が利用できないかのいずれかのときは、ステップＳ１
６において、データ要素及びイネーブル要素がそれぞれ
のバッファにあるかが調べられる。両方のバッファに要
素があるときは、ステップＳ１７において、空でないバ
ッファセマフォがセットされる。ステップＳ１６におい
てデータバッファ又はイネーブルバッファのどちらかが
要素を含まず、又はステップＳ１７において空でないバ
ッファセマフォがセットされているときは、ステップＳ
１８において、イネーブルバッファが一杯か否かが調べ
られる。イネーブルバッファが一杯でないときは、ステ
ップＳ１９において、一杯でないイネーブルバッファセ
マフォは、解放される。ステップＳ１８においてイネー
ブルバッファが一杯であったとき、又はステップＳ１９
において一杯でないイネーブルバッファセマフォが解放
された後、ステップＳ２０において、両方のバッファ、
すなわちデータバッファ及びイネーブルバッファは、バ
ッファアクセスセマフォを解放することによって、アン
ロックされる。そして、ステップＳ１１の状態、すなわ
ちイネーブル要素が利用可能な状態における動作は、対
応するドメインがデータ要素を書き込むのを停止するま
で、ステップＳ１２〜Ｓ２０において繰り返される。
ファにイネーブル要素を書き込むために、イネーブル要
素が利用できるかが調べられる。イネーブル要素が利用
できるときは、ステップＳ１２において、一杯でないイ
ネーブルバッファセマフォを要求することにより、イネ
ーブルバッファ内に空間が確保される。イネーブルバッ
ファが一杯でない、すなわち一杯でないイネーブルバッ
ファセマフォが受信されないときは、イネーブルバッフ
ァにイネーブル要素を書き込みたいプロセスは、一杯で
ないイネーブルバッファセマフォが供給されるまで阻止
される。一杯でないイネーブルバッファセマフォが供給
されると、ステップＳ１３において、データバッファ及
びイネーブルバッファは、バッファアクセスセマフォを
要求することにより、両バッファがイネーブル要素を書
き込むルーチンによってだけ変更されるようにロックさ
れる。バッファアクセスセマフォの受信の後、ステップ
Ｓ１４において、イネーブルバッファが一杯でなく、イ
ネーブル要素が利用可能かが調べられる。そして、該当
する間、ステップＳ１５において、イネーブル要素がイ
ネーブルバッファに書き込まれる。ステップＳ１４にお
いてイネーブルバッファが一杯、又はもうイネーブル要
素が利用できないかのいずれかのときは、ステップＳ１
６において、データ要素及びイネーブル要素がそれぞれ
のバッファにあるかが調べられる。両方のバッファに要
素があるときは、ステップＳ１７において、空でないバ
ッファセマフォがセットされる。ステップＳ１６におい
てデータバッファ又はイネーブルバッファのどちらかが
要素を含まず、又はステップＳ１７において空でないバ
ッファセマフォがセットされているときは、ステップＳ
１８において、イネーブルバッファが一杯か否かが調べ
られる。イネーブルバッファが一杯でないときは、ステ
ップＳ１９において、一杯でないイネーブルバッファセ
マフォは、解放される。ステップＳ１８においてイネー
ブルバッファが一杯であったとき、又はステップＳ１９
において一杯でないイネーブルバッファセマフォが解放
された後、ステップＳ２０において、両方のバッファ、
すなわちデータバッファ及びイネーブルバッファは、バ
ッファアクセスセマフォを解放することによって、アン
ロックされる。そして、ステップＳ１１の状態、すなわ
ちイネーブル要素が利用可能な状態における動作は、対
応するドメインがデータ要素を書き込むのを停止するま
で、ステップＳ１２〜Ｓ２０において繰り返される。
【００４０】ステップＳ２１において、データバッファ
からデータ要素を読み出すために、データ要素が読出ド
メインによって要求されているかが調べられる。ステッ
プＳ２１でデータ要素が要求されているときは、次のス
テップＳ２２が実行され、ＩＰＣライブラリは、空でな
いバッファセマフォを要求し、空でないバッファセマフ
ォが供給されるまで待機することにより、データバッフ
ァに要素がない限り、そのデータバッファからの要素の
読出を阻止する。空でないバッファセマフォが受信され
た後、ステップＳ２３において、データバッファ及びイ
ネーブルバッファアールは、バッファアクセスセマフォ
を要求することによって、ロックされる。ステップＳ２
４において、データバッファが空でないか、イネーブル
バッファは空でないか、及びデータ要素は要求されてい
るかが調べられ、該当するときは、ステップＳ２５にお
いて、次のイネーブル要素が０に等しいか否かが調べら
れる。ステップＳ２５においてイネーブル要素が０に等
しいときは、次のデータ要素は、ステップＳ２６におい
てスキップされ、ステップＳ２５においてイネーブル要
素が０に等しくないときは、ステップＳ２７において、
次のデータ要素が読み出される。ステップＳ２６又はス
テップＳ２７が実行された後、動作は、再びステップＳ
２４に戻り、データバッファが空になる、イネーブルバ
ッファが空になる、又はステップＳ２４においてデータ
要素が要求されなくなるまで繰り返される。この場合、
ステップＳ２８において一杯でないデータバッファセマ
フォ及び一杯でないイネーブルバッファセマフォをセッ
ト（set）することにより、データバッファ及びイネー
ブルバッファ内に空間があることが示される（flagge
d）。その後、ステップＳ２９において、データバッフ
ァが空か否かが調べられる。データバッファが空でない
ときは、ステップＳ３０において、空でないバッファセ
マフォが解放される。ステップＳ３０においてデータバ
ッファが空となり、又は空でないバッファセマフォが解
放された後、ステップＳ３１において、両方のバッファ
はアンロックされ、動作は再びステップＳ２１に戻り、
データ要素の要求がなくなるまで続く。
からデータ要素を読み出すために、データ要素が読出ド
メインによって要求されているかが調べられる。ステッ
プＳ２１でデータ要素が要求されているときは、次のス
テップＳ２２が実行され、ＩＰＣライブラリは、空でな
いバッファセマフォを要求し、空でないバッファセマフ
ォが供給されるまで待機することにより、データバッフ
ァに要素がない限り、そのデータバッファからの要素の
読出を阻止する。空でないバッファセマフォが受信され
た後、ステップＳ２３において、データバッファ及びイ
ネーブルバッファアールは、バッファアクセスセマフォ
を要求することによって、ロックされる。ステップＳ２
４において、データバッファが空でないか、イネーブル
バッファは空でないか、及びデータ要素は要求されてい
るかが調べられ、該当するときは、ステップＳ２５にお
いて、次のイネーブル要素が０に等しいか否かが調べら
れる。ステップＳ２５においてイネーブル要素が０に等
しいときは、次のデータ要素は、ステップＳ２６におい
てスキップされ、ステップＳ２５においてイネーブル要
素が０に等しくないときは、ステップＳ２７において、
次のデータ要素が読み出される。ステップＳ２６又はス
テップＳ２７が実行された後、動作は、再びステップＳ
２４に戻り、データバッファが空になる、イネーブルバ
ッファが空になる、又はステップＳ２４においてデータ
要素が要求されなくなるまで繰り返される。この場合、
ステップＳ２８において一杯でないデータバッファセマ
フォ及び一杯でないイネーブルバッファセマフォをセッ
ト（set）することにより、データバッファ及びイネー
ブルバッファ内に空間があることが示される（flagge
d）。その後、ステップＳ２９において、データバッフ
ァが空か否かが調べられる。データバッファが空でない
ときは、ステップＳ３０において、空でないバッファセ
マフォが解放される。ステップＳ３０においてデータバ
ッファが空となり、又は空でないバッファセマフォが解
放された後、ステップＳ３１において、両方のバッファ
はアンロックされ、動作は再びステップＳ２１に戻り、
データ要素の要求がなくなるまで続く。
【００４１】図７に、データ要素をデータバッファに書
き込む方法、イネーブル要素をイネーブルバッファに書
き込む方法、及びデータ要素をデータバッファから読み
出す方法を示す図であり、これらの方法は、図４に示す
動的データフローブロックＢ９をＩＰＣライブラリ内に
実現している。
き込む方法、イネーブル要素をイネーブルバッファに書
き込む方法、及びデータ要素をデータバッファから読み
出す方法を示す図であり、これらの方法は、図４に示す
動的データフローブロックＢ９をＩＰＣライブラリ内に
実現している。
【００４２】図７は、図６と同様に、左側のフローチャ
ートは、データ要素をデータバッファに書き込む方法を
示し、中央左側のフローチャートは、イネーブル要素を
イネーブルバッファに書き込む方法を定義し、中央右側
のフローチャートは、データバッファからのデータ要素
を読み出す方法を定義し、右側のレジェンドは、バッフ
ァアクセスを制御するために必要とされる異なるセマフ
ォのシンボルを示している。
ートは、データ要素をデータバッファに書き込む方法を
示し、中央左側のフローチャートは、イネーブル要素を
イネーブルバッファに書き込む方法を定義し、中央右側
のフローチャートは、データバッファからのデータ要素
を読み出す方法を定義し、右側のレジェンドは、バッフ
ァアクセスを制御するために必要とされる異なるセマフ
ォのシンボルを示している。
【００４３】ドメインのブロッキングは、図６に示す具
体例と同じように、セマフォによってなされる。
体例と同じように、セマフォによってなされる。
【００４４】データ要素をデータバッファに書き込むル
ーチンは、図６に示す具体例と同様なので、その説明は
省略する。
ーチンは、図６に示す具体例と同様なので、その説明は
省略する。
【００４５】イネーブル要素をイネーブルバッファに書
き込むルーチンは、図６に示す具体例に類似しているの
で、同一部分についてはその説明は省略し、異なる部分
のみにつて説明する。ここで、異なる部分には*を付け
ている。すなわち、図６に示す具体例のステップＳ１６
の代わりに、図７に示す具体例では、ステップＳ１６*
が実行される。したがって、この実施例では、ステップ
Ｓ１４において、イネーブルバッファが一杯か、又は更
なるイネーブル要素が利用できないとき、ステップＳ１
６*において、イネーブル要素がイネーブルバッファに
あるか、及び第１のイネーブル要素は０に等しいか又は
データバッファが空でないかが調べられる。そして、該
当するときは、ステップＳ１７において、空でないバッ
ファセマフォがセットされる。一方、該当しないとき
は、又はステップＳ１７において空でないバッファセマ
フォがセットされた後は、ステップＳ１８において、イ
ネーブルバッファが一杯か否かが調べられる。そして、
ルーチンは、図６に示す具体例と同様に進む。
き込むルーチンは、図６に示す具体例に類似しているの
で、同一部分についてはその説明は省略し、異なる部分
のみにつて説明する。ここで、異なる部分には*を付け
ている。すなわち、図６に示す具体例のステップＳ１６
の代わりに、図７に示す具体例では、ステップＳ１６*
が実行される。したがって、この実施例では、ステップ
Ｓ１４において、イネーブルバッファが一杯か、又は更
なるイネーブル要素が利用できないとき、ステップＳ１
６*において、イネーブル要素がイネーブルバッファに
あるか、及び第１のイネーブル要素は０に等しいか又は
データバッファが空でないかが調べられる。そして、該
当するときは、ステップＳ１７において、空でないバッ
ファセマフォがセットされる。一方、該当しないとき
は、又はステップＳ１７において空でないバッファセマ
フォがセットされた後は、ステップＳ１８において、イ
ネーブルバッファが一杯か否かが調べられる。そして、
ルーチンは、図６に示す具体例と同様に進む。
【００４６】ステップＳ３２において、データバッファ
からデータ要素を読み出すために、データ要素が読出ド
メインによって要求されているかが調べられる。ステッ
プＳ３２においてデータ要素が要求されているときは、
次のステップＳ３３が実行され、ＩＰＣライブラリは、
空でないバッファセマフォを要求し、空でないバッファ
セマフォが供給されるまで待機することにより、データ
バッファに要素がない限り、そのデータバッファからの
要素の読出を阻止する。空でないバッファセマフォが受
信された後、ステップＳ３４において、データバッファ
及びイネーブルバッファアールは、バッファアクセスセ
マフォを要求することによって、ロックされる。次のス
テップＳ３５において、イネーブルバッファが空でない
か、第１のイネーブル要素が０に等しいか又はデータバ
ッファは空でないか、及びデータ要素が要求されている
かが調べられる。該当するときは、ステップＳ３６にお
いて、次のイネーブル要素が０に等しいか否かが調べら
れる。ステップＳ３６においてイネーブル要素が０に等
しいときは、スタフィング（stuffing）値が、ステップ
Ｓ２６においてデータ要素を要求しているドメインに出
力され、ステップＳ３６においてイネーブル要素が０に
等しくないときは、次のデータ要素が、ステップＳ３８
においてデータ要素を要求しているドメインに出力され
る。ステップＳ３７又はステップＳ３８が実行された
後、動作は、再びステップＳ３５に戻り、上述した条件
が満足しないようになるまで、繰り返される。この場
合、ステップＳ３９において一杯でないイネーブルバッ
ファセマフォをセットすることにより、イネーブルバッ
ファ内に空間があることが示される。それ後、ステップ
Ｓ４０において、データバッファが一杯か否かが調べら
れる。データバッファが一杯でないときは、ステップＳ
４１において、一杯でないデータバッファセマフォがセ
ットされる。データバッファが一杯でないとき、又はス
テップＳ４１において一杯でないバッファセマフォがセ
ットされた後、ステップＳ４２において、イネーブルバ
ッファが空であるか、第１のイネーブル要素が０に等し
くないか、又は空でないバッファセマフォが解放されて
いるかが調べられる。したがって、空でないバッファセ
マフォは、新たな読出動作が可能なときのみ、解放され
る。上述の条件が満足されるとき、又はステップＳ４３
において空でないバッファセマフォが解放された後は、
ステップＳ４４において、両方のバッファはロックさ
れ、動作は再びステップＳ３２に戻り、データ要素の要
求がなくなるまで続く。
からデータ要素を読み出すために、データ要素が読出ド
メインによって要求されているかが調べられる。ステッ
プＳ３２においてデータ要素が要求されているときは、
次のステップＳ３３が実行され、ＩＰＣライブラリは、
空でないバッファセマフォを要求し、空でないバッファ
セマフォが供給されるまで待機することにより、データ
バッファに要素がない限り、そのデータバッファからの
要素の読出を阻止する。空でないバッファセマフォが受
信された後、ステップＳ３４において、データバッファ
及びイネーブルバッファアールは、バッファアクセスセ
マフォを要求することによって、ロックされる。次のス
テップＳ３５において、イネーブルバッファが空でない
か、第１のイネーブル要素が０に等しいか又はデータバ
ッファは空でないか、及びデータ要素が要求されている
かが調べられる。該当するときは、ステップＳ３６にお
いて、次のイネーブル要素が０に等しいか否かが調べら
れる。ステップＳ３６においてイネーブル要素が０に等
しいときは、スタフィング（stuffing）値が、ステップ
Ｓ２６においてデータ要素を要求しているドメインに出
力され、ステップＳ３６においてイネーブル要素が０に
等しくないときは、次のデータ要素が、ステップＳ３８
においてデータ要素を要求しているドメインに出力され
る。ステップＳ３７又はステップＳ３８が実行された
後、動作は、再びステップＳ３５に戻り、上述した条件
が満足しないようになるまで、繰り返される。この場
合、ステップＳ３９において一杯でないイネーブルバッ
ファセマフォをセットすることにより、イネーブルバッ
ファ内に空間があることが示される。それ後、ステップ
Ｓ４０において、データバッファが一杯か否かが調べら
れる。データバッファが一杯でないときは、ステップＳ
４１において、一杯でないデータバッファセマフォがセ
ットされる。データバッファが一杯でないとき、又はス
テップＳ４１において一杯でないバッファセマフォがセ
ットされた後、ステップＳ４２において、イネーブルバ
ッファが空であるか、第１のイネーブル要素が０に等し
くないか、又は空でないバッファセマフォが解放されて
いるかが調べられる。したがって、空でないバッファセ
マフォは、新たな読出動作が可能なときのみ、解放され
る。上述の条件が満足されるとき、又はステップＳ４３
において空でないバッファセマフォが解放された後は、
ステップＳ４４において、両方のバッファはロックさ
れ、動作は再びステップＳ３２に戻り、データ要素の要
求がなくなるまで続く。
【００４７】図８は、潜在的にデータの並列処理がで
き、より速い処理速度を有する独立したドメインのブロ
ックダイアグラムの境界（partition）を調整するＩＰ
Ｃライブラリの機能を示す図である。このＩＰＣライブ
ラリは、イネーブル信号が全くないときに用いられる。
き、より速い処理速度を有する独立したドメインのブロ
ックダイアグラムの境界（partition）を調整するＩＰ
Ｃライブラリの機能を示す図である。このＩＰＣライブ
ラリは、イネーブル信号が全くないときに用いられる。
【００４８】図８は、同様に、左側のフローチャート
は、データ要素をデータバッファに書き込む方法を示
し、中央のフローチャートは、データバッファからデー
タ要素を読み出す方法を定義し、右側のレジェンドは、
バッファアクセスを制御するために必要とされる異なる
セマフォのシンボルを示している。
は、データ要素をデータバッファに書き込む方法を示
し、中央のフローチャートは、データバッファからデー
タ要素を読み出す方法を定義し、右側のレジェンドは、
バッファアクセスを制御するために必要とされる異なる
セマフォのシンボルを示している。
【００４９】ドメインのブロッキングは、図６に示す具
体例と同じように、セマフォによってなされるが、一杯
でないイネーブルバッファセマフォは必要とされず、し
たがって、バッファアクセスセマフォ及び空でないバッ
ファセマフォが、データバッファを考慮して、セット又
は解放されるのみである。
体例と同じように、セマフォによってなされるが、一杯
でないイネーブルバッファセマフォは必要とされず、し
たがって、バッファアクセスセマフォ及び空でないバッ
ファセマフォが、データバッファを考慮して、セット又
は解放されるのみである。
【００５０】データ要素をデータバッファに書き込むル
ーチンは、図６及び図７に示す具体例と類似しているの
で、同一部分については説明を省略する。上述したセマ
フォを考慮した差異は別として、唯一の差異は、ステッ
プＳ６がなく、ステップ７が、データバッファが一杯
に、又はステップＳ４において更なるデータ要素が利用
できなくなった後に、直接毎回実行されることである。
ーチンは、図６及び図７に示す具体例と類似しているの
で、同一部分については説明を省略する。上述したセマ
フォを考慮した差異は別として、唯一の差異は、ステッ
プＳ６がなく、ステップ７が、データバッファが一杯
に、又はステップＳ４において更なるデータ要素が利用
できなくなった後に、直接毎回実行されることである。
【００５１】データバッファからのデータ要素を読み出
すルーチンは、図６に示す具体例と類似しているので、
同一部分については説明を省略する。上述したセマフォ
を考慮した差異は別として、差異は、ステップＳ２４，
Ｓ２７の代わりに、ステップＳ２４*，Ｓ２７*が実行さ
れ、ステップＳ２５，Ｓ２６がないということである。
ステップＳ２４*において、イネーブルバッファが空で
ないか、及びデータ要素が要求されているかが調べられ
る。該当するときは、ステップＳ２７において、常に、
次のデータ要素が、データ要素を要求しているドメイン
に出力される。その後、動作は、ステップＳ２４*に戻
り、上述した条件が満たせなくなるまで繰り返される。
この場合、動作は、図６の具体例のステップＳ２８と同
じようになされ、一杯でないイネーブルバッファをセッ
トすることによって、イネーブルバッファ内に空間があ
ることが示され、次のステップが実行される。
すルーチンは、図６に示す具体例と類似しているので、
同一部分については説明を省略する。上述したセマフォ
を考慮した差異は別として、差異は、ステップＳ２４，
Ｓ２７の代わりに、ステップＳ２４*，Ｓ２７*が実行さ
れ、ステップＳ２５，Ｓ２６がないということである。
ステップＳ２４*において、イネーブルバッファが空で
ないか、及びデータ要素が要求されているかが調べられ
る。該当するときは、ステップＳ２７において、常に、
次のデータ要素が、データ要素を要求しているドメイン
に出力される。その後、動作は、ステップＳ２４*に戻
り、上述した条件が満たせなくなるまで繰り返される。
この場合、動作は、図６の具体例のステップＳ２８と同
じようになされ、一杯でないイネーブルバッファをセッ
トすることによって、イネーブルバッファ内に空間があ
ることが示され、次のステップが実行される。
【００５２】以上の説明からも明らかなように、図６〜
８に示すルーチンは、ハードウェア又は無限ループにお
いて実行されるソフトウェアによって実現することがで
き、例えば図３に示す全てのブロックは、順に起動／呼
び出される図６〜８に示すルーチンのいずれか１つをそ
れぞれ実行するので、異なるドメインの異なるデータレ
ートを適合させる全て考えは、機能（work）する。
８に示すルーチンは、ハードウェア又は無限ループにお
いて実行されるソフトウェアによって実現することがで
き、例えば図３に示す全てのブロックは、順に起動／呼
び出される図６〜８に示すルーチンのいずれか１つをそ
れぞれ実行するので、異なるドメインの異なるデータレ
ートを適合させる全て考えは、機能（work）する。
【００５３】例えば書込ルーチンにおいて、各要素が利
用可能かを調べる外側のホワイルループ（while loop）
Ｓ１、Ｓ１１は、ライブラリに渡された全ての要素がそ
れぞれの信号に関連したバッファに書き込まれたとき
に、終了する。上述したように、それぞれのバッファに
対する一杯でないバッファセマフォが得られた後、各バ
ッファは、他のドメイン、すなわちプロセッサ、タスク
又はスレッドから、バッファポインタ又はコンテンツが
変更されるのを防ぐために、ロックされる。内側のホワ
イルループＳ４（Ｓ１４）において、各バッファは一杯
でないか、及び各要素は利用可能かが調べられ、各要素
は、各バッファが一杯になるか又は全ての要素が書き込
まれるまで、それぞれのバッファに書き込まれる。要素
の書込後、バッファ内に要素があることが示され、バッ
ファはアンロックされる。
用可能かを調べる外側のホワイルループ（while loop）
Ｓ１、Ｓ１１は、ライブラリに渡された全ての要素がそ
れぞれの信号に関連したバッファに書き込まれたとき
に、終了する。上述したように、それぞれのバッファに
対する一杯でないバッファセマフォが得られた後、各バ
ッファは、他のドメイン、すなわちプロセッサ、タスク
又はスレッドから、バッファポインタ又はコンテンツが
変更されるのを防ぐために、ロックされる。内側のホワ
イルループＳ４（Ｓ１４）において、各バッファは一杯
でないか、及び各要素は利用可能かが調べられ、各要素
は、各バッファが一杯になるか又は全ての要素が書き込
まれるまで、それぞれのバッファに書き込まれる。要素
の書込後、バッファ内に要素があることが示され、バッ
ファはアンロックされる。
【００５４】また、読出ルーチンにおいて、データ要素
が要求されているかを調べる外側のホワイルループＳ２
１、Ｓ３２は、両方のバッファにおいて十分な要素が一
時的に利用できないので、ドメインが要求された数の要
素を受信したか、またプロセスが何時阻止されたかを確
実にする。内側のホワイルループＳ２４，Ｓ３５，Ｓ２
４*において、それぞれのデータ要素又はスタフィング
値は、各ループの条件がもはや満足されなくなるまで、
要求しているドメインに出力され、又は出力されない。
読出の後、バッファ内に空間があることが示され、バッ
ファはアンロックされる。
が要求されているかを調べる外側のホワイルループＳ２
１、Ｓ３２は、両方のバッファにおいて十分な要素が一
時的に利用できないので、ドメインが要求された数の要
素を受信したか、またプロセスが何時阻止されたかを確
実にする。内側のホワイルループＳ２４，Ｓ３５，Ｓ２
４*において、それぞれのデータ要素又はスタフィング
値は、各ループの条件がもはや満足されなくなるまで、
要求しているドメインに出力され、又は出力されない。
読出の後、バッファ内に空間があることが示され、バッ
ファはアンロックされる。
【００５５】図９は、本発明を適用した動的データフロ
ーデザインが用いられる応用例を示し、この応用例は、
可変レートクロック再生（variable rate clock recove
ry）回路を実現するために用いられる。可変レートクロ
ック再生回路は、正確なクロック周波数で信号が生成さ
れて送信されたが、受信側で、この周波数を正確に利用
できらないときに、必要とされる。
ーデザインが用いられる応用例を示し、この応用例は、
可変レートクロック再生（variable rate clock recove
ry）回路を実現するために用いられる。可変レートクロ
ック再生回路は、正確なクロック周波数で信号が生成さ
れて送信されたが、受信側で、この周波数を正確に利用
できらないときに、必要とされる。
【００５６】図９に示す本発明を適用したブロックダイ
アグラムは、クロック再生を完全にデジタル的に行うた
めに用いられる。図９に示すデザインは、デジタル変調
された信号のクロックを再生するための位相ロックルー
プ（phase locked loop：ＰＬＬ）である。機能は、タ
イミング補間回路Ｂ１１によって完全にデジタル的に実
現されるので、外部に電圧制御発振器（voltage contro
lled oscillator：ＶＣＯ）を必要としない。
アグラムは、クロック再生を完全にデジタル的に行うた
めに用いられる。図９に示すデザインは、デジタル変調
された信号のクロックを再生するための位相ロックルー
プ（phase locked loop：ＰＬＬ）である。機能は、タ
イミング補間回路Ｂ１１によって完全にデジタル的に実
現されるので、外部に電圧制御発振器（voltage contro
lled oscillator：ＶＣＯ）を必要としない。
【００５７】このタイミング補間回路Ｂ１１は、水晶発
振器のフリーランニングによって定まるサンプリングレ
ートを有するＡ／Ｄ変換器から供給されるサンプルを表
す入力信号Ｓ８を受信する。上述したように、このサン
プリングレートは、送信側のサンプリングレートに対し
て正確でなく、したがって、送信側のサンプリングレー
トよりも高く設定されている。タイミング補間回路Ｂ１
１では、Ａ／Ｄ変換器のサンプリングレートと送信側で
生成される信号のクロック周波数とのおおよその比率
（approximate）がわかっている。タイミング補間回路
Ｂ１１は、この比率に基づいて、サンプリングの瞬時値
を補間し、補間されたサンプルと静的データフローの制
約を満たすために挿入されるダミー値からなる信号Ｓ３
を算出する。また、タイミング補間回路Ｂ１１は、信号
Ｓ３のどの要素が補間されたサンプルであり、ダミー値
であることを示すイネーブル信号Ｓ４を生成する。この
具体例では、信号Ｓ３，Ｓ４は、それぞれｎ(３＋ｘ)個
の要素からなり、データ入力信号、イネーブル信号とし
て動的データフローブロックＢ２に供給される。動的デ
ータフローブロックＢ２は、この具体例ではｎ３個の要
素からなり、信号が送信されたときに用いられたレート
でサンプリングされた信号を表す信号Ｓ５を出力する。
この信号は、図２及び図６で説明したようにして生成さ
れる。
振器のフリーランニングによって定まるサンプリングレ
ートを有するＡ／Ｄ変換器から供給されるサンプルを表
す入力信号Ｓ８を受信する。上述したように、このサン
プリングレートは、送信側のサンプリングレートに対し
て正確でなく、したがって、送信側のサンプリングレー
トよりも高く設定されている。タイミング補間回路Ｂ１
１では、Ａ／Ｄ変換器のサンプリングレートと送信側で
生成される信号のクロック周波数とのおおよその比率
（approximate）がわかっている。タイミング補間回路
Ｂ１１は、この比率に基づいて、サンプリングの瞬時値
を補間し、補間されたサンプルと静的データフローの制
約を満たすために挿入されるダミー値からなる信号Ｓ３
を算出する。また、タイミング補間回路Ｂ１１は、信号
Ｓ３のどの要素が補間されたサンプルであり、ダミー値
であることを示すイネーブル信号Ｓ４を生成する。この
具体例では、信号Ｓ３，Ｓ４は、それぞれｎ(３＋ｘ)個
の要素からなり、データ入力信号、イネーブル信号とし
て動的データフローブロックＢ２に供給される。動的デ
ータフローブロックＢ２は、この具体例ではｎ３個の要
素からなり、信号が送信されたときに用いられたレート
でサンプリングされた信号を表す信号Ｓ５を出力する。
この信号は、図２及び図６で説明したようにして生成さ
れる。
【００５８】タイミング補間回路Ｂ１１では、Ａ／Ｄ変
換器のサンプリングレートと送信側で生成された信号の
クロック周波数の正確な比率がわからないので、タイミ
ング補間回路Ｂ１１は、クロック再生ブロックＢ１２で
算出された信号Ｓ１１をフィードバックループを介して
フィードバックされることによって、制御される。すな
わち、クロック再生ブロックＢ１２は、位相誤差検波器
（phase error detector）、積分器（integrator）及び
ループフィルタ（loop filter）からなり、出力信号Ｓ
５が供給され、サンプリングが早すぎるか遅すぎるかを
決定し、累積された位相誤差をタイミング補間回路Ｂ１
１に供給する。これによって、位相誤差をなくすことが
できる。クロック再生ブロックＢ１２の出力信号Ｓ１１
は、遅延ブロックＢ１３に供給され、遅延ブロックＢ１
３は、その出力信号Ｓ９を、図４及び図７に従って動作
する動的データフローブロックＢ１２に供給する。動的
データフローブロックＢ９に対するイネーブル信号Ｓ７
は、タイミング補間回路Ｂ１１の出力信号Ｓ１０が遅延
ブロックＢ１０によって遅れた信号である。位相ロック
ループが、データフローと同じ高いレート、すなわちｎ
(３＋ｘ)個の要素からなる信号Ｓ３，Ｓ４の変数ｎが１
に等しいレートで動作するときは、タイミング補間回路
Ｂ１１の出力信号Ｓ１０は、出力信号Ｓ４に対応してい
る。又は。出力信号Ｓ１０は、出力信号Ｓ４のｎ個毎の
要素に対応している。
換器のサンプリングレートと送信側で生成された信号の
クロック周波数の正確な比率がわからないので、タイミ
ング補間回路Ｂ１１は、クロック再生ブロックＢ１２で
算出された信号Ｓ１１をフィードバックループを介して
フィードバックされることによって、制御される。すな
わち、クロック再生ブロックＢ１２は、位相誤差検波器
（phase error detector）、積分器（integrator）及び
ループフィルタ（loop filter）からなり、出力信号Ｓ
５が供給され、サンプリングが早すぎるか遅すぎるかを
決定し、累積された位相誤差をタイミング補間回路Ｂ１
１に供給する。これによって、位相誤差をなくすことが
できる。クロック再生ブロックＢ１２の出力信号Ｓ１１
は、遅延ブロックＢ１３に供給され、遅延ブロックＢ１
３は、その出力信号Ｓ９を、図４及び図７に従って動作
する動的データフローブロックＢ１２に供給する。動的
データフローブロックＢ９に対するイネーブル信号Ｓ７
は、タイミング補間回路Ｂ１１の出力信号Ｓ１０が遅延
ブロックＢ１０によって遅れた信号である。位相ロック
ループが、データフローと同じ高いレート、すなわちｎ
(３＋ｘ)個の要素からなる信号Ｓ３，Ｓ４の変数ｎが１
に等しいレートで動作するときは、タイミング補間回路
Ｂ１１の出力信号Ｓ１０は、出力信号Ｓ４に対応してい
る。又は。出力信号Ｓ１０は、出力信号Ｓ４のｎ個毎の
要素に対応している。
【００５９】動的データフローブロックＢ９の出力信号
Ｓ６は、位相誤差をなくすために、制御信号としてタイ
ミング補間回路Ｂ１１に供給される。
Ｓ６は、位相誤差をなくすために、制御信号としてタイ
ミング補間回路Ｂ１１に供給される。
【００６０】遅延ブロックＢ１０，Ｂ１３は、データフ
ローを開始するために必要とされる。基本的には、ルー
プは、遅延ブロックから適当な値（suitable value）を
それぞれ有するデータ要素を初期値、例えば遅延ブロッ
クＢ１０からの１及び遅延ブロックＢ１３からの０を初
期値として、開始する。初期化の後、各遅延ブロックＢ
１０，ｂ１３は、入力端子からの要素を出力端子にコピ
ーするだけである。タイミング補間回路Ｂ１１は、信号
Ｓ１０を生成することによって、信号Ｓ６中のスタフィ
ング値が正しい位置あることを確実にする。実現及び演
算速度に従い、動的データフローブロックＢ９に供給さ
れる信号Ｓ７を生成するために、サンプルの所定数によ
って、信号Ｓ１０を遅らせさせることが必要とされる。
ローを開始するために必要とされる。基本的には、ルー
プは、遅延ブロックから適当な値（suitable value）を
それぞれ有するデータ要素を初期値、例えば遅延ブロッ
クＢ１０からの１及び遅延ブロックＢ１３からの０を初
期値として、開始する。初期化の後、各遅延ブロックＢ
１０，ｂ１３は、入力端子からの要素を出力端子にコピ
ーするだけである。タイミング補間回路Ｂ１１は、信号
Ｓ１０を生成することによって、信号Ｓ６中のスタフィ
ング値が正しい位置あることを確実にする。実現及び演
算速度に従い、動的データフローブロックＢ９に供給さ
れる信号Ｓ７を生成するために、サンプルの所定数によ
って、信号Ｓ１０を遅らせさせることが必要とされる。
【００６１】したがって、図９に示す可変レートクロッ
ク再生回路は、異なるクロックレートで動作する２つの
ドメイン、すなわちＡ／Ｄ変換器のクロック周波数又は
データレートで動作するタイミング補間回路Ｂ１１及び
遅延ブロックＢ１０と、伝送されてきた信号が生成され
たクロック周波数で動作するクロック再生ブロックＢ１
２及び遅延ブロックＢ１３とを有する。両方のドメイ
ン、すなわちプロセッサ、タスク又はスレッドは、クロ
ック再生における位相誤差をなくすためのフェーズロッ
クループを実現した動的データフローブロックＢ２，Ｂ
９を介して接続されている。
ク再生回路は、異なるクロックレートで動作する２つの
ドメイン、すなわちＡ／Ｄ変換器のクロック周波数又は
データレートで動作するタイミング補間回路Ｂ１１及び
遅延ブロックＢ１０と、伝送されてきた信号が生成され
たクロック周波数で動作するクロック再生ブロックＢ１
２及び遅延ブロックＢ１３とを有する。両方のドメイ
ン、すなわちプロセッサ、タスク又はスレッドは、クロ
ック再生における位相誤差をなくすためのフェーズロッ
クループを実現した動的データフローブロックＢ２，Ｂ
９を介して接続されている。
【００６２】なお、本発明は、上述した実施例に限定さ
れるものではなく、例えば、コード又はハードウェアを
能率的に生成するために動的データフローを必要とする
他の応用にも、適用することができる。
れるものではなく、例えば、コード又はハードウェアを
能率的に生成するために動的データフローを必要とする
他の応用にも、適用することができる。
【００６３】
【発明の効果】本発明に係る動的データフローブデザイ
ン生成方法では、データ要素からなり、第１のデータレ
ートを有する第１の静的又はスケーラブルな静的データ
フロー信号を第１のプロセッサ、タスク又はスレッドに
割り当て、データ要素からなり、第１のデータレート以
下の第２のデータレートを有する第２の静的又はスケー
ラブルな静的データフロー信号を第２のプロセッサ、タ
スク又はスレッドに割り当てる。そして、第１のプロセ
ッサ、タスク又はスレッドと第２のプロセッサ、タスク
又はスレッドとを、第１のデータレートと第２のデータ
レートを適合させる相互処理ユニットを介してリンクさ
せる。これにより、静的又はスケーラブルな静的データ
フローサブデザインによって動作するマルチプロセッサ
システム、マルチタスクシステム又はマルチスレッドシ
ステムにおける動的データフローデザインを生成する。
ン生成方法では、データ要素からなり、第１のデータレ
ートを有する第１の静的又はスケーラブルな静的データ
フロー信号を第１のプロセッサ、タスク又はスレッドに
割り当て、データ要素からなり、第１のデータレート以
下の第２のデータレートを有する第２の静的又はスケー
ラブルな静的データフロー信号を第２のプロセッサ、タ
スク又はスレッドに割り当てる。そして、第１のプロセ
ッサ、タスク又はスレッドと第２のプロセッサ、タスク
又はスレッドとを、第１のデータレートと第２のデータ
レートを適合させる相互処理ユニットを介してリンクさ
せる。これにより、静的又はスケーラブルな静的データ
フローサブデザインによって動作するマルチプロセッサ
システム、マルチタスクシステム又はマルチスレッドシ
ステムにおける動的データフローデザインを生成する。
【図１】本発明を適用した動的データフローブロックを
介して、２つの静的データフロードメインを接続した構
成を示すブロック図である。
介して、２つの静的データフロードメインを接続した構
成を示すブロック図である。
【図２】図１に示す動的データフローブロックを含む、
マルチＤＳＰシミュレータを考慮した、動的データフロ
ーブロックダイアグラムを示す図である。
マルチＤＳＰシミュレータを考慮した、動的データフロ
ーブロックダイアグラムを示す図である。
【図３】図２に示す動的データフローブロックダイアグ
ラムを、例えばマルチＤＳＰコードジェネレータとした
ときの構成を示すブロック図である。
ラムを、例えばマルチＤＳＰコードジェネレータとした
ときの構成を示すブロック図である。
【図４】本発明を適用した他の動的データフローブロッ
クを示す図である。
クを示す図である。
【図５】セマフォによるタスクスケジューリングの具体
例を示すタイムチャートである。
例を示すタイムチャートである。
【図６】図１又は図２に示す２つのドメインを接続した
動的データフローブロックの書込及び読出動作を説明す
るためのフローチャートである。
動的データフローブロックの書込及び読出動作を説明す
るためのフローチャートである。
【図７】２つのドメインを接続するための図４に示す動
的データフローブロックの書込及び読出動作を説明する
ためのフローチャートである。
的データフローブロックの書込及び読出動作を説明する
ためのフローチャートである。
【図８】２つのドメインを接続する他の動的データフロ
ーブロックの書込及び読出動作を説明するためのフロー
チャートである。
ーブロックの書込及び読出動作を説明するためのフロー
チャートである。
【図９】クロック再生回路を実現するための本発明を適
用した動的データフローデザインの具体例を示すブロッ
ク図である。
用した動的データフローデザインの具体例を示すブロッ
ク図である。
【図１０】スケーラブルな静的データフローブロックを
示す図である。
示す図である。
Ｄ１，Ｄ２ ドメイン、Ｂ２ 動的データフローブロッ
ク
ク
フロントページの続き (72)発明者 ゲルト シュパリンク ドイツ連邦共和国 ディー−70736 フェ ルバッハシュトゥットゥガルター シュト ラーゼ 106 ソニー インターナショナ ル （ヨーロッパ） ゲゼルシャフト ミ ット ベシュレンクテル ハフツングシュ トゥットゥガルト テクノロジーセンター 内
Claims (19)
- 【請求項１】 静的又はスケーラブルな静的データフロ
ーサブデザインによって動作するマルチプロセッサシス
テム、マルチタスクシステム又はマルチスレッドシステ
ムにおける動的データフローデザインを生成する方法に
おいて、 データ要素からなり、第１のデータレートを有する第１
の静的又はスケーラブルな静的データフロー信号を、第
１のプロセッサ、タスク又はスレッドに割り当てるステ
ップと、 データ要素からなり、上記第１のデータレート以下の第
２のデータレートを有する第２の静的又はスケーラブル
な静的データフロー信号を、第２のプロセッサ、タスク
又はスレッドに割り当てるステップと、 上記第１のプロセッサ、タスク又はスレッドと上記第２
のプロセッサ、タスク又はスレッドとを、上記第１のデ
ータレートと上記第２のデータレートを適合させる相互
処理ユニットを介して、リンクさせるステップとを有す
る動的データフローブデザイン生成方法。 - 【請求項２】 上記第１のプロセッサ、タスク若しくは
スレッド、又は上記第２のプロセッサ、タスク若しくは
スレッドは、上記相互処理ユニットを同時にアクセスす
ることができることを特徴とする請求項１記載の動的デ
ータフローブロックデザイン生成方法。 - 【請求項３】 上記相互処理ユニットのアクセス制御
は、セマフォ技術によって実現されることを特徴とする
請求項１又は２記載の動的データフローブロックデザイ
ン生成方法。 - 【請求項４】 上記第１のデータレートを有する第３の
静的又はスケーラブルな静的データフロー信号を上記第
１のプロセッサ、タスク又はスレッドに割り当てるステ
ップと、 上記相互処理ユニットが、上記第１のプロセッサ、タス
ク又はスレッドから上記第１の静的又はスケーラブルな
静的データフロー信号と、上記第３の静的又はスケーラ
ブルな静的データフロー信号が供給され、上記第２のプ
ロセッサ、タスク又はスレッドが上記第２の静的又はス
ケーラブルな静的データフロー信号を受け取ることを許
可するステップとを有し、 上記第３の静的又はスケーラブルな静的データフロー信
号は、イネーブル要素からなるイネーブル信号であり、
上記第２の静的又はスケーラブルな静的データフロー信
号を形成する第１の静的又はスケーラブルな静的データ
フロー信号のデータ要素を定義することを特徴とする請
求項１乃至３のいずれか１項記載の動的データフローブ
デザイン生成方法。 - 【請求項５】 上記第３の静的又はスケーラブルな静的
データフロー信号は、上記第２の静的又はスケーラブル
な静的データフロー信号のデータ要素を形成する第１の
静的又はスケーラブルな静的データフロー信号の各デー
タ要素の所定のイネーブル値を含み、上記相互処理ユニ
ットは、 上記第１の静的又はスケーラブルな静的データフロー信
号の全てのデータ要素を第１のバッファに記憶するステ
ップと、 上記第３の静的又はスケーラブルな静的データフロー信
号の全てのイネーブル要素と、他の全てのデータ要素の
任意の値とを、第２のバッファに記憶するステップと、 上記第２のプロセッサ、タスク又はスレッドのみが、上
記第２のバッファ内のイネーブル値に対応する第１のバ
ッファ内のデータ要素をアクセスすることを許可するス
テップとを有することを特徴とする請求項４記載の動的
データフローブロックデザイン生成方法。 - 【請求項６】 上記相互処理ユニットは、上記第１の静
的又はスケーラブルな静的データフロー信号を上記第１
のバッファに書き込む際に、上記第１の静的又はスケー
ラブルな静的データフロー信号からデータ要素が利用で
きる間は、 第１の一杯でないバッファセマフォを要求することによ
って、上記第１のバッファ内の空間を待つステップと、 バッファアクセスセマフォの要求に対する上記一杯でな
いバッファセマフォを受信した後、上記第１及び第２の
バッファをロックするステップと、 上記第１のバッファが一杯でなく、上記各データ要素が
利用できる間、上記第１の静的又はスケーラブルな静的
データフロー信号からのデータ要素を上記第１のバッフ
ァに入れるステップと、 上記第１の静的又はスケーラブルな静的データフロー信
号からのデータ要素、及び上記第３の静的又はスケーラ
ブルな静的データフロー信号からのデータ要素が各バッ
ファ内にあるとき、上記第２のバッファが一杯になり、
又は上記第３の静的又はスケーラブルな静的データフロ
ー信号からのイネーブル要素が利用できないようになっ
た後、空でないバッファセマフォをセットするステップ
と、 上記第１のバッファが一杯でないときに、上記第１の空
でないバッファセマフォを解放するステップと、 上記バッファアクセスセマフォを解放することによっ
て、上記第１及び第２のバッファをアンロックするステ
ップとを有することを特徴とする請求項５記載の動的デ
ータフローブロックデザイン生成方法。 - 【請求項７】 上記相互処理ユニットは、上記第３の静
的又はスケーラブルな静的データフロー信号を上記第２
のバッファに書き込む際に、上記第３の静的又はスケー
ラブルな静的データフロー信号からイネーブル要素が利
用できる間は、 第２の一杯でないバッファセマフォを要求することによ
って、上記第２のバッファ内の空間を待つステップと、 上記バッファアクセスセマフォの要求に対する一杯でな
いバッファセマフォを受信した後、上記第１及び第２の
バッファをロックするステップと、 上記第２のバッファが一杯でなく、上記各イネーブル要
素が利用できる間、上記第３の静的な又はスケーラブル
な静的データフロー信号からのイネーブル要素を上記第
２のバッファに入れるステップと、 上記第１の静的又はスケーラブルな静的データフロー信
号からのデータ要素、及び上記第３の静的又はスケーラ
ブルな静的データフロー信号からのイネーブル要素が各
バッファ内にあるとき、上記第２のバッファが一杯にな
り、又は上記第３の静的又はスケーラブルな静的データ
フロー信号からのイネーブル要素が利用できないように
なった後、上記空でないバッファセマフォをセットする
ステップと、 上記第２のバッファが一杯でないときに、上記第２の空
でないバッファセマフォを解放するステップと、 上記バッファアクセスセマフォを解放することによっ
て、上記第１及び第２のバッファをアンロックするステ
ップとを有することを特徴とする請求項５又は６記載の
動的データフローブロックデザイン生成方法。 - 【請求項８】 上記相互処理ユニットは、上記第１のバ
ッファから第２の静的又はスケーラブルな静的データフ
ロー信号を読み出す際に、データ要素が第２の静的又は
スケーラブルな静的データフロー信号として要求されて
いる間は、 空でないバッファセマフォを要求することによって、上
記第１及び第２のバッファ内の要素を待つステップと、 バッファアクセスセマフォの要求に対する上記空でない
バッファセマフォを受信した後、上記第１及び第２のバ
ッファをロックするステップと、 上記第１及び第２のバッファが空でなく、データ要素が
第２の静的又はスケーラブルな静的データフロー信号と
して要求されている間は、上記第２のバッファからの対
応するイネーブル要素がイネーブル値に等しいときは、
上記第１のバッファから１つのデータ要素と、上記第２
のバッファから１つのイネーブル要素を得るとともに、
上記第１のバッファからのデータ要素を出力し、上記第
２のバッファからの対応するイネーブル要素がイネーブ
ル値に等しくないときは、上記第１のバッファから１つ
のデータ要素と、上記第２のバッファから１つのイネー
ブル要素を得るとともに、上記第１のバッファからのデ
ータ要素を破棄するステップと、 第１の一杯でないバッファセマフォ及び第２の一杯でな
いバッファセマフォをセットすることによって、上記第
１のバッファ及び第２のバッファ内に空間があること示
すステップと、 上記第２のバッファが空でないときは、上記空でないバ
ッファセマフォを解放するステップと、 上記バッファアクセスセマフォを解放することによっ
て、第１及び第２のバッファをアンロックするステップ
とを有することを特徴とする請求項５乃至７のいずれか
１項記載の動的データフローブロックデザイン生成方
法。 - 【請求項９】 上記第１のデータレートを有する第３の
静的又はスケーラブルな静的データフロー信号を上記第
１のプロセッサ、タスク又はスレッドに割り当てるステ
ップと、 上記相互処理ユニットが、上記第２のプロセッサ、タス
ク又はスレッドから上記第２の静的又はスケーラブルな
静的データフロー信号と、上記第１のプロセッサ、タス
ク又はスレッドから上記第３の静的又はスケーラブルな
静的データフロー信号が供給され、上記第１の静的又は
スケーラブルな静的データフロー信号を上記第１のプロ
セッサ、タスク又はスレッドに供給するステップとを有
し、 上記第３の静的又はスケーラブルな静的データフロー信
号は、イネーブル要素からなるイネーブル信号であり、
上記第１の静的又はスケーラブルな静的データフロー信
号がいつ出力されるかを定義することを特徴とする請求
項１乃至３のいずれか１項記載の動的データフローブデ
ザイン生成方法。 - 【請求項１０】 上記相互処理ユニットは、 上記第２の静的又はスケーラブルな静的データフロー信
号の全てのデータ要素を第１のバッファに記憶するステ
ップと、 上記第２の静的又はスケーラブルな静的データフロー信
号のデータ要素から生じる上記第１の静的又はスケーラ
ブルな静的データフロー信号の各データ要素に対する所
定のイネーブル値がそれぞれ含まれる上記第３の静的又
はスケーラブルな静的データフロー信号の全てのイネー
ブル要素と、他のデータ要素の他の任意の値を第２のバ
ッファに記憶するステップと、 上記第３の静的又はスケーラブルな静的データフロー信
号から、イネーブル値と異なる値を有するイネーブル要
素が供給されたとき、ダミーデータ要素を、上記第１の
静的又はスケーラブルな静的データフロー信号のデータ
要素として出力するステップと、 上記第３の静的又はスケーラブルな静的データフロー信
号から、イネーブル値を有するイネーブル要素が供給さ
れたとき、上記第２の静的又はスケーラブルな静的デー
タフロー信号の次のデータ要素を、上記第１の静的又は
スケーラブルな静的データフロー信号のデータ要素とし
て伝達するステップとを有することを特徴とする請求項
９記載の動的データフローブロックデザイン生成方法。 - 【請求項１１】 上記相互処理ユニットは、上記第２の
静的又はスケーラブルな静的データフロー信号を上記第
１のバッファに書き込む際に、上記第２の静的又はスケ
ーラブルな静的データフロー信号からデータ要素が利用
できる間は、 第１の一杯でないバッファセマフォを要求することによ
って、上記第１のバッファ内の空間を待つステップと、 バッファアクセスセマフォの要求に対する上記第１の一
杯でないバッファセマフォを受信した後、上記第１及び
第２のバッファをロックするステップと、 上記第１のバッファが一杯でなく、上記データ要素が利
用できる間、上記第２の静的又はスケーラブルな静的デ
ータフロー信号からのデータ要素を上記第１のバッファ
に入れるステップと、 上記第１の静的又はスケーラブルな静的データフロー信
号からのデータ要素、及び上記第３の静的又はスケーラ
ブルな静的データフロー信号からのデータ要素が各バッ
ファ内にあるとき、上記第２のバッファが一杯になり、
又は上記第３の静的又はスケーラブルな静的データフロ
ー信号からのイネーブル要素が利用できないようになっ
た後、空でないバッファセマフォをセットするステップ
と、 上記第１のバッファが一杯でないときに、上記第１の空
でないバッファセマフォを解放するステップと、 上記バッファアクセスセマフォを解放することによっ
て、上記第１及び第２のバッファをアンロックするステ
ップとを有することを特徴とする請求項１０記載の動的
データフローブロックデザイン生成方法。 - 【請求項１２】 上記相互処理ユニットは、上記第３の
静的又はスケーラブルな静的データフロー信号を上記第
２のバッファに書き込む際に、上記第３の静的又はスケ
ーラブルな静的データフロー信号からイネーブル要素が
利用できる間は、 第２の一杯でないバッファセマフォを要求することによ
って、上記第２のバッファ内の空間を待つステップと、 上記バッファアクセスセマフォの要求に対する上記第２
の一杯でないバッファセマフォを受信した後、上記第１
及び第２のバッファをロックするステップと、 上記第２のバッファが一杯でなく、上記イネーブル要素
が利用できる間、上記第３の静的な又はスケーラブルな
静的データフロー信号からのイネーブル要素を上記第２
のバッファに入れるステップと、 上記第２のバッファが空でなく及び上記第３の静的又は
スケーラブルな静的データフロー信号からのイネーブル
要素がイネーブル値を含まず、又は上記第２のバッファ
が空でなく及び上記第１のバッファが空でないとき、上
記第２のバッファが一杯でなく、又は上記第３の静的又
はスケーラブルな静的データフロー信号からのイネーブ
ル要素が利用できないようになった後、空でないバッフ
ァセマフォをセットするステップと、 上記第２のバッファが一杯でないときに、上記第２の空
でないバッファセマフォを解放するステップと、 上記バッファアクセスセマフォを解放することによっ
て、上記第１及び第２のバッファをアンロックするステ
ップとを有することを特徴とする請求項１０又は１１記
載の動的データフローブロックデザイン生成方法。 - 【請求項１３】 上記相互処理ユニットは、上記第１の
バッファから第１の静的又はスケーラブルな静的データ
フロー信号を読み出す際に、データ要素が第１の静的又
はスケーラブルな静的データフロー信号として要求され
ている間は、 空でないバッファセマフォを要求することによって、上
記第１及び第２のバッファ内の要素を待つステップと、 バッファアクセスセマフォの要求に対する上記空でない
バッファセマフォを受信した後、上記第１及び第２のバ
ッファをロックするステップと、 上記第２のバッファが空でなく、上記第２のバッファの
第１のイネーブル要素がイネーブル値に等しくなく、及
びデータ要素が第１の静的又はスケーラブルな静的デー
タフロー信号として要求されている間は、又は上記第２
のバッファが空でなく、第１のバッファが空でなく、及
びデータ要素が第１の静的又はスケーラブルな静的デー
タフロー信号として要求されている間は、上記第２のバ
ッファからの対応するイネーブル要素が上記イネーブル
値に等しいときは、上記第２のバッファから１つのデー
タ要素を得て、スタフィング値を出力し、上記第２のバ
ッファからの対応するイネーブル要素が上記イネーブル
値に等しくないときは、上記第２のバッファから１つの
データ要素を得て、上記第１のバッファからの１つのデ
ータ要素を出力するステップと、 第２の一杯でないバッファセマフォをセットすることに
よって、上記第２のバッファ内に空間があること示すス
テップと、 上記第２のバッファが空であり、又は上記第２のバッフ
ァの第１のイネーブル要素がイネーブル値に等しく及び
第１のバッファが空のときは、空でないバッファセマフ
ォを解放するステップと、 上記バッファアクセスセマフォを解放することによっ
て、上記第１及び第２のバッファをアンロックするステ
ップとを有することを特徴とする請求項１０乃至１２の
いずれか１項記載の動的データフローブロックデザイン
生成方法。 - 【請求項１４】 上記相互処理ユニットは、第３の静的
又はスケーラブルな静的データフロー信号がないとき、
又は第３の静的又はスケーラブルな静的データフロー信
号のイネーブル要素が唯１つのイネーブル値を有すると
きに、上記第１の静的又はスケーラブルな静的データフ
ロー信号を上記第１のバッファに書き込む際に、データ
要素が上記第１の静的又はスケーラブルな静的データフ
ロー信号から利用可能な間は、 空でないバッファセマフォを要求することによって、上
記第１のバッファ内の空間を待つステップと、 上記バッファアクセスセマフォの要求に対する上記空で
ないバッファセマフォを受信した後、上記第１のバッフ
ァをロックするステップと、 上記第１のバッファが空でなく、上記データ要素が利用
可能な間は、上記第１の静的又はスケーラブルな静的デ
ータフロー信号からのデータ要素を上記第１のバッファ
に書き込むステップと、 上記第１のバッファが一杯であり、又は上記第１の静的
又はスケーラブルな静的データフロー信号からのデータ
要素が利用できないときに、空でないバッファセマフォ
をセットするステップと、 上記第１のバッファが一杯でないとき、一杯でないバッ
ファセマフォを解放するステップと、 上記バッファアクセスセマフォを解放することによっ
て、上記第１のバッファをアンロックするステップとを
有することを特徴とする請求項４又は９記載の動的デー
タフローブロックデザイン生成方法。 - 【請求項１５】 上記相互処理ユニットは、第３の静的
又はスケーラブルな静的データフロー信号がないとき、
又は第３の静的又はスケーラブルな静的データフロー信
号のイネーブル要素が唯１つのイネーブル値を有すると
きに、上記第１のバッファから第２の静的又はスケーラ
ブルな静的データフロー信号を読み出す際に、データ要
素が第２の静的又はスケーラブルな静的データフロー信
号として要求されている間は、 空でないバッファセマフォを要求することによって、上
記第１のバッファ内の要素を待つステップと、 バッファアクセスセマフォの要求に対する上記空でない
バッファセマフォを受信した後、上記第１のバッファを
ロックするステップと、 上記バッファが空でなく、上記データ要素が要求されて
いる間は、上記第１のバッファからデータ要素を得るス
テップと、 上記第１のバッファが空でなく、又は上記第１のバッフ
ァからデータ要素が要求されなくなった後、一杯でない
バッファセマフォをセットすることによって、上記第１
のバッファ内に空間があること示すステップと、 上記第１のバッファが空でないとき、上記空でないバッ
ファセマフォを解放するステップと、 上記バッファアクセスセマフォを解放することによっ
て、上記第１のバッファをアンロックするステップとを
有することを特徴とする請求項４，９又は１４記載の動
的データフローブロックデザイン生成方法。 - 【請求項１６】 上記マルチプロセッサシステム、マル
チタスクシステム又はマルチスレッドシステムは、ＣＯ
ＳＳＡＰシステムであることを特徴とする請求項１乃至
１５にいずれか１項記載の動的データフローブロックデ
ザイン生成方法。 - 【請求項１７】 マルチデジタルシグナルプロセッサの
コードを生成するコードジェネレータにおいて用いられ
ることを特徴とする請求項１乃至１６のいずれか１項記
載の動的データフローブデザイン生成方法。 - 【請求項１８】 上記コードジェネレータは、ＣＯＳＳ
ＡＰコードジェネレータであることを特徴とする請求項
１７記載の動的データフローブデザイン生成方法。 - 【請求項１９】 請求項３，５及び６乃至１６のいずれ
か１項記載の相互処理ユニット。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99103883.7 | 1999-03-01 | ||
| EP99103883A EP1033654A1 (en) | 1999-03-01 | 1999-03-01 | Buffered communication between entities operating at different data rates |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000250868A true JP2000250868A (ja) | 2000-09-14 |
Family
ID=8237659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000060455A Withdrawn JP2000250868A (ja) | 1999-03-01 | 2000-03-01 | 動的データフローブデザイン生成方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP1033654A1 (ja) |
| JP (1) | JP2000250868A (ja) |
Families Citing this family (6)
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|---|---|---|---|---|
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| US7089555B2 (en) | 2001-06-27 | 2006-08-08 | International Business Machines Corporation | Ordered semaphore management subsystem |
| US7406690B2 (en) | 2001-09-26 | 2008-07-29 | International Business Machines Corporation | Flow lookahead in an ordered semaphore management subsystem |
| US7143414B2 (en) | 2001-09-26 | 2006-11-28 | International Business Machines Corporation | Method and apparatus for locking multiple semaphores |
| US20040260890A1 (en) * | 2001-11-13 | 2004-12-23 | Jan Hoogerbrugge | P-and v-semaphore operation |
| JP4515701B2 (ja) * | 2002-12-13 | 2010-08-04 | 株式会社デンソー | 車両用制御プログラム、及び、車両用制御装置 |
Family Cites Families (4)
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|---|---|---|---|---|
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| US4928222A (en) * | 1988-10-31 | 1990-05-22 | International Business Machines Corporation | Enhanced semaphore architecture |
| US5444860A (en) * | 1992-02-14 | 1995-08-22 | Unisys Corporation | Translator system for message transfers between digital units operating on different message protocols and different clock rates |
| US5434975A (en) * | 1992-09-24 | 1995-07-18 | At&T Corp. | System for interconnecting a synchronous path having semaphores and an asynchronous path having message queuing for interprocess communications |
-
1999
- 1999-03-01 EP EP99103883A patent/EP1033654A1/en not_active Withdrawn
-
2000
- 2000-03-01 JP JP2000060455A patent/JP2000250868A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP1033654A1 (en) | 2000-09-06 |
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| A300 | Withdrawal of application because of no request for examination |
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