JPS63208918A - 入力デ−タ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は外部入力データ制御回路に関し、特に互いに関
連する一連の連続する外部入力データを処理するデータ
処理装置における入力データ制御回路に関する。

先見に皿 従来、外部入力装置から送られてくる入力データは何等
加工処理することなく検出されデータそのままの形式で
データ処理装置へ導入してデータ処理を行うようになっ
ている。従って、仮に雑音等に起因して入力データに異
常が発生した場合には、データ処理装置ではこのデータ
について異常を何等検出することなくそのまま用いて処
理してしまうという欠点がある。また、入力データの異
常を検出して処理することも考えられるが、この場合に
は、ソフトウェア等の手段により異常データを検出して
修正する方式となる。

上述した従来の方法、即ち異常入力データの検出、１１
正等をソフトウェアで行う場合、常時異常データが混在
しているか否かをチェック検出せねばならず、その分処
理時間を費すことになり、全体の処理効率を低下させる
という欠点がある。またソフトウェアで何らチェックを
行わない場合異常データが混入するという欠点がある。

■ｍ旬 本発明の目的は異常データの混入を同等ソフトウェアに
より検出することなく、簡単なハードウェア構成にて検
出することが可能な入力データ制御回路を提供すること
である。

１且立且羞 本発明によれば、互いに関連する一連の連続する入力デ
ータを処理するデータ処理装置における入力データ制御
１口路であって、前記入力データのうち互いに連続する
２つのデータの差が予め定められた所定範囲に存在する
か否かを検出する検出手段と、この検出手段により前記
差が前記所定範囲を越えていることが検出された場合に
、前記２つのデータのうち後続データについてのデータ
処理装置への取込みを禁止する禁止手段とを有すること
を特徴とする入力データ制御回路が得られる。

１豊１ 次に、本発明について図面を参照して説明する。

まず第２図を参照して本発明の詳細な説明する。

入力装置から入力されるデータは連続モード時にＡ、Ｂ
、Ｃ，Ｄのポイントデータとして送られるとする。いま
、Ａ点を基準に考えた場合、Ｘ、Ｙ方向にある範囲（Ｌ
Ｘ、ＬＭ）で囲まれる領域内に８点が存在するので正常
なデータとして判断される。しかし、本来Ｂ点であるべ
きデータがノイズその他の影響で乱されＡ、Ｂ−、Ｃ，
Ｄの様なデータが送られて来た場合、このＢ′のデータ
は（ＬＸ、ＬＭ）で囲まれる領域外にあるので正常値と
は判断せずこのデータを排除し、次の０点のデータは範
囲内にあるのでこのデータをＡの次のポイントデータと
して扱う。このように前のデータと比較し、ある範囲内
にあれば正常とし範囲外であれば異常データとして排除
するように、ハードウェアにて構成するのが本発明の実
施例である。

次に、具体的実施例として第１図を参照して説明する。

第１図において、入力装置３は入力検出部１及びアナロ
グ／ディジタル変換部２からなり、入力検出部１から送
られるアナログデータはアナログ／ディジタル変換部２
によりディジタルデータに変換される。入力装置３から
送られる当該ディジタルデータは第２レジスタ４から第
２レジスタ５を通して処理装置６へ送られる。

また、第ルジスタ４．第２レジスタ５に供給するための
クロックを発生するクロック発生回路１１があり、さら
にデータが連続モードか否かを指示するフリップフロッ
プ９．連続データの差の範囲を保持する範囲レジスタ７
、また第１．第２レジスタ４．５及び範囲レジスタ７の
各データを入力として、第１．第２レジスタの内容の差
が範囲レジスタの値の範囲内か否かを検出する演算器８
から構成されている。

かかる構成において、入力装置３から互いに関連する第
２図に示す如き一連のデータのうち連続データＡ、Ｂが
送られ第ルジスタ４に８．第２レジスタ５に八が保持さ
れているとする。このとき第ルジスタ４の内容Ｂと、第
２！、、Ｉラスタ５の内容へと、さらに範囲レジスタ７
の内容しＸとが演算器８へ夫々入力される。この演算器
８の出力１３はＬＸ−ＩＡ−８１≧０の場合“０”とな
り、Ｌｘ−ＩＡ−８１＜Ｏの場合“１″となる。

ここで、第２図の場合のデータについて考えると、ＬＸ
−ＩＡ−８１≧０であるので演算器出力１３は“０”と
なりナンド回路１０の出力１４は“１″となる。従って
クロック発生回路１１より送られるり０ツク１５はアン
ド回路１２を通して第２レジスタ５へ供給され、第ルジ
スタ４の内容Ｂがセットされて第２レジスタには次に続
くデータＣが取込まれる。

次に、第ルジスタ４に８−１第２レジスタ５にＡがセッ
トされている場合、同様に第２図について考えると、Ｌ
Ｘ　−ｌ　Ａ−Ｂ−１＜Ｏとなる。

従って、演算器出力１３は“１”となり、連続モードの
場合は連続モードフリップ７０ツブ９は“１”にセット
しであるため、ナンド回路１０の出力１４は“０”とな
り、アンド回路１２においてクロック発生回路１１より
送られるクロック１５は抑止され第２レジスタ５に供給
されない。従って、第２レジスタ５の内容Ａは変らず第
ルジスタ４の内容はＢ′からＣに変化する。このことば
Ｂ−のデータが削減し排除されたことになる。

第３図は第１図におけるクロック１５．１６及び第ルジ
スタ４．第２レジスタ５の状態を示したものである。第
３図（ａ＞は連続データが正常な流れでＡ、Ｂ、Ｃ，Ｄ
なる順序で送られた場合であり、処理部＠６にはＡ、Ｂ
、Ｃ，Ｄが送られる。一方、第３図（ｂ）は異常データ
Ｂ′が混入した場合であり、このときには上述した様に
クロック１６が送られなくなり、よってＢ′のデータは
第２レジスタ５には取込まれない。従って、処理装置６
にはＡ、Ｃ，Ｄのデータが送られることになる。

こうして、異常なデータが、入力装置ｉ３からデータ処
理部６へ供給される過程において検出され排除されるこ
とになるので、ソフトウェアによる異常データの検出排
除が必要でなくなり、極めて簡単にかつ高速にて異常デ
ータの検出排除が可能となるものである。

１１匹１１ 以上説明したように、本発明によれば、ハードウェアに
て連続するデータを比較しその差がある範囲内にあるか
否かをチェックし、範囲外のデータは異常値として排除
することにより信頼性の高いデータを得ることができ、
ソフトウェアによる検出をなくすことにより処理装置へ
の負担を軽減し本来のデータ処理を高速に行えるという
効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
の実施例に適用される一連のデータ構成例を示す図、第
３図は第１図の実施例の動作を示すタイムチャートであ
る。 主要部分の符号の説明 ３・・・・・・入力装置 ４．５・・・・・・データレジスタ ６・・・・・・処理装置 ７・・・・・・範囲レジスタ ８・・・・・・演算器

Claims (1)

【特許請求の範囲】
1. 互いに関連する一連の連続する入力ダータを処理するデ
   ータ処理装置における入力データ制御回路であつて、前
   記入力データのうち互いに連続する２つのデータの差が
   予め定められた所定範囲に存在するか否かを検出する検
   出手段と、この検出手段により前記差が前記所定範囲を
   越えていることが検出された場合に、前記２つのデータ
   のうち後続データについてのデータ処理装置への取込み
   を禁止する禁止手段とを有することを特徴とする入力デ
   ータ制御回路。