JPH0589028A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0589028A JPH0589028A JP3248613A JP24861391A JPH0589028A JP H0589028 A JPH0589028 A JP H0589028A JP 3248613 A JP3248613 A JP 3248613A JP 24861391 A JP24861391 A JP 24861391A JP H0589028 A JPH0589028 A JP H0589028A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- priority
- interrupt controller
- signal
- interruption
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 複数の割込みコントローラを使用する際のデ
ィジーチェーン信号の伝播を高速化して MPUの割込みア
クノリッジサイクルの短縮を図ると共に、各割込みコン
トローラの優先順位をプログラムにより変更可能にした
情報処理装置の提供を目的とする。 【構成】 複数の割込みコントローラ１をまとめて割込
みコントローラセット1Sとし、各割込みコントローラセ
ット1Sをディジーチェーン接続し、更に各割込みコント
ローラセット1S内の複数の割込みコントローラ１間の優
先順位付けを行うために割込みコントローラ内部１に優
先順位保持用のプライオリティレジスタ11をそれぞれ設
け、有効な割込み要因の有無及びプライオリティレジス
タ11の設定値により決定される優先順位を示す信号に従
ってアクセス権を得ることが出来るか否かを判定するよ
うに構成してある。
ィジーチェーン信号の伝播を高速化して MPUの割込みア
クノリッジサイクルの短縮を図ると共に、各割込みコン
トローラの優先順位をプログラムにより変更可能にした
情報処理装置の提供を目的とする。 【構成】 複数の割込みコントローラ１をまとめて割込
みコントローラセット1Sとし、各割込みコントローラセ
ット1Sをディジーチェーン接続し、更に各割込みコント
ローラセット1S内の複数の割込みコントローラ１間の優
先順位付けを行うために割込みコントローラ内部１に優
先順位保持用のプライオリティレジスタ11をそれぞれ設
け、有効な割込み要因の有無及びプライオリティレジス
タ11の設定値により決定される優先順位を示す信号に従
ってアクセス権を得ることが出来るか否かを判定するよ
うに構成してある。
Description
【０００１】
【産業上の利用分野】本発明は中央処理装置に複数の割
込みコントローラが接続されている場合における割込み
入力の優先順位を決定するための優先順位の制御方法を
改善した情報処理装置に関する。
込みコントローラが接続されている場合における割込み
入力の優先順位を決定するための優先順位の制御方法を
改善した情報処理装置に関する。
【０００２】
【従来の技術】割込みコントローラが中央処理装置に多
段接続されている場合の割込み優先順位の決定手段の一
つとして、中央処理装置に対するアクセス許可信号を優
先順位上位の割込みコントローラから下位の割込みコン
トローラへ順次伝播してゆく所謂ディジーチェーン方式
が知られている。
段接続されている場合の割込み優先順位の決定手段の一
つとして、中央処理装置に対するアクセス許可信号を優
先順位上位の割込みコントローラから下位の割込みコン
トローラへ順次伝播してゆく所謂ディジーチェーン方式
が知られている。
【０００３】図１はそのような従来のディジーチェーン
方式で接続された中央処理装置と複数の割込みコントロ
ーラとの構成を示す模式図である。
方式で接続された中央処理装置と複数の割込みコントロ
ーラとの構成を示す模式図である。
【０００４】図１において、中央処理装置であるMPU2に
は複数の割込みコントローラ(IRC)1, 1…が接続されて
いる。各割込みコントローラ１にはそれぞれ外部デバイ
スが接続されている。各割込みコントローラ１へはそれ
ぞれに接続されている外部デバイスから割込み要求信号
３が入力される。また各割込みコントローラ１相互間は
バス10で接続されており、それぞれの割込みコントロー
ラ１へ割込み要求信号３が入力された場合にこのバス10
を通じて優先順位最上位の割込みコントローラ１へ割込
み要求が発せられる。
は複数の割込みコントローラ(IRC)1, 1…が接続されて
いる。各割込みコントローラ１にはそれぞれ外部デバイ
スが接続されている。各割込みコントローラ１へはそれ
ぞれに接続されている外部デバイスから割込み要求信号
３が入力される。また各割込みコントローラ１相互間は
バス10で接続されており、それぞれの割込みコントロー
ラ１へ割込み要求信号３が入力された場合にこのバス10
を通じて優先順位最上位の割込みコントローラ１へ割込
み要求が発せられる。
【０００５】優先順位最上位の割込みコントローラ１か
らMPU2へは、割込みコントローラ１からMPU2に対して割
込みをかけるための割込み要求信号４が与えられる。ま
た、MPU2から各割込みコントローラ1, 1…へは、MPU2が
割込みを受付て割込みコントローラ１をアクセスするた
めのサイクル (以下、割込みアクノリッジサイクルとい
う）に入ったことを示す信号 (IACK信号) ５が与えられ
る。更に、各割込みコントローラ1, 1…間はディジーチ
ェーンのための信号（以下、ディジーチェーン信号とい
う）６により接続されている。
らMPU2へは、割込みコントローラ１からMPU2に対して割
込みをかけるための割込み要求信号４が与えられる。ま
た、MPU2から各割込みコントローラ1, 1…へは、MPU2が
割込みを受付て割込みコントローラ１をアクセスするた
めのサイクル (以下、割込みアクノリッジサイクルとい
う）に入ったことを示す信号 (IACK信号) ５が与えられ
る。更に、各割込みコントローラ1, 1…間はディジーチ
ェーンのための信号（以下、ディジーチェーン信号とい
う）６により接続されている。
【０００６】なお、最上位の割込みコントローラ１には
ディジーチェーン信号６は与えられず、その代わりにIA
CK信号５が遅延回路20を介して与えられる。
ディジーチェーン信号６は与えられず、その代わりにIA
CK信号５が遅延回路20を介して与えられる。
【０００７】このような構成の従来のディジーチェーン
方式を採用した情報処理装置の動作は以下の如くであ
る。
方式を採用した情報処理装置の動作は以下の如くであ
る。
【０００８】最上位の割込みコントローラ１へ割込み要
求信号３が入力されると、最上位の割込みコントローラ
１から直ちに割込み要求信号４がMPU2へ与えられ、最上
位以外の割込みコントローラ１に割込み要求信号３が入
力されると、その割込みコントローラ１からバス10を通
じて最上位の割込みコントローラ１へ割込み要求信号３
が伝えられる。これにより、最上位の割込みコントロー
ラ１はMPU2へ割込み要求信号４を与える。
求信号３が入力されると、最上位の割込みコントローラ
１から直ちに割込み要求信号４がMPU2へ与えられ、最上
位以外の割込みコントローラ１に割込み要求信号３が入
力されると、その割込みコントローラ１からバス10を通
じて最上位の割込みコントローラ１へ割込み要求信号３
が伝えられる。これにより、最上位の割込みコントロー
ラ１はMPU2へ割込み要求信号４を与える。
【０００９】割込み要求信号４が与えられると、MPU2で
は割込みアクノリッジサイクルを開始し、IACK信号５を
出力する。このIACK信号５は各割込みコントローラ１に
伝えられるが、最上位の割込みコントローラ１では遅延
回路20によりこのIACK信号５が若干遅延してディジーチ
ェーン信号６として与えられる。最上位の割込みコント
ローラ１では、遅延回路20から与えられるIACK信号５に
応じて自身に有効な割込み要求があるか否か、即ち自身
に接続されている外部デバイスから割込み要求信号３が
入力されているか否かを調べる。最上位の割込みコント
ローラ１に有効な割込み要求があれば、MPU2が発生する
割込みベクタ等のアクセス権は最上位の割込みコントロ
ーラ１に獲得される。最上位の割込みコントローラ１に
有効な割込み要求がなければ、MPU2が発生するアクセス
権は有効な割込み要求がある最上位以外のいずれかの割
込みコントローラ１にたどり着くまでディジーチェーン
信号６により順次下位の割込みコントローラ１へ伝播さ
れる。
は割込みアクノリッジサイクルを開始し、IACK信号５を
出力する。このIACK信号５は各割込みコントローラ１に
伝えられるが、最上位の割込みコントローラ１では遅延
回路20によりこのIACK信号５が若干遅延してディジーチ
ェーン信号６として与えられる。最上位の割込みコント
ローラ１では、遅延回路20から与えられるIACK信号５に
応じて自身に有効な割込み要求があるか否か、即ち自身
に接続されている外部デバイスから割込み要求信号３が
入力されているか否かを調べる。最上位の割込みコント
ローラ１に有効な割込み要求があれば、MPU2が発生する
割込みベクタ等のアクセス権は最上位の割込みコントロ
ーラ１に獲得される。最上位の割込みコントローラ１に
有効な割込み要求がなければ、MPU2が発生するアクセス
権は有効な割込み要求がある最上位以外のいずれかの割
込みコントローラ１にたどり着くまでディジーチェーン
信号６により順次下位の割込みコントローラ１へ伝播さ
れる。
【００１０】
【発明が解決しようとする課題】上述のように、従来の
ディジーチェーン方式を採用した情報処理装置では、優
先順位最上位の割込みコントローラから順に優先順位下
位の割込みコントローラ１へディジーチェーン信号６が
伝播されて行くので、ディジーチェーン信号６の遅延時
間は個々のデバイスの遅延時間の合計になり、割込みア
クノリッジサイクルに要する時間が増大する。また、各
割込みコントローラに接続されている外部デバイス相互
間の割込み優先順位は変更可能であるとしても、割込み
コントローラ間での割込み優先順位はハードウェア、即
ちディジーチェーン信号の伝播順位で固定され、プログ
ラムによる変更が出来ない。
ディジーチェーン方式を採用した情報処理装置では、優
先順位最上位の割込みコントローラから順に優先順位下
位の割込みコントローラ１へディジーチェーン信号６が
伝播されて行くので、ディジーチェーン信号６の遅延時
間は個々のデバイスの遅延時間の合計になり、割込みア
クノリッジサイクルに要する時間が増大する。また、各
割込みコントローラに接続されている外部デバイス相互
間の割込み優先順位は変更可能であるとしても、割込み
コントローラ間での割込み優先順位はハードウェア、即
ちディジーチェーン信号の伝播順位で固定され、プログ
ラムによる変更が出来ない。
【００１１】本発明はこのような事情に鑑みてなされた
ものであり、複数の割込みコントローラを使用する際の
ディジーチェーン信号の伝播を高速化して MPUの割込み
アクノリッジサイクルの短縮を図ると共に、各割込みコ
ントローラの優先順位をプログラムにより変更可能にし
た情報処理装置の提供を目的とする。
ものであり、複数の割込みコントローラを使用する際の
ディジーチェーン信号の伝播を高速化して MPUの割込み
アクノリッジサイクルの短縮を図ると共に、各割込みコ
ントローラの優先順位をプログラムにより変更可能にし
た情報処理装置の提供を目的とする。
【００１２】
【課題を解決するための手段】本発明の情報処理装置
は、複数の割込みコントローラをまとめて１群とし（以
下、割込みコントローラセットという）、各割込みコン
トローラセットをディジーチェーン接続し、更に各割込
みコントローラセット内の複数の割込みコントローラ間
の優先順位付けを行うために割込みコントローラ内部に
優先順位保持用の記憶手段をそれぞれ設け、有効な割込
み要因の有無及び前述の記憶手段の設定値により決定さ
れる優先順位を示す信号に従って割込みアクセス権を得
ることが出来るか否かを判定するように構成してある。
は、複数の割込みコントローラをまとめて１群とし（以
下、割込みコントローラセットという）、各割込みコン
トローラセットをディジーチェーン接続し、更に各割込
みコントローラセット内の複数の割込みコントローラ間
の優先順位付けを行うために割込みコントローラ内部に
優先順位保持用の記憶手段をそれぞれ設け、有効な割込
み要因の有無及び前述の記憶手段の設定値により決定さ
れる優先順位を示す信号に従って割込みアクセス権を得
ることが出来るか否かを判定するように構成してある。
【００１３】
【作用】本発明の情報処理装置では、複数の割込みコン
トローラをまとめて一群とした割込みコントローラセッ
ト間でディジーチェーン方式により割込みアクセス権が
伝播され、更に各割込みコントローラセット内ではそれ
ぞれの割込みコントローラにおいて有効な割込み要因の
有無及び前述の記憶手段の設定値により決定される優先
順位を示す信号に従ってアクセス権が得ることが出来る
か否かが判定される。
トローラをまとめて一群とした割込みコントローラセッ
ト間でディジーチェーン方式により割込みアクセス権が
伝播され、更に各割込みコントローラセット内ではそれ
ぞれの割込みコントローラにおいて有効な割込み要因の
有無及び前述の記憶手段の設定値により決定される優先
順位を示す信号に従ってアクセス権が得ることが出来る
か否かが判定される。
【００１４】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００１５】図２は本発明の情報処理装置の構成を示す
ブロック図であり、図３はその各 IRCセット1Sの構成を
示すブロック図である。
ブロック図であり、図３はその各 IRCセット1Sの構成を
示すブロック図である。
【００１６】図２において、中央処理装置であるMPU2に
は複数のIRCセット1S, 1S…が接続されている。これら
の各 IRCセット1Sは、図２に示されているように、本実
施例ではそれぞれが３個の割込みコントローラ(IRC)1を
セットにしたものである。
は複数のIRCセット1S, 1S…が接続されている。これら
の各 IRCセット1Sは、図２に示されているように、本実
施例ではそれぞれが３個の割込みコントローラ(IRC)1を
セットにしたものである。
【００１７】各 IRCセット1Sにはそれぞれ外部デバイス
が接続されている。各 IRCセット1Sへはそれぞれに接続
されている外部デバイスから割込み要求信号３が入力さ
れており、それぞれは IRCセット1S内部の各割込みコン
トローラ１に与えられる。
が接続されている。各 IRCセット1Sへはそれぞれに接続
されている外部デバイスから割込み要求信号３が入力さ
れており、それぞれは IRCセット1S内部の各割込みコン
トローラ１に与えられる。
【００１８】また各割込みコントローラ１相互間はバス
10で接続されており、それぞれの割込みコントローラ１
へ割込み要求信号３が入力された場合にこのバス10を通
じて優先順位最上位の IRCセット1S内の優先順位最上位
の割込みコントローラ１へ割込み要求が発せられる。
10で接続されており、それぞれの割込みコントローラ１
へ割込み要求信号３が入力された場合にこのバス10を通
じて優先順位最上位の IRCセット1S内の優先順位最上位
の割込みコントローラ１へ割込み要求が発せられる。
【００１９】優先順位最上位の IRCセット1S内の優先順
位最上位の IRCセット1SからMPU2へは、 IRCセット1Sか
らMPU2に対して割込みをかけるための割込み要求信号４
が与えられる。また、MPU2と各 IRCセット1S, 1S…との
間は、MPU2が割込みを受付てIRCセット1Sをアクセスす
るためのサイクル (以下、割込みアクノリッジサイクル
という）に入ったことを示す信号 (IACK信号) ５により
接続されている。更に、各 IRCセット1S, 1S…間はディ
ジーチェーンのための信号（以下、ディジーチェーン信
号という）６により接続されている。
位最上位の IRCセット1SからMPU2へは、 IRCセット1Sか
らMPU2に対して割込みをかけるための割込み要求信号４
が与えられる。また、MPU2と各 IRCセット1S, 1S…との
間は、MPU2が割込みを受付てIRCセット1Sをアクセスす
るためのサイクル (以下、割込みアクノリッジサイクル
という）に入ったことを示す信号 (IACK信号) ５により
接続されている。更に、各 IRCセット1S, 1S…間はディ
ジーチェーンのための信号（以下、ディジーチェーン信
号という）６により接続されている。
【００２０】なお、最上位の IRCセット1Sにはディジー
チェーン信号６は与えられず、その代わりにIACK信号５
が遅延回路20を介して与えられる。
チェーン信号６は与えられず、その代わりにIACK信号５
が遅延回路20を介して与えられる。
【００２１】次に、各 IRCセット1Sの内部構成を示す図
３のブロック図を参照して各 IRCセット1Sの構成につい
て説明する。なお、本実施例では各 IRCセット1Sがそれ
ぞれ３個の割込みコントローラ１で構成されている。
３のブロック図を参照して各 IRCセット1Sの構成につい
て説明する。なお、本実施例では各 IRCセット1Sがそれ
ぞれ３個の割込みコントローラ１で構成されている。
【００２２】IRCセット1S内の各割込みコントローラ１
はそれぞれの優先順位を示す信号PL0, PL1, PL2 で相互
に接続されている。また、各割込みコントローラ１には
MPU2から出力されるIACK信号５が与えられる。優先順位
上位の IRCセット1Sからのディジーチェーン信号６は各
割込みコントローラ１の ACKIN端子に入力され、優先順
位下位の IRCセット1Sへのディジーチェーン信号６は各
割込みコントローラ１のAKCOUT端子からワイヤードオア
出力されて優先順位下位の IRCセット1Sの各割込みコン
トローラ１の ACKIN端子に入力される。
はそれぞれの優先順位を示す信号PL0, PL1, PL2 で相互
に接続されている。また、各割込みコントローラ１には
MPU2から出力されるIACK信号５が与えられる。優先順位
上位の IRCセット1Sからのディジーチェーン信号６は各
割込みコントローラ１の ACKIN端子に入力され、優先順
位下位の IRCセット1Sへのディジーチェーン信号６は各
割込みコントローラ１のAKCOUT端子からワイヤードオア
出力されて優先順位下位の IRCセット1Sの各割込みコン
トローラ１の ACKIN端子に入力される。
【００２３】なお、最上位の IRCセット1Sの各割込みコ
ントローラ１の ACKIN端子には、MPU2から出力されたIA
CK信号５が遅延回路20で遅延されて与えられる。
ントローラ１の ACKIN端子には、MPU2から出力されたIA
CK信号５が遅延回路20で遅延されて与えられる。
【００２４】図４は各割込みコントローラ１の内部の機
能構成を示すブロック図である。
能構成を示すブロック図である。
【００２５】各割込みコントローラ１には、プライオリ
ティレジスタ11, PL(プライオリティ) 入出力制御回路
12，割込み要求有無判定回路13及びバスコントロール回
路14等が備えられている。
ティレジスタ11, PL(プライオリティ) 入出力制御回路
12，割込み要求有無判定回路13及びバスコントロール回
路14等が備えられている。
【００２６】割込み要求有無判定回路13には外部デバイ
スからの割込み要求信号３が与えられており、この割込
み要求信号３が入力されると割込み要求があると判定し
てPL入出力制御回路12へ所定の信号を与える。
スからの割込み要求信号３が与えられており、この割込
み要求信号３が入力されると割込み要求があると判定し
てPL入出力制御回路12へ所定の信号を与える。
【００２７】プライオリティレジスタ11は図５の模式図
に示されているように構成されている。即ち、本実施例
では各 IRCセット1S内には３個の割込みコントローラ１
が備えられているので、それぞれの割込みコントローラ
１のプライオリティレジスタ11は３ビットに構成されて
いる。このプライオリティレジスタ11は MSBが最優先レ
ベル０であり、中間のビットがれるレベル１であり、 L
SBがレベル２である。そして、それぞれの割込みコント
ローラ１に設定されている優先順位と対応するビットに
データ”１”が、他のビットにデータ”０”がセットさ
れる。この各ビットへのデータのセットは初期設定時に
行われ、一つの IRCセット1S内のIRCセット1Sが同一の
レベルにセットされることは禁じられている。
に示されているように構成されている。即ち、本実施例
では各 IRCセット1S内には３個の割込みコントローラ１
が備えられているので、それぞれの割込みコントローラ
１のプライオリティレジスタ11は３ビットに構成されて
いる。このプライオリティレジスタ11は MSBが最優先レ
ベル０であり、中間のビットがれるレベル１であり、 L
SBがレベル２である。そして、それぞれの割込みコント
ローラ１に設定されている優先順位と対応するビットに
データ”１”が、他のビットにデータ”０”がセットさ
れる。この各ビットへのデータのセットは初期設定時に
行われ、一つの IRCセット1S内のIRCセット1Sが同一の
レベルにセットされることは禁じられている。
【００２８】バスコントロール回路14はPL入出力制御回
路12の制御に出力端子各プライオリティ端子PL0, PL1,
PL2 の入出力制御を行う。即ち、プライオリティレジス
タ１１の各ビットはバスコントロール回路１４の各プラ
イオリティ端子PL0, PL1, PL2 に対応しており、”１”
がセットされているビットに対応するプライオリティ端
子(図５に示されている例ではPL1)が出力、それより上
位のビットに対応するプライオリティ端子 (図５に示さ
れている例ではPL0)が入力、下位のビットに対応するプ
ライオリティ端子 (図５に示されている例ではPL2)がフ
ローティングになるように、バスコントロール回路14に
より制御される。
路12の制御に出力端子各プライオリティ端子PL0, PL1,
PL2 の入出力制御を行う。即ち、プライオリティレジス
タ１１の各ビットはバスコントロール回路１４の各プラ
イオリティ端子PL0, PL1, PL2 に対応しており、”１”
がセットされているビットに対応するプライオリティ端
子(図５に示されている例ではPL1)が出力、それより上
位のビットに対応するプライオリティ端子 (図５に示さ
れている例ではPL0)が入力、下位のビットに対応するプ
ライオリティ端子 (図５に示されている例ではPL2)がフ
ローティングになるように、バスコントロール回路14に
より制御される。
【００２９】またバスコントロール回路14は、割込み要
求有無判定回路13から出力される信号により、有効な割
込み要求があると判定された場合には出力をアクティブ
にする。このアクティブになった出力は同一の IRCセッ
ト1Sの自身より優先順位下位の割込みコントローラ１の
プライオリティ端子PL1(またはPL2)にアクセス禁止信号
として入力される。このようにプライオリティ端子PL1
(またはPL2)に優先順位上位の割込みコントローラ１か
らアクセス禁止信号が入力された場合にはその割込みコ
ントローラ１ではアクセスを禁じるようにバスコントロ
ール回路14による制御が行われる。
求有無判定回路13から出力される信号により、有効な割
込み要求があると判定された場合には出力をアクティブ
にする。このアクティブになった出力は同一の IRCセッ
ト1Sの自身より優先順位下位の割込みコントローラ１の
プライオリティ端子PL1(またはPL2)にアクセス禁止信号
として入力される。このようにプライオリティ端子PL1
(またはPL2)に優先順位上位の割込みコントローラ１か
らアクセス禁止信号が入力された場合にはその割込みコ
ントローラ１ではアクセスを禁じるようにバスコントロ
ール回路14による制御が行われる。
【００３０】なお、 IRCセット1S内の３個の割込みコン
トローラ１の内の優先順位最下位の割込みコントローラ
１では、優先順位上位の割込みコントローラ１からのア
クセス禁止信号が与えられず、且つ自身にも有効な割込
み要求がないと割込み要求有無判定回路13により判定さ
れている場合には、ACKOUT端子からの出力をアクティブ
にする。この信号はその割込みコントローラ１が属して
いる IRCセット1Sよりも１レベル優先順位下位側の IRC
セット1Sにディジーチェーン信号６として与えられる。
トローラ１の内の優先順位最下位の割込みコントローラ
１では、優先順位上位の割込みコントローラ１からのア
クセス禁止信号が与えられず、且つ自身にも有効な割込
み要求がないと割込み要求有無判定回路13により判定さ
れている場合には、ACKOUT端子からの出力をアクティブ
にする。この信号はその割込みコントローラ１が属して
いる IRCセット1Sよりも１レベル優先順位下位側の IRC
セット1Sにディジーチェーン信号６として与えられる。
【００３１】このような本発明の情報処理装置の動作に
ついて、図６のタイミングチャートを参照して説明す
る。
ついて、図６のタイミングチャートを参照して説明す
る。
【００３２】なお、以下の説明は優先順位最上位の IRC
セット1S内の優先順位がレベル１（２番目の優先順位）
の割込みコントローラ１に割込み要求信号３が入力され
た場合の動作についての説明である。
セット1S内の優先順位がレベル１（２番目の優先順位）
の割込みコントローラ１に割込み要求信号３が入力され
た場合の動作についての説明である。
【００３３】まず、優先順位最上位の IRCセット1Sのレ
ベル１の割込みコントローラ１にある外部デバイスから
割込み要求信号３が入力されると、その外部デバイスを
特定するアドレスが図６(a) に示す如くバス10へ出力さ
れる。これにより優先順位最上位の割込みコントローラ
１からはMPU2へ割込み要求信号４が出力され、これに応
じてMPU2は割込みアクノリッジサイクルに入り、図６
(b) に示されているようにIACK信号５を出力する。この
MPU2から出力されたIACK信号５は遅延回路20にて遅延さ
れて図６(c) に示されているディジーチェーン信号６と
して優先順位最上位の IRCセット1Sの各割込みコントロ
ーラ１の ACKIN端子に入力される。
ベル１の割込みコントローラ１にある外部デバイスから
割込み要求信号３が入力されると、その外部デバイスを
特定するアドレスが図６(a) に示す如くバス10へ出力さ
れる。これにより優先順位最上位の割込みコントローラ
１からはMPU2へ割込み要求信号４が出力され、これに応
じてMPU2は割込みアクノリッジサイクルに入り、図６
(b) に示されているようにIACK信号５を出力する。この
MPU2から出力されたIACK信号５は遅延回路20にて遅延さ
れて図６(c) に示されているディジーチェーン信号６と
して優先順位最上位の IRCセット1Sの各割込みコントロ
ーラ１の ACKIN端子に入力される。
【００３４】一方、優先順位最上位の IRCセット1Sのレ
ベル１の割込みコントローラ１ではその割込み要求有無
判定回路13に割込み要求信号３が入力されているので、
バスコントロール回路14は図６(d)に示されているよう
にプライオリティ端子PL1 をアクティブ (ローレベル)
にする。このプライオリティ端子PL1 がアクティブであ
る期間に、先に割込み要求信号３を発生している外部デ
バイスから図６(e) に示されているようにデータが出力
される。
ベル１の割込みコントローラ１ではその割込み要求有無
判定回路13に割込み要求信号３が入力されているので、
バスコントロール回路14は図６(d)に示されているよう
にプライオリティ端子PL1 をアクティブ (ローレベル)
にする。このプライオリティ端子PL1 がアクティブであ
る期間に、先に割込み要求信号３を発生している外部デ
バイスから図６(e) に示されているようにデータが出力
される。
【００３５】なお、図６(f) に示されている優先順位最
上位の IRCセット1Sから下位側の IRCセット1Sへのディ
ジーチェーン信号６、即ちACKOUT端子からの出力は図６
に示されている期間はノンアクティブ (ハイレベル) で
ある。しかし、優先順位最上位以外の IRCセット1Sへ割
込み要求信号３が入力されていた場合には、この信号は
図６(c) に示されている ACKIN端子への信号がノンアク
ティブ (ハイレベル)に転じた時点でアクティブ (ロー
レベル) になる。これにより、アクセス許可信号が優先
順位上位の割込みコントローラから下位の割込みコント
ローラへ順次伝播ディジーチェーン方式で伝播される。
上位の IRCセット1Sから下位側の IRCセット1Sへのディ
ジーチェーン信号６、即ちACKOUT端子からの出力は図６
に示されている期間はノンアクティブ (ハイレベル) で
ある。しかし、優先順位最上位以外の IRCセット1Sへ割
込み要求信号３が入力されていた場合には、この信号は
図６(c) に示されている ACKIN端子への信号がノンアク
ティブ (ハイレベル)に転じた時点でアクティブ (ロー
レベル) になる。これにより、アクセス許可信号が優先
順位上位の割込みコントローラから下位の割込みコント
ローラへ順次伝播ディジーチェーン方式で伝播される。
【００３６】
【発明の効果】以上に詳述した如く本発明によれば、複
数の割込みコントローラ間でのディジーチェーン方式に
よるアクセス権の伝播が高速に行われ、中央処理装置に
よる割込みアクノリッジサイクルが短縮される。また、
それぞれの割込みコントローラセット内では各割込みコ
ントローラ間の優先順位を記憶手段のセット状態を変更
することによりソフトウェアで変更することが可能にな
る。
数の割込みコントローラ間でのディジーチェーン方式に
よるアクセス権の伝播が高速に行われ、中央処理装置に
よる割込みアクノリッジサイクルが短縮される。また、
それぞれの割込みコントローラセット内では各割込みコ
ントローラ間の優先順位を記憶手段のセット状態を変更
することによりソフトウェアで変更することが可能にな
る。
【図１】従来のディジーチェーン方式で接続された MPU
と複数の割込みコントローラとの構成を示す模式図であ
る。
と複数の割込みコントローラとの構成を示す模式図であ
る。
【図２】本発明の情報処理装置の構成を示すブロック図
である。
である。
【図３】本発明の情報処理装置の各 IRCセット1Sの構成
を示すブロック図である。
を示すブロック図である。
【図４】各割込みコントローラの内部の機能構成を示す
ブロック図である。
ブロック図である。
【図５】プライオリティレジスタの構成を示す模式図で
ある。
ある。
【図６】本発明の情報処理装置の動作を説明するタイミ
ングチャートである。
ングチャートである。
１ 割込みコントローラ 1S IRCセット 11 プライオリティレジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年４月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】図１において、中央処理装置であるMPU2に
は複数の割込みコントローラ(IRC)1, 1…が接続されて
いる。各割込みコントローラ１にはそれぞれ外部デバイ
スが接続されている。各割込みコントローラ１へはそれ
ぞれに接続されている外部デバイスから割込み要求信号
３が入力される。また各割込みコントローラ１相互間は
バス10で接続されており、それぞれの割込みコントロー
ラ１へ割込み要求信号３が入力された場合にこのバス10
を通じてハンドラとして機能する割込みコントローラ１
へ割込み要求が発せられる。
は複数の割込みコントローラ(IRC)1, 1…が接続されて
いる。各割込みコントローラ１にはそれぞれ外部デバイ
スが接続されている。各割込みコントローラ１へはそれ
ぞれに接続されている外部デバイスから割込み要求信号
３が入力される。また各割込みコントローラ１相互間は
バス10で接続されており、それぞれの割込みコントロー
ラ１へ割込み要求信号３が入力された場合にこのバス10
を通じてハンドラとして機能する割込みコントローラ１
へ割込み要求が発せられる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】ハンドラとして機能する割込みコントロー
ラ１からMPU2へは、割込みコントローラ１からMPU2に対
して割込みをかけるための割込み要求信号４が与えられ
る。また、MPU2から各割込みコントローラ1, 1…へは、
MPU2が割込みを受付て割込みコントローラ１をアクセス
するためのサイクル (以下、割込みアクノリッジサイク
ルという）に入ったことを示す信号 (IACK信号) ５が与
えられる。更に、各割込みコントローラ1, 1…間はディ
ジーチェーンのための信号（以下、ディジーチェーン信
号という）６により接続されている。
ラ１からMPU2へは、割込みコントローラ１からMPU2に対
して割込みをかけるための割込み要求信号４が与えられ
る。また、MPU2から各割込みコントローラ1, 1…へは、
MPU2が割込みを受付て割込みコントローラ１をアクセス
するためのサイクル (以下、割込みアクノリッジサイク
ルという）に入ったことを示す信号 (IACK信号) ５が与
えられる。更に、各割込みコントローラ1, 1…間はディ
ジーチェーンのための信号（以下、ディジーチェーン信
号という）６により接続されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】最上位の割込みコントローラ１へ割込み要
求信号３が入力されると、ハンドラとして機能する割込
みコントローラ１から直ちに割込み要求信号４がMPU2へ
与えられ、ジェネレータとして機能する割込みコントロ
ーラ１に割込み要求信号３が入力されると、その割込み
コントローラ１からバス10を通じてハンドラとして機能
する割込みコントローラ１へ割込み要求信号３が伝えら
れる。これにより、ハンドラとして機能する割込みコン
トローラ１はMPU2へ割込み要求信号４を与える。
求信号３が入力されると、ハンドラとして機能する割込
みコントローラ１から直ちに割込み要求信号４がMPU2へ
与えられ、ジェネレータとして機能する割込みコントロ
ーラ１に割込み要求信号３が入力されると、その割込み
コントローラ１からバス10を通じてハンドラとして機能
する割込みコントローラ１へ割込み要求信号３が伝えら
れる。これにより、ハンドラとして機能する割込みコン
トローラ１はMPU2へ割込み要求信号４を与える。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】
【作用】本発明の情報処理装置では、複数の割込みコン
トローラをまとめて一群とした割込みコントローラセッ
ト間でディジーチェーン方式により割込みアクセス権が
伝播され、更に各割込みコントローラセット内ではそれ
ぞれの割込みコントローラにおいて有効な割込み要因の
有無及び前述の記憶手段の設定値により決定される優先
順位を示す信号に従ってアクセス権を得ることが出来る
か否かが判定される。
トローラをまとめて一群とした割込みコントローラセッ
ト間でディジーチェーン方式により割込みアクセス権が
伝播され、更に各割込みコントローラセット内ではそれ
ぞれの割込みコントローラにおいて有効な割込み要因の
有無及び前述の記憶手段の設定値により決定される優先
順位を示す信号に従ってアクセス権を得ることが出来る
か否かが判定される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】また各割込みコントローラ１相互間はバス
10で接続されており、それぞれの割込みコントローラ１
へ割込み要求信号３が入力された場合にこのバス10を通
じてハンドラとして機能する割込みコントローラ１へ割
込み要求が発せられる。
10で接続されており、それぞれの割込みコントローラ１
へ割込み要求信号３が入力された場合にこのバス10を通
じてハンドラとして機能する割込みコントローラ１へ割
込み要求が発せられる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】ハンドラとして機能する割込みコントロー
ラ１からMPU2へは、ハンドラとして機能する割込みコン
トローラ１からMPU2に対して割込みをかけるための割込
み要求信号４が与えられる。また、MPU2と各 IRCセット
1S, 1S…との間は、MPU2が割込みを受付て IRCセット1S
をアクセスするためのサイクル (以下、割込みアクノリ
ッジサイクルという）に入ったことを示す信号 (IACK信
号) ５により接続されている。更に、各 IRCセット1S,
1S…間はディジーチェーンのための信号（以下、ディジ
ーチェーン信号という）６により接続されている。
ラ１からMPU2へは、ハンドラとして機能する割込みコン
トローラ１からMPU2に対して割込みをかけるための割込
み要求信号４が与えられる。また、MPU2と各 IRCセット
1S, 1S…との間は、MPU2が割込みを受付て IRCセット1S
をアクセスするためのサイクル (以下、割込みアクノリ
ッジサイクルという）に入ったことを示す信号 (IACK信
号) ５により接続されている。更に、各 IRCセット1S,
1S…間はディジーチェーンのための信号（以下、ディジ
ーチェーン信号という）６により接続されている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】プライオリティレジスタ11は図５の模式図
に示されているように構成されている。即ち、本実施例
では各 IRCセット1S内には３個の割込みコントローラ１
が備えられているので、それぞれの割込みコントローラ
１のプライオリティレジスタ11は３ビットに構成されて
いる。このプライオリティレジスタ11は MSBが最優先レ
ベル０であり、中間のビットがレベル１であり、 LSBが
レベル２である。そして、それぞれの割込みコントロー
ラ１に設定されている優先順位と対応するビットにデー
タ”１”が、他のビットにデータ”０”がセットされ
る。この各ビットへのデータのセットは初期設定時に行
われ、一つの IRCセット1S内のIRCセット1Sが同一のレ
ベルにセットされることは禁じられている。
に示されているように構成されている。即ち、本実施例
では各 IRCセット1S内には３個の割込みコントローラ１
が備えられているので、それぞれの割込みコントローラ
１のプライオリティレジスタ11は３ビットに構成されて
いる。このプライオリティレジスタ11は MSBが最優先レ
ベル０であり、中間のビットがレベル１であり、 LSBが
レベル２である。そして、それぞれの割込みコントロー
ラ１に設定されている優先順位と対応するビットにデー
タ”１”が、他のビットにデータ”０”がセットされ
る。この各ビットへのデータのセットは初期設定時に行
われ、一つの IRCセット1S内のIRCセット1Sが同一のレ
ベルにセットされることは禁じられている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】PL入出力制御回路12はプライオリティ入出
力端子PL0, PL1, PL2 の入出力制御を行う。即ち、プラ
イオリティレジスタ11の各ビットはPL入出力制御回路12
の各プライオリティ端子PL0, PL1, PL2 に対応してお
り、”１”がセットされているビットに対応するプライ
オリティ端子 (図５に示されている例ではPL1)が出力、
それより上位のビットに対応するプライオリティ端子
(図５に示されている例ではPL0)が入力、下位のビット
に対応するプライオリティ端子 (図５に示されている例
ではPL2)がフローティングになるように、PL入出力制御
回路12により制御される。
力端子PL0, PL1, PL2 の入出力制御を行う。即ち、プラ
イオリティレジスタ11の各ビットはPL入出力制御回路12
の各プライオリティ端子PL0, PL1, PL2 に対応してお
り、”１”がセットされているビットに対応するプライ
オリティ端子 (図５に示されている例ではPL1)が出力、
それより上位のビットに対応するプライオリティ端子
(図５に示されている例ではPL0)が入力、下位のビット
に対応するプライオリティ端子 (図５に示されている例
ではPL2)がフローティングになるように、PL入出力制御
回路12により制御される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】バスコントロール回路14は、割込み要求有
無判定回路13から出力される信号により、有効な割込み
要求があると判定された場合には出力をアクティブにす
る。このアクティブになった出力は同一の IRCセット1S
の自身より優先順位下位の割込みコントローラ１のプラ
イオリティ端子PL1(またはPL2)にアクセス禁止信号とし
て入力される。このようにプライオリティ端子PL1(また
はPL2)に優先順位上位の割込みコントローラ１からアク
セス禁止信号が入力された場合にはその割込みコントロ
ーラ１ではアクセスを禁じるようにバスコントロール回
路14による制御が行われる。
無判定回路13から出力される信号により、有効な割込み
要求があると判定された場合には出力をアクティブにす
る。このアクティブになった出力は同一の IRCセット1S
の自身より優先順位下位の割込みコントローラ１のプラ
イオリティ端子PL1(またはPL2)にアクセス禁止信号とし
て入力される。このようにプライオリティ端子PL1(また
はPL2)に優先順位上位の割込みコントローラ１からアク
セス禁止信号が入力された場合にはその割込みコントロ
ーラ１ではアクセスを禁じるようにバスコントロール回
路14による制御が行われる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】まず、優先順位最上位の IRCセット1Sのレ
ベル１の割込みコントローラ１にある外部デバイスから
割込み要求信号３が入力されると、ハンドラとして機能
する割込みコントローラ１からはMPU2へ割込み要求信号
４が出力され、これに応じてMPU2は割込みアクノリッジ
サイクルに入り、受け付けた割込みレベルに応じた信号
をアドレスバスへ図６(a) に示す如く出力し、また図６
(b) に示されているようにIACK信号５を出力する。この
MPU2から出力されたIACK信号５は遅延回路20にて遅延さ
れて図６(c) に示されているディジーチェーン信号６と
して優先順位最上位の IRCセット1Sの各割込みコントロ
ーラ１の ACKIN端子に入力される。
ベル１の割込みコントローラ１にある外部デバイスから
割込み要求信号３が入力されると、ハンドラとして機能
する割込みコントローラ１からはMPU2へ割込み要求信号
４が出力され、これに応じてMPU2は割込みアクノリッジ
サイクルに入り、受け付けた割込みレベルに応じた信号
をアドレスバスへ図６(a) に示す如く出力し、また図６
(b) に示されているようにIACK信号５を出力する。この
MPU2から出力されたIACK信号５は遅延回路20にて遅延さ
れて図６(c) に示されているディジーチェーン信号６と
して優先順位最上位の IRCセット1Sの各割込みコントロ
ーラ１の ACKIN端子に入力される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】一方、優先順位最上位の IRCセット1Sのレ
ベル１の割込みコントローラ１ではその割込み要求有無
判定回路13に割込み要求信号３が入力されているので、
バスコントロール回路14は図６(d)に示されているよう
にプライオリティ端子PL1 をアクティブ (ローレベル)
にし、 IRCセット1S内の下位の割込みコントローラのア
クセスを禁止すると共に、 ACKIN端子の入力がアクティ
ブ (ローレベル) である期間中に IRCセット1Sのレベル
１の割込みコントローラにより割込みベクタがデータバ
スへ出力される。
ベル１の割込みコントローラ１ではその割込み要求有無
判定回路13に割込み要求信号３が入力されているので、
バスコントロール回路14は図６(d)に示されているよう
にプライオリティ端子PL1 をアクティブ (ローレベル)
にし、 IRCセット1S内の下位の割込みコントローラのア
クセスを禁止すると共に、 ACKIN端子の入力がアクティ
ブ (ローレベル) である期間中に IRCセット1Sのレベル
１の割込みコントローラにより割込みベクタがデータバ
スへ出力される。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】なお、図６(f) に示されている優先順位最
上位の IRCセット1Sから下位側の IRCセット1Sへのディ
ジーチェーン信号６、即ちACKOUT端子からの出力は図６
に示されている期間は優先順位最上位の IRCセット1S内
に有効な割込み要求があるため、ノンアクティブ (ハイ
レベル) である。しかし、優先順位最上位以外の IRCセ
ット1Sへ有効な割込み要求信号３が入力されており、ま
た優先順位最上位の IRCセット内に有効な割込み要求の
ない場合には、この信号は図６(b) に示されているIACK
端子への信号がアクティブ (ローレベル) である期間中
にアクティブ (ローレベル) になる。これにより、アク
セス許可信号が優先順位上位の割込みコントローラから
下位の割込みコントローラへ順次伝播ディジーチェーン
方式で伝播される。
上位の IRCセット1Sから下位側の IRCセット1Sへのディ
ジーチェーン信号６、即ちACKOUT端子からの出力は図６
に示されている期間は優先順位最上位の IRCセット1S内
に有効な割込み要求があるため、ノンアクティブ (ハイ
レベル) である。しかし、優先順位最上位以外の IRCセ
ット1Sへ有効な割込み要求信号３が入力されており、ま
た優先順位最上位の IRCセット内に有効な割込み要求の
ない場合には、この信号は図６(b) に示されているIACK
端子への信号がアクティブ (ローレベル) である期間中
にアクティブ (ローレベル) になる。これにより、アク
セス許可信号が優先順位上位の割込みコントローラから
下位の割込みコントローラへ順次伝播ディジーチェーン
方式で伝播される。
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (1)
- 【請求項１】 中央処理装置と、該中央処理装置に対し
て割込みアクセス権を要求する複数の割込みコントロー
ラとを備えた情報処理装置において、 前記複数の割込みコントローラは所定数ずつが割込みコ
ントローラセットとして接続されており、 各割込みコントローラは、 それぞれが属する割込みコントローラセット内での割込
みの優先順位を記憶し、外部からその内容を変更可能な
記憶手段と、 優先順位上位の割込みコントローラから割込みアクセス
許可信号が与えられた場合に、有効な割込み要因がある
場合には割込みアクセス権を獲得し、 有効な割込み要因が無い場合には優先順位下位の割込み
コントローラにアクセス許可信号を出力する制御手段と
を備え、 各割込みコントローラセット内の優先順位最下位の割込
みコントローラが出力するアクセス許可信号を他の割込
みコントローラセットにディジーチェーン方式で伝播す
べくなしてあることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248613A JPH0589028A (ja) | 1991-09-27 | 1991-09-27 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248613A JPH0589028A (ja) | 1991-09-27 | 1991-09-27 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0589028A true JPH0589028A (ja) | 1993-04-09 |
Family
ID=17180724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3248613A Pending JPH0589028A (ja) | 1991-09-27 | 1991-09-27 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0589028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6023743A (en) * | 1997-06-10 | 2000-02-08 | International Business Machines Corporation | System and method for arbitrating interrupts on a daisy chained architected bus |
-
1991
- 1991-09-27 JP JP3248613A patent/JPH0589028A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6023743A (en) * | 1997-06-10 | 2000-02-08 | International Business Machines Corporation | System and method for arbitrating interrupts on a daisy chained architected bus |
| US6260100B1 (en) | 1997-06-10 | 2001-07-10 | International Business Machines Corporation | System and method for arbitrating interrupts on a daisy-chained architected bus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5884051A (en) | System, methods and computer program products for flexibly controlling bus access based on fixed and dynamic priorities | |
| JPS58222361A (ja) | デ−タ処理システムにおけるアクセス要求の優先順位決定制御方式 | |
| JPH0534699B2 (ja) | ||
| US7350005B2 (en) | Handling interrupts in a system having multiple data processing units | |
| JPH06161952A (ja) | アクセス要求仲裁装置 | |
| JPS6275860A (ja) | デ−タ転送制御装置 | |
| US5627968A (en) | Data transfer apparatus which allows data to be transferred between data devices without accessing a shared memory | |
| EP0969384A2 (en) | Method and apparatus for processing information, and providing medium | |
| JPH06110829A (ja) | バス使用要求調停装置 | |
| JPH0589028A (ja) | 情報処理装置 | |
| GB2119977A (en) | Microcomputer systems | |
| JPH05204833A (ja) | ダイレクトメモリアクセス転送制御装置 | |
| US20100153610A1 (en) | Bus arbiter and bus system | |
| JP2001273248A (ja) | バス制御装置及びその制御方法 | |
| KR100257071B1 (ko) | 디앰에이 컨트롤러 및 이를 이용한 디앰에이 요구신호 우선순위 변경방법 | |
| US5799160A (en) | Circuit and method for controlling bus arbitration | |
| JPH0443302B2 (ja) | ||
| JPH07114496A (ja) | 共有メモリ制御回路 | |
| JP2619385B2 (ja) | Ｄｍａコントローラ | |
| JPH0628313A (ja) | シリアルインタフェース回路 | |
| JPH05189311A (ja) | キャッシュメモリ・システム | |
| KR950009574B1 (ko) | 메모리 액세스 제어장치 | |
| JP2635863B2 (ja) | 中央処理装置 | |
| JPS63298555A (ja) | 共有メモリ制御方式 | |
| JPH0644183A (ja) | データ転送装置 |