WO2010082565A1 - デルタ・シグマａｄ変換回路及びバッテリパック - Google Patents

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真喜男 阿部
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ミツミ電機株式会社
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    • Y02E60/10—Energy storage using batteries

Definitions

  • the present disclosure relates generally to a delta-sigma AD conversion circuit and a battery pack, and more particularly to a delta-sigma AD conversion circuit and a battery pack including a delta-sigma AD conversion circuit that converts an analog signal into a digital signal.
  • the fuel gauge IC for measuring the remaining battery level includes an analog circuit such as a high-precision A / D conversion circuit and a digital circuit such as a CPU and a timer for integrating the measured current values.
  • analog circuits and digital circuits are mounted on a one-chip semiconductor integrated circuit device.
  • a fuel gauge IC when the battery pack is connected to a portable device and discharged or when the battery pack is charged, the CPU operates at high speed. On the other hand, when the battery pack is not connected to the portable device, the CPU operates at a low speed.
  • the delta-sigma AD conversion circuit includes a modulation unit that performs pulse density modulation on an analog signal and outputs pulse density modulation data, and a filter processing unit that converts the pulse density modulation data into pulse code modulation data that is a digital signal. It is conceivable that the processing of the filter processing unit is executed by the CPU. In such a configuration, when the CPU performs a high-speed operation, it is preferable to reduce the number of bits of the pulse density modulation data supplied from the modulation unit of the delta-sigma AD conversion circuit to the CPU that performs the filtering process. Further, when the CPU performs a low speed operation, it is preferable to increase the number of bits of the pulse density modulation data supplied from the modulation unit to the CPU that performs the filter processing.
  • a delta-sigma AD conversion circuit that can vary the number of bits of pulse density modulation data supplied from the modulation unit to the filter processing unit according to the operation speed of the filter processing unit.
  • a delta-sigma AD conversion circuit includes a modulation unit that generates pulse density modulation data by performing pulse density modulation on an analog signal, and a filter processing unit that converts the pulse density modulation data into pulse code modulation data.
  • the modulation unit stores the pulse density modulation data in synchronization with a clock and shifts the shift register, and the count value obtained by counting the number of shifts of the shift register reaches a predetermined value according to the mode.
  • a counter that generates a register storage instruction signal and a read request signal; and a plurality of pieces of data that can be held in a form that allows the plurality of pieces of data to be read separately by dividing the data held in the shift register into a plurality of pieces of data And one or more of the plurality of registers include the register storing instruction signal
  • the pulse density modulation data held by the shift register is stored, and the filter processing unit is responsive to the read request signal to select one or more of the plurality of registers according to the mode The pulse density modulation data is read out from.
  • the battery pack includes a battery, a current sensor that detects a charge / discharge current of the battery, and a delta that generates pulse density modulation data by pulse-modulating an analog signal generated by the current sensor.
  • a shift register that shifts together, a counter that generates a register storage instruction signal and a read request signal when a count value obtained by counting the number of shifts of the shift register reaches a predetermined value according to a mode, and data held in the shift register Is divided and stored as a plurality of data, and each of the plurality of data is read out separately.
  • a plurality of registers that can be held in a possible form, and one or more of the plurality of registers store the pulse density modulation data held by the shift register in response to the register storage instruction signal,
  • the CPU reads the pulse density modulation data from one or more of the plurality of registers according to the mode in response to the read request signal, and obtains the pulse density modulation data based on the read pulse density modulation data
  • the remaining battery level of the battery is calculated based on the digital value of the charge / discharge current value.
  • the number of bits of pulse density modulation data supplied from the modulation unit to the filter processing unit can be made variable in accordance with the operation speed of the filter processing unit.
  • FIG. 1 is a block diagram of one embodiment of a delta sigma modulator.
  • FIG. It is a signal timing chart in 32-bit mode. It is a signal timing chart in 16 bit mode. It is a block diagram of one embodiment of a battery pack to which a fuel gauge IC is applied.
  • FIG. 1 is a block diagram showing an embodiment of a delta-sigma AD conversion circuit according to the present invention.
  • the delta-sigma AD conversion circuit includes a modulation unit 10, a CPU 30, a memory 31, and an interrupt control unit 35.
  • the CPU 30 corresponds to a filter processing unit.
  • Analog signals input from terminals 11-1 to 11-n of the modulation unit 10 are supplied to the multiplexer 12.
  • the multiplexer 12 selects any one analog signal from the inputs of the terminals 11-1 to 11 -n based on the selection signal from the control register 13 and supplies it to the delta sigma modulator 15.
  • the subclock internal oscillator 16 generates a subclock having a frequency of 38.4 kHz, for example.
  • This sub-clock is divided by a quarter by the frequency divider 17 to be a clock having a frequency of 9.6 kHz.
  • the divided clock is supplied to the delta-sigma modulator 15, the shift register 18, and the conversion bit counter 19.
  • the delta sigma modulator 15 When the conversion start signal is supplied from the control register 13, the delta sigma modulator 15 performs pulse density modulation (PDM) of the analog signal supplied from the multiplexer 12.
  • PDM pulse density modulation
  • the delta-sigma modulator 15 outputs a signal that is 1-bit digitally modulated by pulse density modulation.
  • the signal output from the delta sigma modulator 15 is supplied to the shift register 18.
  • the conversion bit counter 19 is supplied with a conversion start signal and a mode signal indicating a 32-bit mode or a 16-bit mode from the control register 13.
  • the conversion bit counter 19 starts a counter operation when the conversion start signal is at a high level, for example.
  • the conversion bit counter 19 counts the clock of 32 pulses or 16 pulses according to the mode signal, it generates a conversion end interrupt request signal and a data storage signal as a read request signal.
  • the conversion bit counter 19 supplies a conversion end interrupt request signal to the control register 13 and the interrupt control unit 35, and supplies a data storage signal to the conversion result registers 21 and 22.
  • the control register 13 is set by the CPU 30 to set the 32-bit mode or the 16-bit mode and whether or not the conversion start signal is reset.
  • the control register 13 supplies the conversion start signal and the mode signal to the delta-sigma modulator 15 and the conversion bit counter 19 in accordance with the setting of the 32-bit mode or the 16-bit mode and the setting of whether or not the conversion start signal is reset. .
  • control register 13 resets the conversion start signal when the conversion start signal is reset. When no conversion start signal reset is set, the control register 13 does not reset the conversion start signal.
  • the shift register 18 has a 32-bit configuration, and stores and shifts the 1-bit digital signal from the delta-sigma modulator 15 in synchronization with the clock.
  • the upper 16 bits of the shift register 18 are supplied to the conversion result register 21 in parallel, and the lower 16 bits are supplied to the conversion result register 22 in parallel.
  • the stored 16-bit pulse density modulation data is supplied to the CPU 30 via a 16-bit bus.
  • the CPU 30 performs a setting to instruct the control register 13 in the 16-bit mode when performing high-speed operation. Further, the CPU 30 performs a setting for instructing the control register 13 in the 32-bit mode when performing a low-speed operation.
  • the CPU 30 sequentially reads the pulse density modulation data held in the conversion result registers 21 and 22 in the 32-bit mode (total of 32 bits). In the 16-bit mode, the CPU 30 reads only the pulse density modulation data (16 bits) held in the conversion result register 21.
  • the CPU 30 executes a filter process for converting the pulse density modulation data into pulse code modulation data that is a digital signal, that is, a decimation filter process. Note that a decimation filter processing program executed by the CPU 30 is stored in the memory 31.
  • the interrupt control unit 35 is supplied with a plurality of interrupt request signals in addition to the conversion end interrupt request signal from the conversion bit counter 19. When there are a plurality of interrupt requests at the same time, the interrupt control unit 35 selects an interrupt request with a high priority and makes an interrupt request to the CPU 30.
  • FIG. 2 is a block diagram illustrating one embodiment of the delta sigma modulator 15.
  • an analog voltage Vin is supplied to the terminal 40 and supplied to the integrating circuit 41.
  • the integration circuit 41 includes an input resistor 42, a feedback resistor 43, an integration capacitor 44, and an operational amplifier 45.
  • the integration circuit 41 integrates the difference obtained by subtracting the output voltage of the operational amplifier 49 from the analog voltage Vin.
  • the output signal of the integration circuit 41 is quantized by a comparator composed of an operational amplifier 46.
  • the quantized signal is delayed by one clock in the D-type flip-flop 47 and then output from the terminal 48.
  • the output of the terminal 48 is fed back to the integrating circuit 41 via an operational amplifier 49 that constitutes a 1-bit DA converter.
  • FIG. 3 is a signal timing chart in the 32-bit mode. After the conversion start signal shown in FIG. 3B becomes high level, the conversion bit counter 19 starts counting the clock pulses shown in FIG. When 32 pulses are counted as shown in FIG. 3C, the conversion bit counter 19 receives the data storage signal shown in FIG. 3D and the conversion end interrupt request signal shown in FIG. And generate
  • the upper 16 bits and the lower 16 bits of the shift register 18 are stored in the conversion result registers 21 and 22, respectively.
  • the CPU 30 reads the pulse density modulation data from the conversion result registers 21 and 22.
  • the conversion start signal shown in FIG. 3B is set to a low level by the conversion end interrupt request signal. If the conversion start signal is not reset, the conversion start signal remains high even if the conversion end interrupt request signal is supplied, and the conversion bit counter 19 starts counting from 1 again.
  • FIG. 4 is a signal timing chart in the 16-bit mode. After the conversion start signal shown in FIG. 4B becomes high level, the conversion bit counter 19 starts counting the clock pulses shown in FIG. When 16 pulses are counted as shown in FIG. 4C, the conversion bit counter 19 receives the data storage signal shown in FIG. 4D and the conversion end interrupt request signal shown in FIG. And generate
  • the CPU 30 reads the pulse density modulation data from the conversion result register 21.
  • the conversion start signal shown in FIG. 4B is set to a low level by the conversion end interrupt request signal. If the conversion start signal is not reset, the conversion start signal remains high even if the conversion end interrupt request signal is supplied, and the conversion bit counter 19 starts counting from 1 again.
  • the number of bits of the pulse density modulation data supplied from the modulation unit 10 of the delta sigma AD conversion circuit to the CPU 30 is increased. Further, when the CPU 30 performs a low speed operation, the number of bits of the pulse density modulation data supplied from the modulation unit 10 to the CPU 30 is reduced.
  • FIG. 5 is a block diagram showing an embodiment of a battery pack to which a fuel gauge IC is applied.
  • the fuel gauge IC 200 mainly includes a digital part 210 and an analog part 250.
  • the digital unit 210 includes a CPU 211, ROM 212, RAM 213, EEPROM 214, interrupt control unit 215, bus control unit 216, I2C unit 217, serial communication unit 218, timer unit 219, power-on reset unit 220, register 221, and test terminal state setting circuit. 222, a test control circuit 223, and a filter circuit 290.
  • the CPU 211, ROM 212, RAM 213, EEPROM 214, interrupt control unit 215, bus control unit 216, I2C unit 217, serial communication unit 218, timer unit 219, and register 221 are connected to each other via an internal bus.
  • the CPU 211 corresponds to the CPU 30 in FIG. 1, and the ROM 212 corresponds to the memory 31 in FIG.
  • the interrupt control unit 215 corresponds to the interrupt control unit 35 in FIG.
  • the CPU 211 executes a program stored in the ROM 212 to control the entire fuel gauge IC 200.
  • the CPU 211 executes processing for calculating the remaining battery level by integrating the charge / discharge current of the battery.
  • the RAM 213 is used as a work area.
  • the EEPROM 214 stores trimming information and the like.
  • the interrupt control unit 215 is supplied with an interrupt request from each unit of the fuel gauge IC 200.
  • the interrupt control unit 215 generates an interrupt according to the priority of each interrupt request and notifies the CPU 211 of the interrupt.
  • the bus control unit 216 controls which circuit unit uses the internal bus.
  • the I2C unit 217 is connected to the communication line via the ports 231 and 232 and performs two-wire serial communication.
  • the serial communication unit 218 is connected to a communication line (not shown) via the port 233 and performs one-wire serial communication.
  • Timer section 219 counts the system clock. The count value is referred to by the CPU 211.
  • the power-on reset unit 220 detects that the power supply Vdd supplied to the port 235 connected via the filter circuit 290 has risen, and generates a reset signal. The reset signal is supplied to each part of the fuel gauge IC 200.
  • the test terminal state setting circuit 222 connects between the test terminals 237 and 238 and the test control circuit 223 according to information held in the register 221.
  • the test terminal state setting circuit 222 sets the input of the test control circuit 223 corresponding to the test ports 237 and 238 to a predetermined level.
  • test control circuit 223 When the test control circuit 223 is supplied with the inputs of the test ports 237 and 238, the test control circuit 223 changes the state of the internal circuit according to the inputs. Accordingly, the internal circuit of the fuel gauge IC 200 can be tested.
  • the analog unit 250 includes an oscillation circuit 251, a crystal oscillation circuit 252, a selection control circuit 253, a frequency divider 254, a voltage sensor 255, a temperature sensor 256, a current sensor 257, a multiplexer 258, and a delta-sigma modulator 259.
  • the delta-sigma modulator 259 corresponds to the modulation unit 10 in FIG.
  • the oscillation circuit 251 is an oscillator having a PLL and outputs an oscillation signal of several MHz.
  • the crystal oscillation circuit 252 oscillates by attaching a crystal resonator to the ports 271 and 272 and outputs an oscillation signal of several MHz.
  • the oscillation frequency of the crystal oscillation circuit 252 is highly accurate with respect to the oscillation circuit 251.
  • the selection control circuit 253 selects an oscillation frequency signal output from either the oscillation circuit 251 or the crystal oscillation circuit 252 based on the selection signal supplied from the port 273.
  • the selected oscillation frequency signal is supplied to each part of the fuel gauge IC 200 as a system clock and also supplied to the frequency divider 254.
  • the selection control circuit 253 generates a reset signal RST and a control signal CNT.
  • the selection control circuit 253 selects, for example, the oscillation frequency signal output from the oscillation circuit 251.
  • the frequency divider 254 divides the system clock to generate various clocks and supplies them to each part of the fuel gauge IC 200.
  • the voltage sensor 255 detects the voltages of the batteries 301 and 302 externally attached to the ports 274 and 275, and supplies an analog detection voltage to the multiplexer 258.
  • the temperature sensor 256 detects the environmental temperature of the fuel gauge IC 200 and supplies an analog detected temperature to the multiplexer 258.
  • Both ends of a current detection resistor 303 are connected to the ports 276 and 277.
  • Current sensor 257 detects the current flowing through resistor 303 from the potential difference between ports 276 and 277.
  • the current sensor 257 supplies an analog detection current to the multiplexer 258.
  • the multiplexer 258 sequentially selects an analog detection voltage, an analog detection temperature, and an analog detection current and supplies them to the delta-sigma modulator 259.
  • the delta-sigma modulator 259 supplies the pulse density modulation data to the CPU 211 through the internal bus by performing delta-sigma conversion on each detected value.
  • the CPU 211 performs digital filter processing to digitize the detected voltage, detected temperature, and detected current. Further, the CPU 211 calculates the remaining battery level by integrating the charging / discharging current of the battery. At this time, the detected temperature is used for temperature correction.
  • the fuel gauge IC 200 described above is housed in a housing 310 together with batteries 301 and 302, a current detection resistor 303, a regulator / protection circuit 304, a resistor 305, and a switch 306 to form a battery pack 300.
  • the positive electrode of the battery 301 and the power input terminal of the regulator / protection circuit 304 are connected to the terminal 311 of the battery pack 300.
  • the power supply output terminal of the regulator / protection circuit 304 is connected to the port 235 of the power supply Vdd of the fuel gauge IC 200.
  • the terminal 312 is connected to the ground terminal of the regulator / protection circuit 304 via the resistor 305, and is connected to a connection point with the port 277 of the resistor 303 for current detection via the switch 306.
  • the regulator / protection circuit 304 stabilizes the voltage between the terminals 311 and 312, and when the voltage is out of a predetermined range, the regulator / protection circuit 304 cuts off the switch 306 to perform protection.
  • connection point of the current detection resistor 303 with the port 276 is connected to the port 236 of the power source Vss of the fuel gauge IC 200.
  • the ports 231 and 232 of the fuel gauge IC 200 are connected to the terminals 313 and 314 of the battery pack 300.

Abstract

ΔΣＡＤ変換回路は、アナログ信号をパルス密度変調してＰＤＭデータを生成する変調部と、前記ＰＤＭデータをＰＣＭデータに変換するフィルタ処理部とを含み、前記変調部は、前記ＰＤＭデータをクロックに同期して格納しシフトするシフトレジスタと、前記シフトレジスタのシフト回数のカウント値がモードに応じた所定値に到達すると、レジスタ格納指示信号と読み出し要求信号とを生成するカウンタと、前記シフトレジスタの保持データを分割して複数のデータとして格納し、前記複数のデータをそれぞれ別個に読み出し可能に保持可能な複数のレジスタとを含み、前記複数のレジスタの１つ又は複数は、前記レジスタ格納指示信号に応答して、前記シフトレジスタの保持する前記ＰＤＭデータを格納し、前記フィルタ処理部は、前記読み出し要求信号に応答して、前記複数のレジスタのうちの前記モードに応じた１つ又は複数から前記ＰＤＭデータを読み出す。

Description

デルタ・シグマＡＤ変換回路及びバッテリパック
　本開示は、一般にデルタ・シグマＡＤ変換回路及びバッテリパックに関し、詳しくは、アナログ信号をデジタル信号に変換するデルタ・シグマＡＤ変換回路及びデルタ・シグマＡＤ変換回路を備えたバッテリパックに関する。
　近年、リチウムイオン電池を用いたバッテリパックがデジタルカメラなどの携帯機器に搭載されている。リチウムイオン電池は、一般に、その電圧により電池残量を検出することが難しいとされている。このため、マイコンなどにより電池の充放電電流を検出し、検出した充放電電流を積算することにより、電池残量を測定する方法がとられている。
　このようにして電池残量を測定するためのフューエルゲージＩＣには、高精度Ａ／Ｄ変換回路などのアナログ回路と、計測した電流値を積算するＣＰＵやタイマなどのデジタル回路とが含まれる。これらのアナログ回路とデジタル回路とが、１チップの半導体集積回路装置に搭載されている。
　上記アナログ回路において、アナログ信号をデジタル信号に変換するＡＤ変換回路の一つとしてデルタ・シグマＡＤ変換回路がある（例えば特許文献１参照）。
特開平９－３０７４５１号公報
　フューエルゲージＩＣでは、バッテリパックが携帯機器に接続されて放電する場合や、バッテリパックを充電する場合にはＣＰＵが高速動作を行う。それに対し、バッテリパックが携帯機器に接続されていない場合、ＣＰＵは低速動作となる。
　デルタ・シグマＡＤ変換回路は、アナログ信号をパルス密度変調してパルス密度変調データを出力する変調部と、パルス密度変調データをデジタル信号であるパルスコード変調データに変換するフィルタ処理部とを含む。このフィルタ処理部の処理をＣＰＵで実行することが考えられる。このような構成においては、ＣＰＵが高速動作を行っている場合、デルタ・シグマＡＤ変換回路の変調部からフィルタ処理を行うＣＰＵに供給するパルス密度変調データのビット数を小さくすることが好ましい。またＣＰＵが低速動作を行っている場合、変調部からフィルタ処理を行うＣＰＵに供給するパルス密度変調データのビット数を大きくすることが好ましい。
　以上を鑑みると、フィルタ処理部の動作速度に応じて変調部からフィルタ処理部に供給するパルス密度変調データのビット数を可変できるデルタ・シグマＡＤ変換回路を提供することが望まれる。
　一実施例によれば、デルタ・シグマＡＤ変換回路は、アナログ信号をパルス密度変調してパルス密度変調データを生成する変調部と、前記パルス密度変調データをパルスコード変調データに変換するフィルタ処理部とを含み、前記変調部は、前記パルス密度変調データをクロックに同期して格納すると共にシフトするシフトレジスタと、前記シフトレジスタのシフト回数をカウントしたカウント値がモードに応じた所定値に到達すると、レジスタ格納指示信号と読み出し要求信号とを生成するカウンタと、前記シフトレジスタの保持データを分割して複数のデータとして格納し、前記複数のデータをそれぞれ別個に読み出し可能な形で保持可能な複数のレジスタとを含み、前記複数のレジスタの１つ又は複数は、前記レジスタ格納指示信号に応答して、前記シフトレジスタの保持する前記パルス密度変調データを格納し、前記フィルタ処理部は、前記読み出し要求信号に応答して、前記複数のレジスタのうちの前記モードに応じた１つ又は複数から前記パルス密度変調データを読み出すことを特徴とする。
　また別の実施例によれば、バッテリパックは、バッテリと、前記バッテリの充放電電流を検出する電流センサと、前記電流センサの生成するアナログ信号をパルス変調してパルス密度変調データを生成するデルタ・シグマ変調器と、前記パルス密度変調データに基づいて前記充放電電流値のデジタル値を求めるＣＰＵとを含み、前記デルタ・シグマ変調器は、前記パルス密度変調データをクロックに同期して格納すると共にシフトするシフトレジスタと、前記シフトレジスタのシフト回数をカウントしたカウント値がモードに応じた所定値に到達すると、レジスタ格納指示信号と読み出し要求信号とを生成するカウンタと、前記シフトレジスタの保持データを分割して複数のデータとして格納し、前記複数のデータをそれぞれ別個に読み出し可能な形で保持可能な複数のレジスタとを含み、前記複数のレジスタの１つ又は複数は、前記レジスタ格納指示信号に応答して、前記シフトレジスタの保持する前記パルス密度変調データを格納し、前記ＣＰＵは、前記読み出し要求信号に応答して、前記複数のレジスタのうちの前記モードに応じた１つ又は複数から前記パルス密度変調データを読み出し、読み出した前記パルス密度変調データに基づいて求めた前記充放電電流値のデジタル値に基づいて前記バッテリの電池残量を計算することを特徴とする。
　本発明によれば、フィルタ処理部の動作速度に応じて変調部からフィルタ処理部に供給するパルス密度変調データのビット数を可変とすることができる。
本発明のデルタ・シグマＡＤ変換回路の一実施形態のブロック構成図である。 デルタ・シグマ変調器の一実施形態のブロック図である。 ３２ビットモードにおける信号タイミングチャートである。 １６ビットモードにおける信号タイミングチャートである。 フューエルゲージＩＣを適用したバッテリパックの一実施形態のブロック図である。
　以下、図面に基づいて本発明の実施形態について説明する。
　＜デルタ・シグマＡＤ変換回路の一実施形態＞
　図１は、本発明のデルタ・シグマＡＤ変換回路の一実施形態を示すブロック構成図である。図１中、デルタ・シグマＡＤ変換回路は、変調部１０とＣＰＵ３０とメモリ３１と割込み制御部３５を有している。ＣＰＵ３０がフィルタ処理部に相当する。
　変調部１０の端子１１－１～１１－ｎから入力されるアナログ信号はマルチプレクサ１２に供給される。マルチプレクサ１２は制御レジスタ１３からの選択信号に基づいて端子１１－１～１１－ｎの入力のうちいずれか一つのアナログ信号を選択してデルタ・シグマ変調器１５に供給する。
　サブクロック内部発振器１６は例えば周波数３８．４ｋＨｚのサブクロックを発生する。このサブクロックは分周器１７で１／４分周されて周波数９．６ｋＨｚのクロックとされる。分周されたクロックは、デルタ・シグマ変調器１５，シフトレジスタ１８，変換ビットカウンタ１９に供給される。
　デルタ・シグマ変調器１５は、制御レジスタ１３から変換開始信号を供給されると、マルチプレクサ１２から供給されるアナログ信号のパルス密度変調（ＰＤＭ）を行なう。デルタ・シグマ変調器１５は、パルス密度変調により１ビットデジタル変調した信号を出力する。デルタ・シグマ変調器１５の出力する信号は、シフトレジスタ１８に供給される。
　変換ビットカウンタ１９は、制御レジスタ１３から変換開始信号と３２ビットモード又は１６ビットモードを指示するモード信号とを供給される。変換ビットカウンタ１９は、変換開始信号が例えばハイレベルであるとカウンタ動作を開始する。変換ビットカウンタ１９は、モード信号に応じて３２パルス又は１６パルスのクロックをカウンすると、読み出し要求信号としての変換終了割込み要求信号とデータ格納信号とを生成する。変換ビットカウンタ１９は、変換終了割込み要求信号を制御レジスタ１３及び割込み制御部３５に供給し、データ格納信号を変換結果レジスタ２１，２２に供給する。
　制御レジスタ１３には、３２ビットモード又は１６ビットモードの設定、及び、変換開始信号のリセットの有無等がＣＰＵ３０から設定される。３２ビットモード又は１６ビットモードの設定と変換開始信号のリセットの有無の設定に応じて、制御レジスタ１３は、変換開始信号及びモード信号をデルタ・シグマ変調器１５及び変換ビットカウンタ１９にそれぞれ供給する。
　また制御レジスタ１３は、変換ビットカウンタ１９から変換終了割込み要求信号を供給されると、変換開始信号のリセット有が設定されている場合には変換開始信号をリセットする。変換開始信号のリセット無が設定されている場合、制御レジスタ１３は、変換開始信号のリセットを行わない。
　シフトレジスタ１８は、３２ビット構成であり、デルタ・シグマ変調器１５からの１ビットのデジタル信号をクロックに同期して格納すると共にシフトする。シフトレジスタ１８の上位１６ビットがパラレルに変換結果レジスタ２１に供給され、下位１６ビットがパラレルに変換結果レジスタ２２に供給される。
　変換結果レジスタ２１，２２それぞれはＣＰＵ３０から読み出しを要求されると、保持している１６ビットのパルス密度変調データを１６ビット幅のバスを介してＣＰＵ３０に供給する。
　ＣＰＵ３０は、高速動作を行っている場合には制御レジスタ１３に１６ビットモードを指示する設定を行なう。またＣＰＵ３０は、低速動作を行っている場合には制御レジスタ１３に３２ビットモードを指示する設定を行う。
　また、ＣＰＵ３０は割込み制御部３５から変換終了割込み要求が供給されると、３２ビットモードでは変換結果レジスタ２１，２２の保持するパルス密度変調データを順に読み取る（合計３２ビット）。１６ビットモードでは、ＣＰＵ３０は、変換結果レジスタ２１の保持するパルス密度変調データ（１６ビット）のみを読み取る。ＣＰＵ３０は、パルス密度変調データをデジタル信号であるパルスコード変調データに変換するフィルタ処理、つまり、デシメーションフィルタ処理を実行する。なお、メモリ３１にＣＰＵ３０が実行するデシメーションフィルタ処理プログラムが格納されている。
　割込み制御部３５は、変換ビットカウンタ１９からの変換終了割込み要求信号の他に複数の割込み要求信号を供給されている。同時に複数の割込み要求がある場合、割込み制御部３５は、優先度の高い割込み要求を選択してＣＰＵ３０に割込み要求を行う。
　＜デルタ・シグマ変調器＞
　図２は、デルタ・シグマ変調器１５の一実施形態を示すブロック図である。図２中、端子４０にアナログ電圧Ｖｉｎが供給されて積分回路４１に供給される。積分回路４１は、入力抵抗４２，帰還抵抗４３，積分容量４４，演算増幅器４５を含む。積分回路４１は、アナログ電圧Ｖｉｎから演算増幅器４９の出力電圧を減算して得られる差分を積分する。
　積分回路４１の出力信号は、演算増幅器４６で構成されるコンパレータで量子化される。量子化後の信号は、Ｄ型フリップフロップ４７で１クロック分遅延された後、端子４８から出力される。また、端子４８の出力は１ビットのＤＡコンバータを構成する演算増幅器４９を介して、積分回路４１に帰還される。
　＜信号タイミングチャート＞
　図３は、３２ビットモードにおける信号タイミングチャートである。図３の（Ｂ）に示す変換開始信号がハイレベルとなった後、変換ビットカウンタ１９は図３の（Ａ）に示すクロックパルスのカウントを開始する。図３の（Ｃ）に示すように３２パルスをカウントした時点で、変換ビットカウンタ１９は、図３の（Ｄ）に示すデータ格納信号と、図３の（Ｇ）に示す変換終了割込み要求信号とを生成する。
　これにより、図３の（Ｅ），（Ｆ）に示すように変換結果レジスタ２１，２２のそれぞれにシフトレジスタ１８の上位１６ビット，下位１６ビットが格納される。また、図３の（Ｇ）に示す変換終了割込み要求信号に応答して、ＣＰＵ３０は変換結果レジスタ２１，２２からパルス密度変調データを読み取る。
　なお、図３の例では、制御レジスタ１３に変換開始信号のリセット有が設定されているため、変換終了割込み要求信号によって図３の（Ｂ）に示す変換開始信号はローレベルとされる。変換開始信号のリセット無が設定されている場合には、変換終了割込み要求信号が供給されても変換開始信号はハイレベルを維持し、変換ビットカウンタ１９は再び１からカウントを開始する。
　図４は、１６ビットモードにおける信号タイミングチャートである。図４の（Ｂ）に示す変換開始信号がハイレベルとなった後、変換ビットカウンタ１９は図４の（Ａ）に示すクロックパルスのカウントを開始する。図４の（Ｃ）に示すように１６パルスをカウントした時点で、変換ビットカウンタ１９は、図４の（Ｄ）に示すデータ格納信号と、図４の（Ｇ）に示す変換終了割込み要求信号とを生成する。
　これにより、図４の（Ｅ）に示すように変換結果レジスタ２１にシフトレジスタ１８の上位１６ビットが格納される。また、図４の（Ｇ）に示す変換終了割込み要求信号に応答して、ＣＰＵ３０は変換結果レジスタ２１からパルス密度変調データを読み取る。
　なお、図４の例では、制御レジスタ１３に変換開始信号のリセット有が設定されているため、変換終了割込み要求信号によって図４の（Ｂ）に示す変換開始信号はローレベルとされる。変換開始信号のリセット無が設定されているには、変換終了割込み要求信号が供給されても変換開始信号はハイレベルを維持し、変換ビットカウンタ１９は再び１からカウントを開始する。
　このようにして、ＣＰＵ３０が高速動作を行っている場合には、デルタ・シグマＡＤ変換回路の変調部１０からＣＰＵ３０に供給するパルス密度変調データのビット数を大きする。また、ＣＰＵ３０が低速動作を行っている場合には、変調部１０からＣＰＵ３０に供給するパルス密度変調データのビット数を小さくする。
　＜バッテリパック＞
　図５は、フューエルゲージＩＣを適用したバッテリパックの一実施形態を示すブロック図である。図５中、フューエルゲージＩＣ２００は、デジタル部２１０とアナログ部２５０とを主に含む。
　デジタル部２１０は、ＣＰＵ２１１、ＲＯＭ２１２、ＲＡＭ２１３、ＥＥＰＲＯＭ２１４、割込み制御部２１５、バス制御部２１６、Ｉ２Ｃ部２１７、シリアル通信部２１８、タイマ部２１９、パワーオンリセット部２２０、レジスタ２２１、テスト端子状態設定回路２２２、テスト制御回路２２３、フィルタ回路２９０を含む。上記のＣＰＵ２１１、ＲＯＭ２１２、ＲＡＭ２１３、ＥＥＰＲＯＭ２１４、割込み制御部２１５、バス制御部２１６、Ｉ２Ｃ部２１７、シリアル通信部２１８、タイマ部２１９、レジスタ２２１は、内部バスにて相互に接続されている。
　なお、ＣＰＵ２１１は図１のＣＰＵ３０に相当し、ＲＯＭ２１２は図１のメモリ３１に相当する。また割込み制御部２１５は図１の割込み制御部３５に相当する。
　ＣＰＵ２１１は、ＲＯＭ２１２に記憶されているプログラムを実行してフューエルゲージＩＣ２００全体を制御する。ＣＰＵ２１１は、バッテリの充放電電流を積算してバッテリ残量を算出する処理等を実行する。この際にＲＡＭ２１３が作業領域として使用される。ＥＥＰＲＯＭ２１４にはトリミング情報等が記憶される。
　割込み制御部２１５は、フューエルゲージＩＣ２００の各部から割込み要求を供給される。割込み制御部２１５は、各割込み要求の優先度に応じて割込みを発生し、ＣＰＵ２１１に通知する。バス制御部２１６は、どの回路部が内部バスを使用するかの制御を行う。
　Ｉ２Ｃ部２１７はポート２３１，２３２を介して通信ラインに接続されて２線式のシリアル通信を行う。シリアル通信部２１８はポート２３３を介して図示しない通信ラインに接続されて１線式のシリアル通信を行う。
　タイマ部２１９はシステムクロックをカウントする。そのカウント値はＣＰＵ２１１により参照される。パワーオンリセット部２２０はフィルタ回路２９０を介して接続されているポート２３５に供給される電源Ｖｄｄが立ち上がったことを検出してリセット信号を発生する。リセット信号は、フューエルゲージＩＣ２００の各部に供給される。
　レジスタ２２１にはＥＥＰＲＯＭ２１４からの情報が転送される。テスト端子状態設定回路２２２は、レジスタ２２１に保持された情報に応じてテスト端子２３７，２３８とテスト制御回路２２３との間を接続する。テスト端子状態設定回路２２２は、テストポート２３７，２３８に対応するテスト制御回路２２３の入力を所定のレベルに設定する。
　テスト制御回路２２３は、テストポート２３７，２３８の入力を供給されると、その入力に応じて内部回路の状態を変化させる。これに応じて、フューエルゲージＩＣ２００の内部回路のテストが可能となる。
　アナログ部２５０は、発振回路２５１、水晶発振回路２５２、選択制御回路２５３、分周器２５４、電圧センサ２５５、温度センサ２５６、電流センサ２５７、マルチプレクサ２５８、デルタ・シグマ変調器２５９を含む。なお、デルタ・シグマ変調器２５９は図１の変調部１０に相当する。
　発振回路２５１はＰＬＬを持つ発振器であり数ＭＨｚの発振信号を出力する。水晶発振回路２５２はポート２７１，２７２に水晶振動子を外付けされて発振を行い、数ＭＨｚの発振信号を出力する。水晶発振回路２５２の発振周波数は発振回路２５１に対し高精度である。
　選択制御回路２５３は、ポート２７３から供給される選択信号に基づいて発振回路２５１と水晶発振回路２５２とのいずれか一方の出力する発振周波信号を選択する。選択された発信周波信号は、システムクロックとしてフューエルゲージＩＣ２００の各部に供給されると共に、分周器２５４に供給される。また、選択制御回路２５３はリセット信号ＲＳＴと制御信号ＣＮＴとを生成している。選択制御回路２５３は、ポート２７３から選択信号が供給されない場合には例えば発振回路２５１の出力する発振周波信号を選択する。分周器２５４はシステムクロックを分周して各種クロックを生成し、フューエルゲージＩＣ２００の各部に供給する。
　電圧センサ２５５はポート２７４，２７５それぞれに外付けされるバッテリ３０１，３０２の電圧を検出し、アナログの検出電圧をマルチプレクサ２５８に供給する。温度センサ２５６はフューエルゲージＩＣ２００の環境温度を検出しアナログの検出温度をマルチプレクサ２５８に供給する。
　ポート２７６，２７７には電流検出用の抵抗３０３の両端が接続されている。電流センサ２５７はポート２７６，２７７それぞれの電位差から抵抗３０３を流れる電流を検出する。電流センサ２５７は、アナログの検出電流をマルチプレクサ２５８に供給する。
　マルチプレクサ２５８は、アナログの検出電圧、アナログの検出温度、アナログの検出電流を順次選択してデルタ・シグマ変調器２５９に供給する。デルタ・シグマ変調器２５９は各検出値をデルタ・シグマ変換することでパルス密度変調データを内部バスを通してＣＰＵ２１１に供給する。ＣＰＵ２１１は、デジタルフィルタ処理を行って検出電圧、検出温度、検出電流それぞれのデジタル化を行う。また、ＣＰＵ２１１は、バッテリの充放電電流を積算することによりバッテリ残量を算出する。この際検出温度は温度補正のために使用される。
　上記のフューエルゲージＩＣ２００は、バッテリ３０１，３０２、電流検出用の抵抗３０３、レギュレータ・保護回路３０４、抵抗３０５及びスイッチ３０６と共に筐体３１０に収納されてバッテリパック３００が構成されている。バッテリパック３００の端子３１１に、バッテリ３０１の正電極及びレギュレータ・保護回路３０４の電源入力端子が接続される。レギュレータ・保護回路３０４の電源出力端子が、フューエルゲージＩＣ２００の電源Ｖｄｄのポート２３５に接続されている。端子３１２は抵抗３０５を介してレギュレータ・保護回路３０４の接地端子に接続されると共に、スイッチ３０６を介して電流検出用の抵抗３０３のポート２７７との接続点に接続されている。レギュレータ・保護回路３０４は、端子３１１，３１２間の電圧を安定化すると共に、この電圧が所定範囲外となった場合にスイッチ３０６を遮断して保護を行う。
　また、電流検出用の抵抗３０３のポート２７６との接続点はフューエルゲージＩＣ２００の電源Ｖｓｓのポート２３６が接続される。バッテリパック３００の端子３１３，３１４にはフューエルゲージＩＣ２００のポート２３１，２３２が接続されている。
　以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
　なお本出願は、日本特許庁に出願された基礎出願２００９－００６１６２に基づくものであり、その全内容はここに参照により含まれる。
　１１－１～１１－ｎ　端子
　１２　マルチプレクサ
　１３　制御レジスタ
　１５　デルタ・シグマ変調器
　１６　サブクロック内部発振器
　１７　分周器
　１８　シフトレジスタ
　１９　変換ビットカウンタ
　２１，２２　変換結果レジスタ
　３０　ＣＰＵ
　３１　メモリ
　３５　割込み制御部

Claims (11)

  1. 　アナログ信号をパルス密度変調してパルス密度変調データを生成する変調部と、
    　前記パルス密度変調データをパルスコード変調データに変換するフィルタ処理部と、
    を含み、
    　前記変調部は、
    　前記パルス密度変調データをクロックに同期して格納すると共にシフトするシフトレジスタと、
    　前記シフトレジスタのシフト回数をカウントしたカウント値がモードに応じた所定値に到達すると、レジスタ格納指示信号と読み出し要求信号とを生成するカウンタと、
    　前記シフトレジスタの保持データを分割して複数のデータとして格納し、前記複数のデータをそれぞれ別個に読み出し可能な形で保持可能な複数のレジスタと、
    を含み、
    　前記複数のレジスタの１つ又は複数は、前記レジスタ格納指示信号に応答して、前記シフトレジスタの保持する前記パルス密度変調データを格納し、前記フィルタ処理部は、前記読み出し要求信号に応答して、前記複数のレジスタのうちの前記モードに応じた１つ又は複数から前記パルス密度変調データを読み出すことを特徴とするデルタ・シグマＡＤ変換回路。
  2. 　請求項１記載のデルタ・シグマＡＤ変換回路において、前記モードは、前記フィルタ処理部により設定されることを特徴とするデルタ・シグマＡＤ変換回路。
  3. 　請求項１記載のデルタ・シグマＡＤ変換回路において、前記変調部は、前記フィルタ処理部による設定に応じて、前記カウンタから読み出し要求信号を供給されたときに前記カウンタの動作を指示する変換開始信号をリセットするリセット回路を含むことを特徴とするデルタ・シグマＡＤ変換回路。
  4. 　請求項１記載のデルタ・シグマＡＤ変換回路において、前記フィルタ処理部は、前記モードが第１のモードである場合に第１のビット数の前記パルス変調データを読み出し、前記モードが第２のモードである場合に前記第１のビット数とは異なる第２のビット数の前記パルス変調データを読み出すことを特徴とするデルタ・シグマＡＤ変換回路。
  5. 　請求項１記載のデルタ・シグマＡＤ変換回路において、前記複数のレジスタの１つ又は複数は、前記モードが第１のモードである場合に第１のビット数の前記パルス変調データを格納し、前記モードが第２のモードである場合に前記第１のビット数とは異なる第２のビット数の前記パルス変調データを格納することを特徴とするデルタ・シグマＡＤ変換回路。
  6. 　請求項１記載のデルタ・シグマＡＤ変換回路において、前記フィルタ処理部はＣＰＵであることを特徴とするデルタ・シグマＡＤ変換回路。
  7. 　バッテリと、
    　前記バッテリの充放電電流を検出する電流センサと、
    　前記電流センサの生成するアナログ信号をパルス変調してパルス密度変調データを生成するデルタ・シグマ変調器と、
    　前記パルス密度変調データに基づいて前記充放電電流値のデジタル値を求めるＣＰＵと、
    を含み、
    　前記デルタ・シグマ変調器は、
    　前記パルス密度変調データをクロックに同期して格納すると共にシフトするシフトレジスタと、
    　前記シフトレジスタのシフト回数をカウントしたカウント値がモードに応じた所定値に到達すると、レジスタ格納指示信号と読み出し要求信号とを生成するカウンタと、
    　前記シフトレジスタの保持データを分割して複数のデータとして格納し、前記複数のデータをそれぞれ別個に読み出し可能な形で保持可能な複数のレジスタと、
    を含み、
    　前記複数のレジスタの１つ又は複数は、前記レジスタ格納指示信号に応答して、前記シフトレジスタの保持する前記パルス密度変調データを格納し、前記ＣＰＵは、前記読み出し要求信号に応答して、前記複数のレジスタのうちの前記モードに応じた１つ又は複数から前記パルス密度変調データを読み出し、読み出した前記パルス密度変調データに基づいて求めた前記充放電電流値のデジタル値に基づいて前記バッテリの電池残量を計算することを特徴とするバッテリパック。
  8. 　請求項７記載のバッテリパックにおいて、前記モードは、前記ＣＰＵにより設定されることを特徴とするバッテリパック。
  9. 　請求項７記載のバッテリパックにおいて、前記デルタ・シグマ変調器は、前記ＣＰＵによる設定に応じて、前記カウンタから読み出し要求信号を供給されたときに前記カウンタの動作を指示する変換開始信号をリセットするリセット回路を含むことを特徴とするバッテリパック。
  10. 　請求項７記載のバッテリパックにおいて、前記ＣＰＵは、前記モードが第１のモードである場合に第１のビット数の前記パルス変調データを読み出し、前記モードが第２のモードである場合に前記第１のビット数とは異なる第２のビット数の前記パルス変調データを読み出すことを特徴とするバッテリパック。
  11. 　請求項７記載のバッテリパックにおいて、前記複数のレジスタの１つ又は複数は、前記モードが第１のモードである場合に第１のビット数の前記パルス変調データを格納し、前記モードが第２のモードである場合に前記第１のビット数とは異なる第２のビット数の前記パルス変調データを格納することを特徴とするバッテリパック。
     
     
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