JP5660000B2 - 周波数測定装置 - Google Patents

Description

本発明は、クロック信号の周波数を測定する周波数測定装置に関する。

例えばマイコンは、ＰＬＬ回路が出力するクロック信号を用いて動作する。ＰＬＬ回路の出力クロックが異常発振する場合があるため、マイコン（クロック受信側）には当該クロック信号の周波数が正常であるか判定する機能を付加すると良い。このような周波数判定方法としては、ＢＰＦ／ＨＰＦ／ＬＰＦなどのフィルタ方式、パルスカウント方式、Ｆ／Ｖ変換方式、Ｆ／Ｉ変換方式（Ｆ：周波数、Ｖ：電圧、Ｉ：電流）などがある。

特開平１−２５１８０８号公報 特開平５−１８０８８１号公報 特開平６−２６３４８号公報

フィルタ方式を採用すると検出精度が低く、Ｆ／Ｖ変換方式、Ｆ／Ｉ変換方式を採用すると、検出精度が電源電圧変動に応じて悪化しやすい。
また、パルスカウント方式を採用した場合、基準周波数のクロック信号を利用して測定対象クロックの周波数を測定するが、基準周波数クロックを生成するための生成回路を必要とする。この生成回路は発振異常を生じる可能性もあるため周波数の測定精度の保証も困難となる。

本発明は、上記事情に鑑みてなされたもので、その第１の目的は、クロック受信側に基準周波数クロック生成回路を不必要としながら周波数を精度よく測定できるようにすることにあり、第２の目的は、電源電圧変動に影響されることなく周波数を精度よく測定できるようにした、周波数測定装置を提供することにある。

請求項１記載の発明は、マイコンまたは半導体集積回路装置の使用クロックの周波数を測定する周波数測定装置を対象としている。この発明によれば、遅延部が遅延信号を出力するまで計数部が使用クロックをカウントし、測定部は計数部のカウント値に応じて使用クロックの周波数を測定する。このため、使用クロック自身を用いて使用クロックの周波数を精度よく測定でき、クロック受信側に基準周波数クロック生成回路を要することはない。

請求項２記載の発明によれば、充電回路は測定開始タイミングから動作電源による通電電流を充電開始するが、周波数電圧変換回路はこの充電回路の動作電源と同一電源を用いて動作するため、充電回路の充電電圧と周波数電圧変換回路の出力直流電圧は動作電源変動に依存して互いに同方向に変化する。このため、電源電圧変動に影響することなくクロック周波数を測定でき、自動車などの過酷な環境下に搭載したことに応じて動作電源電圧が変動したとしても、比較回路の比較結果に影響する虞を極力抑制できる。

請求項３記載の発明のようにスイッチトキャパシタを用いて遅延部の充電回路を構成しても良いし、請求項４記載の発明のようにスイッチトキャパシタを用いて周波数電圧変換回路を構成しても良い。すると、例えば半導体集積回路装置に組込むには都合が良い。

請求項５記載の発明によれば、第１等価抵抗回路と第２等価抵抗回路を構成するスイッチトキャパシタを同一の半導体集積回路装置内に構成している。また、請求項６記載の発明によれば、第１等価抵抗回路のキャパシタと充電回路のコンデンサを同一の半導体集積回路装置内に構成している。請求項７記載の発明によれば、第２等価抵抗回路のキャパシタと充電回路のコンデンサを同一の半導体集積回路装置内に構成している。これらの請求項５ないし７記載の発明によれば、半導体集積回路装置内にキャパシタ、コンデンサを複数組み込んでいるため、当該コンデンサの諸特性を合わせやすくなる。

請求項８記載の発明によれば、マイコンまたは半導体集積回路装置が使用クロックを用いて動作している最中に、分周部、遅延部、計数部および測定部による使用クロックの周波数の測定を並行して行っているため、使用クロックの周波数の測定結果を常に更新することができ、この周波数を常時監視できる。これにより、周波数測定用のテストモードを別途設ける必要がなくなる。

請求項９記載の発明によれば、計数部は使用クロックの立上りタイミングおよび立下りタイミングを共に計数するため、立上りタイミングまたは立下りタイミングのみを計数するのに比較して周波数を２倍にでき周波数測定精度を向上できる。

請求項１０記載の発明によれば、計数部は使用クロックを逓倍した逓倍信号の立上りタイミングまたは／および立下りタイミングを計数するため、計数カウント値を増やすことができ周波数測定精度を向上できる。

第１実施形態について示す遅延部の電気的構成図 全体の電気的構成を概略的に示すブロック図 スイッチトキャパシタの電気的構成例を示す回路図 カウント部と周波数判定部の電気的構成図 （ａ）は正常範囲と異常範囲の周波数とカウント値の対応関係を説明する説明図、（ｂ）はカウント値、Ｑ出力、正常状態／異常状態の対応表 各回路の動作を示すタイミングチャート 第２実施形態について示す図１相当図

（第１実施形態）
以下、車両に搭載される周波数測定装置の第１実施形態について図１ないし図６を参照しながら説明する。図２は、半導体チップ内の半導体集積回路装置の電気的構成を概略的なブロック図によって示している。

図２に示すように、半導体集積回路装置１は、外部接続された発振子２の発振信号を入力し、この発振信号に応じて内部でデジタル処理等の各種処理を行う。半導体集積回路装置１は、当該装置内の各種機能を実現するための機能回路（マイコン等）３を備えると共に、発振信号の入力段にＰＬＬ回路４を備え、さらに、このＰＬＬ回路４の出力クロック信号の周波数を測定し所定の周波数範囲内のクロック信号であるか否かを判定する周波数判定回路（周波数測定装置に相当）５を備える。

ＰＬＬ回路４は、発振子２の発振信号を分周したり逓倍したりしてデジタルクロック信号を出力する回路であり、クロック信号を機能回路３に供給する。機能回路３は与えられたクロック信号に応じてデジタル処理することで各種処理を実現する。

周波数判定回路５は、機能回路３が各種処理を行っている間、例えば定期的にクロック信号のクロック周波数Ｆが適切な周波数範囲に入っているか否かを判定する。
このとき、周波数判定回路５は、この判定結果を機能回路３に送信し、機能回路３はこの判定結果について揮発的または不揮発的にメモリに記憶保持する。その後、機能回路３は、定期的にこの記憶保持内容を確認し、所定の条件（例：連続複数Ｍ回の異常発生）を満足すると、リセット回路６にリセット信号を送信し、リセット回路６がリセット処理を行うことで初期状態に戻り正常に復帰する。

以下、周波数判定回路５の電気的構成について説明する。周波数判定回路５は、分周部７、遅延部８、カウント部９、および周波数判定部１０、を含む機能ブロックに分けられる。分周部７は、ＰＬＬ回路４のクロック信号を所定の分周比で分周し、遅延部８およびカウント部９に分周信号を出力する。この分周部７による分周信号の立下り信号は、周波数判定回路５による周波数判定処理のスタート信号となる。

カウント部９は、分周部７から分周信号の立下り信号（スタート信号）が与えられたタイミング後に、カウント動作を開始し、遅延部８からのエンド信号が入力されるとカウント動作を停止する。カウント部９にはＰＬＬ回路４のクロック信号が入力されており、カウント部９がカウントを開始するとＰＬＬ回路４のクロック信号の立下りエッジをカウントする。このとき、立下りタイミングでなく立上りタイミングをカウントしても良く、また、立下り／立上りの両タイミングをカウントしても良い。両タイミングをカウントすると後述するように周波数測定精度を向上できる。

他方、遅延部８は、分周部７の分周信号およびＰＬＬ回路４のクロック信号が入力されており、ＰＬＬ回路４のクロック信号に基づいて遅延時間に応じた遅延信号（エンド信号）を生成し、分周部７による分周信号の立下り信号（スタート信号）が与えられたタイミングから遅延時間経過したタイミングで遅延信号（エンド信号）をカウント部９および周波数判定部１０に出力する。

周波数判定部１０は、遅延信号の入力時点のカウント部９のカウンタ値に基づいて周波数が所定周波数範囲に入っているか否かを判定する。これにより、周波数判定回路５は、クロック信号の周波数が適切な周波数範囲内であるか否かを判定できる。

図１は、遅延部８の電気的構成例を示している。この図１に示すように、遅延部８は、コンパレータ（比較回路に相当）１１、充放電回路（充電回路に相当）１２、Ｆ／Ｖ変換回路（周波数電圧変換回路に相当）１３を組み合わせて構成されている。特に充放電回路１２、Ｆ／Ｖ変換回路１３には、それぞれ電源電圧ＶＢが動作電源として供給されている。

コンパレータ１１の反転入力端子には充放電回路１２が接続されている。この充放電回路１２は、スイッチトキャパシタを含んで構成された等価抵抗回路Ｒ１と、コンデンサＣ０および制御スイッチＳＷとを動作電源−グランド間に直列接続して構成され、等価抵抗回路Ｒ１とコンデンサＣ０の共通接続点をコンパレータ１１の反転入力端子に接続して構成されている。充放電回路１２は、その充電速度がＰＬＬ回路４の出力クロック信号の周波数に応じて変更可能な回路となっている。

コンパレータ１１の非反転入力端子にはＦ／Ｖ変換回路１３が接続されている。このＦ／Ｖ変換回路１３は、スイッチトキャパシタを含んで構成された等価抵抗回路Ｒ２および抵抗Ｒ３を動作電源−グランド間に直列接続して構成され、この共通接続点をコンパレータ１１の非反転入力端子に接続して構成されている。このＦ／Ｖ変換回路１３は、その分圧比がＰＬＬ回路４の出力クロック信号に応じて変更可能な回路となっている。

図３は、等価抵抗回路Ｒ１を構成するスイッチトキャパシタの基本的な電気的構成例を示している。図３に示すように、等価抵抗回路Ｒ１は、２端子回路の両端に２つの制御スイッチＳＷ１，ＳＷ２を直列接続すると共に、当該制御スイッチＳＷ１，ＳＷ２の共通接続ノードとグランドとの間にコンデンサＣを接続し、ＰＬＬ回路４の出力クロック信号が制御スイッチＳＷ１，ＳＷ２の制御端子に相補的に与えられるように接続されている（２相クロックΦ１，Φ２）。

充電側のスイッチＳＷ１がオン、放電側のスイッチＳＷ２がオフすると、充電作用によりコンデンサＣの電圧が上昇する。そして、充電側のスイッチＳＷ１がオフ、放電側のスイッチＳＷ２がオンすると、放電作用によってコンデンサＣの電圧が低下する。スイッチＳＷ１，ＳＷ２のスイッチングの影響を考慮しなければ、原理的には入力電圧より出力電圧を低くでき等価的な抵抗とみなすことができる。
コンデンサＣの蓄積電荷Ｑは、

であり、等価抵抗値Ｒは、

で求められる。したがって制御信号の周期Ｔ、周波数Ｆとすれば、

となる。これにより、等価抵抗値Ｒは周波数Ｆに応じて変化し、充放電回路１２はＰＬＬ回路４の出力クロック信号の周波数に応じて充電速度が変化する。

等価抵抗回路Ｒ１の電気的構成例を示したが、等価抵抗回路Ｒ２の電気的構成も同様の構成としている。したがって、Ｆ／Ｖ変換回路１３はＰＬＬ回路４の出力クロック信号の周波数に応じて分圧比が変化する。また、抵抗Ｒ１およびＲ２をコンデンサＣで等価的に構成すれば半導体集積回路装置に組込むには都合が良い。ここではスイッチトキャパシタの基本構成例を説明したが、その他周知のスイッチトキャパシタ構成を用いても良い。遅延部８は、このような回路によりコンパレータ１１の出力信号を作成し、コンパレータ１１の立下り信号を遅延信号として出力する。

図４は、カウント部と周波数判定部のハードウェア構成例を示している。この図４には周波数判定部をハードウェアで構成した例を示しているがソフトウェアで構成しても良い。

図４に示すように、カウント部９は、ＡＮＤゲート１４、所定段（図４は４段）のＴフリップフロップ１５〜１８、およびＮＯＴゲート１９を組み合わせて構成されている。図４のカウント部９は４ビットカウンタを示している。カウント部９はエンド信号が「Ｈ」（イネーブル）になっている間、ＰＬＬ回路４のクロック信号がＡＮＤゲート１４に入力されると、このクロックエッジに合わせてＴフリップフロップ１５〜１８のＱ出力（Ｑ０〜Ｑ３）が順次変化しカウントされる。

図４に示すように、周波数判定部１０は、ＯＲゲート２０、ＮＡＮＤゲート２１、ＡＮＤゲート２２、Ｄフリップフロップ２３、遅延ゲート２４などを用いて構成され、カウント部９のＱ出力（Ｑ０〜Ｑ３）に応じたカウント値Ｎが所定範囲に入っているときには、Ｄフリップフロップ２３のＤ入力に「Ｈ」信号を入力させ、カウント部９のＱ（Ｑ０〜Ｑ３）出力に応じたカウント値Ｎが所定範囲に入っていないときには、Ｄフリップフロップ２３のＤ入力に「Ｌ」信号を入力させる。

ここで、この「所定範囲」とは、クロック周波数Ｆの許容周波数範囲に対応したカウント値Ｎの範囲を示しており、クロック周波数Ｆの下限周波数Ｆ１〜上限周波数Ｆ２に対応した範囲を示す。すなわち、クロック周波数Ｆが低ければカウント値は低くなり、クロック周波数が高ければカウント値Ｎは高くなるため、クロック周波数Ｆとカウント値Ｎは対応した値を示す。

図５（ａ）の対応表に示すように、クロック周波数Ｆの下限周波数Ｆ１と下限カウント値Ｎ１とを対応付けて予め算出すると共に、クロック周波数Ｆの上限周波数Ｆ２と上限カウント値Ｎ２とを対応付けて予め算出し、カウント値Ｎがこの下限カウント値Ｎ１と上限カウント値Ｎ２の間であるか否かを判定することで、クロック周波数Ｆが下限周波数Ｆ１と上限周波数Ｆ２の間であるか否かを判定できる。

周波数判定部１０のクロック入力端子には、エンド信号がカウント部９およびゲート回路１４〜２２の信号遅延時間分の遅延ゲート２４を介して与えられるため、Ｄフリップフロップ２３はエンド信号の発生タイミングに合わせたＤ入力をＱ出力できる。したがってカウント値Ｎが所定範囲に入っているときには、周波数判定部１０は「Ｈ」信号をＱ出力することで正常範囲であることを出力し、逆に、カウント値Ｎが所定範囲に入っていないときには、周波数判定部１０は「Ｌ」信号をＱ出力することで正常範囲ではないことを出力する。

図５（ｂ）は、カウント値に応じた正常／異常判定例の真理値対応表を示している。この図５（ｂ）では、カウント値Ｎが８〜１２の範囲の値となる場合を正常とし、カウント値Ｎがそれ以外の値となる場合を異常とした例を示している。この正常範囲／異常範囲を満たす回路実現方法として、図４に示す回路構成（ゲート回路２０〜２２による組合せ論理回路）を採用している。図５（ｂ）に示すＮ１＝８、Ｎ２＝１２の場合、（Ｑ３，Ｑ２，Ｑ１，Ｑ０）＝（１０００）〜（１１００）の範囲が正常範囲となる。正常範囲および異常範囲を変更するためにはゲート回路２０〜２２による論理回路構成を変更し適切な論理回路を構成すれば良い。

図６は、各回路の動作をタイミングチャートによって示している。この図６に示すように、ＰＬＬ回路４が測定対象となるクロック信号を出力すると、分周部７がこのクロック信号を分周する。

分周部７の分周信号の立下り信号がスタート信号としてカウント部９に与えられると、カウント部９はそのＴフリップフロップ１５〜１８のクリア端子（／ＣＬＲ）にクリア解除信号が与えられることになり、このタイミングからカウントを開始する。クロック信号が与えられる間、カウント部９のＴフリップフロップ１５〜１８はクロック信号のポジティブエッジトリガを検出し、カウント値Ｎをインクリメントする（図６のＡ〜Ｂの期間）。

他方、図６のＡ時点において、分周部７の分周信号の立下り信号がスタート信号として制御スイッチＳＷに与えられると、制御スイッチＳＷはオン（短絡）状態からオフ（開放）状態になる。したがって、コンパレータ１１の反転入力端子電圧（Ｖ−電圧）は、等価抵抗回路Ｒ１を通じてコンデンサＣ０に充電されることに伴い上昇する（図６のＡ〜Ｂの期間）。

この場合の、反転入力端子電圧Ｖ−（ｔ，Ｆ)は、

となり時間経過に伴い上昇する。

またコンパレータ１１の非反転入力端子電圧（Ｖ＋電圧）は、等価抵抗回路Ｒ２および抵抗Ｒ３による分圧電圧となるため、周波数測定期間内でクロック周波数が一定であれば分圧電圧も一定となる。この分圧電圧は、

となる。コンパレータ１１はこれらの両入力端子間電圧を比較し、Ｖ−（ｔ，Ｆ）がＶ＋（Ｆ）を上回るタイミングで立下り信号をエンド信号として出力する（図６のＢ時点のタイミング）。このタイミングは、（４）式と（５）式のＶ＋（Ｆ）＝Ｖ−（ｔ，Ｆ）を満たすタイミングｔであり、

と求められる。このタイミングｔをカウント値Ｎに対応させると、

に対応付けることができる。
（７）式を用いると、クロック周波数Ｆは、

として、カウント値Ｎに依存する値で求めることができる。

したがって、スタート信号を入力するタイミングから、遅延部８がエンド信号を出力するまでの間、カウント部９がクロック信号の立下りエッジに応じてカウントしたカウント値Ｎを出力することで、当該カウント値Ｎに対応したクロック周波数Ｆを算出できる。

前述の図４の説明では、周波数判定部１０をハードウェアで構成した例を挙げているが、例えば周波数判定部１０をソフトウェアで構成した場合には、遅延部８がエンド信号を出力したときにカウント値Ｎのカウントを停止し、この後、周波数判定部１０はカウント値Ｎが所定範囲に入っているか否かに応じて正常であるか異常であるかを判定できる（図６のＢ〜Ｃの期間：周波数判定部（ソフトウェアで構成）を参照）。

その後、分周部７の分周信号が立上がると、この立上り信号がスイッチＳＷの制御端子に出力され（図６のＤのタイミング）、この信号がスイッチＳＷの制御信号として与えられると、スイッチＳＷはオフ（開放）状態からオン（状態）になる。すると、コンデンサＣ０に蓄積された電荷はスイッチＳＷを通じて放電されることになり、コンバレータ１１の反転入力端子電圧（Ｖ−電圧）は急速に低下する。したがって、分周部７の分周信号が再度立下るスタート信号発生前にコンデンサＣ０の蓄積電荷を十分に放電することができる（図６のＥのタイミング）。このようにして前述動作が定期的に繰り返されることになる。

＜周波数測定精度について＞
（８）式に示すように、クロック周波数Ｆの測定精度は、カウント値Ｎ、容量比Ｃ／Ｃ０、スイッチトキャパシタの容量値と抵抗値の乗算値Ｃ・Ｒ３に依存する。

カウント値Ｎはできる限り多数となるように設定すれば周波数測定精度を向上できるが、逓倍回路を別途設けＰＬＬ回路４のクロック信号をさらに逓倍すると周波数測定精度を向上できるため望ましい。また前述したように、立上り／立下りエッジの両エッジタイミングをカウントすることでカウント値Ｎを２倍にできるため周波数測定精度を向上できる。

容量比Ｃ／Ｃ０は、スイッチトキャパシタＣとコンデンサＣ０を同一の半導体集積回路装置に組込むことによって、温度等の環境変化があったとしてもこれに伴い容量性が同様に変化する。特に、（４）式に示したようにＶ−（ｔ，Ｆ）∝Ｃ／Ｃ０の温度依存性を少なくできる。容量比をほぼ同一値にすることができれば相対精度を高くできる。

また、スイッチトキャパシタＣと抵抗Ｒ３にはそれぞれ高精度の抵抗、コンデンサを用いることで周波数測定精度を高くできる。これらの素子を同一の半導体チップに組み込めば、温度特性も近くなり周波数測定精度の温度依存性も少なくなる。

また、遅延部８を構成するコンパレータ１１の比較対象電圧Ｖ＋（Ｆ）、Ｖ−（ｔ，Ｆ）は、同一の電源電圧ＶＢを用いて電圧を発生させており、（４）式、（５）式にそれぞれ示したように、コンパレータ１１の各端子電圧は、電源電圧ＶＢに比例するため、電源電圧ＶＢの変動の影響は打ち消されることになり、電源電圧ＶＢが変動したとしてもクロック周波数Ｆの測定値には影響しない。

＜実施形態のまとめ＞
本実施形態によれば、スタート信号を受付けてから遅延部８がエンド信号を出力するまで、カウンタ部９が測定対象となるＰＬＬ回路４のクロック信号をカウントする。周波数判定部１０は、このカウンタ部９のカウント値Ｎに応じてクロック信号の周波数を測定し、当該クロック周波数Ｆが正常範囲であるか否か判定している。このため、ＰＬＬ回路４の出力クロック信号それ自体を用いてクロック周波数Ｆを測定できる。これにより、半導体集積回路装置１内に、基準周波数クロックを生成するための生成回路を別途構成する必要がなくなる。

遅延部８を構成する等価抵抗回路Ｒ１、Ｒ２は、ＰＬＬ回路４の出力クロック信号に応じてスイッチトキャパシタが充放電することで等価抵抗値を変化させている。充放電回路１２は、スタート信号が与えられるとスイッチＳＷをオフすることで充電を開始するが、Ｆ／Ｖ変換回路１３は充放電回路１２の動作電源と同一のバッテリ電源電圧ＶＢを用いて動作している。したがって、充放電回路１２の充電電圧とＦ／Ｖ変換回路１３の出力直流電圧は動作電源変動に依存して互いに同方向に変化する（（４）式、（５）式参照）。

このため、電源電圧ＶＢの変動にほぼ影響することなくクロック周波数Ｆを測定できる。この半導体集積回路装置１を車両（特に自動車）などの過酷な環境下に搭載したことに応じて電源電圧ＶＢが変動したとしても、コンパレータ１１の比較結果に影響する虞を極力抑制できる。特に本実施形態の回路構成を用いると、（８）式によりクロック信号の周波数Ｆを求めることができ、電源電圧ＶＢの変動の影響が測定精度に影響することがなくなる。

等価抵抗回路Ｒ１、Ｒ２を構成するキャパシタ（スイッチトキャパシタ）、充放電回路１２のコンデンサＣ０を半導体集積回路装置１内に構成しているため当該コンデンサ間の諸特性を合わせやすい。

機能回路３が所定の機能処理を行っている最中に、定期的に、周波数判定部１０による測定および判定が並行して行われているため、クロック周波数Ｆの測定結果を常時更新することができ、クロック周波数Ｆを常時監視できる。これにより、周波数測定用のテストモードを別途設ける必要がなくなる。

（第２実施形態）
図７は、第２実施形態を示すもので、前述実施形態と異なるところは、Ｆ／Ｖ変換回路の構成を変更したところにある。前述実施形態と同一または類似部分については同一または類似符号を付して説明を省略し、以下、異なる部分について説明する。

図７に示すように、Ｆ／Ｖ変換回路１３ａは抵抗Ｒ３と等価抵抗回路Ｒ２をこの順で電源−グランド間に直列接続し、この共通接続点をコンパレータ１１の非反転入力端子に接続している。
コンパレータ１１の非反転入力端子電圧Ｖ＋（Ｆ）は、

で表される。
（４）式と（９）式のＶ−（ｔ，Ｆ）＝Ｖ＋（Ｆ）を満たすタイミングｔは、

と求められる。このタイミングｔをカウント値Ｎに対応させると、

であり、この（１１）式を用いると、クロック周波数Ｆは、

と求められる。
すなわち、本実施形態のように等価抵抗回路Ｒ２と抵抗Ｒ３を互いに入れ替えた回路を採用したとしても、クロック周波数Ｆは動作用の電源電圧ＶＢに依存しないため、前述実施形態に示した作用効果と同様の作用効果が得られることを確認できる。

（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
前述実施形態では、Ｆ／Ｖ変換回路１３、１３ａについてスイッチトキャパシタによる等価抵抗回路Ｒ２と抵抗Ｒ３を組み合わせて構成したが、これに限定されるものではなく、例えばダイオードおよびコンデンサを組み合わせたチャージポンプ回路を用いて周波数電圧変換回路を構成しても良い。

前述実施形態では、充放電回路１２をＲＣ直列回路により構成したが、動作電源電圧ＶＢを充放電可能な回路であればこの構成に限られない。コンパレータ１１についても電圧を比較できれば回路構成はこれに限定されるものではない。

クロック周波数Ｆが正常であるか異常であるか判定し、その後必要に応じて、半導体集積回路装置１をリセットする実施形態を示したが、周波数測定結果、判定結果を導出できれば、その結果の利用方法は問わない。

前述実施形態では、周波数判定部１０がクロック周波数Ｆを定期的に測定し適切な周波数範囲内に入っているか判定する実施形態を示しているが、機能回路３（マイコンなど）の要求に応じて一時的に行っても良い。

前述実施形態では、クロック周波数Ｆが適切な周波数範囲内に入っているか判定する実施形態を示しているが、周波数範囲の判定ではなく、具体的な周波数の値を求めることも可能である。

図面中、１は半導体集積回路装置、２は発振子、３は機能回路、４はＰＬＬ回路、５は周波数判定回路（周波数測定装置）、７は分周部、８は遅延部、９はカウント部（計数部）、１０は周波数判定部（測定部）、１１はコンパレータ（比較回路）、１２は充放電回路（充電回路）、１３はＦ／Ｖ変換回路（周波数電圧変換回路）、Ｒ１、Ｒ２は等価抵抗回路、Ｒ３は抵抗、ＳＷ、ＳＷ１、ＳＷ２は制御スイッチ、Ｃはキャパシタ、Ｃ０はコンデンサを示す。

Claims (10)

1. マイコンまたは半導体集積回路装置の使用クロックの周波数を測定する周波数測定装置において、
   測定対象となる前記使用クロックを分周する分周部と、
   測定開始タイミングから時間の計数を開始し、前記使用クロックの周波数に応じた時間を遅延した遅延信号を出力する遅延部と、
   前記遅延部の遅延信号を出力するまで前記使用クロックをカウントする計数部と、
   前記計数部のカウント値に応じて前記使用クロックの周波数を測定する測定部と、を備えたことを特徴とする周波数測定装置。
2. 前記遅延部は、
   動作電源による通電電流を前記測定開始タイミングから充電する充電回路と、
   前記充電回路の動作電源と同一電源を使用して動作し、前記使用クロックの周波数に応じた直流電圧を出力する周波数電圧変換回路と、
   前記充電回路の充電電圧と前記周波数電圧変換回路の出力直流電圧とを比較する比較回路と、を備え、
   前記比較回路の比較結果に応じて遅延信号を出力することを特徴とする請求項１記載の周波数測定装置。
3. 前記遅延部の充電回路は、前記使用クロックが与えられるとスイッチトキャパシタが充放電することで前記使用クロックの周波数に応じて等価抵抗値が変化する第１等価抵抗回路を用いて構成されていることを特徴とする請求項２記載の周波数測定装置。
4. 前記周波数電圧変換回路は、前記使用クロックが与えられるとスイッチトキャパシタが充放電することで前記使用クロックの周波数に応じて等価抵抗値が変化する第２等価抵抗回路を用いて構成されていることを特徴とする請求項２または３記載の周波数測定装置。
5. 前記遅延部の充電回路は、前記使用クロックが与えられるとスイッチトキャパシタが充放電することで前記使用クロックの周波数に応じて等価抵抗値が変化する第１等価抵抗回路を用いて構成され、
   前記周波数電圧変換回路は、前記使用クロックが与えられるとスイッチトキャパシタが充放電することで前記使用クロックの周波数に応じて等価抵抗値が変化する第２等価抵抗回路を用いて構成され、
   前記第１等価抵抗回路と前記第２等価抵抗回路は、それぞれのスイッチトキャパシタが同一の半導体集積回路装置内に構成されていることを特徴とする請求項２記載の周波数測定装置。
6. 前記充電回路はコンデンサを用いて構成され、
   前記第１等価抵抗回路を構成するキャパシタと、前記充電回路のコンデンサは、同一の半導体集積回路装置内に構成されていることを特徴とする請求項３または５記載の周波数測定装置。
7. 前記充電回路はコンデンサを用いて構成され、
   前記第２等価抵抗回路を構成するキャパシタと、前記充電回路のコンデンサとは、同一の半導体集積回路装置内に構成されていることを特徴とする請求項４または５記載の周波数測定装置。
8. 前記マイコンまたは前記半導体集積回路装置が前記使用クロックを用いて動作している最中に、前記分周部、前記遅延部、前記計数部および前記測定部による前記使用クロックの周波数の測定を並行して行うことを特徴とする請求項１ないし７の何れかに記載の周波数測定装置。
9. 前記計数部は、前記使用クロックの立上りタイミングおよび立下りタイミングを共に計数することを特徴とする請求項１ないし８の何れかに記載の周波数測定装置。
10. 前記計数部は、前記使用クロックを逓倍した逓倍信号の立上りタイミングまたは／および立下りタイミングを計数することを特徴とする請求項１ないし９の何れかに記載の周波数測定装置。
    
    

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