따라서, 극초단파 클록장치 및 고전력 소모 디지털 로직에 의존하지 않고 이벤트의 시간주기 및/또는 캐패시턴스값을 매우 정밀하게 측정하는 방법이 요구된다. 본 발명의 교시에 따르면, 매우 높은 분해능의 시간 및/또는 캐패시턴스 측정을 제공하기 위한 시스템, 방법, 및 장치가 제공된다. 시간 측정은 시간 베이스 기준의 주파수 정밀도 및 아날로그-디지털 변환기(ADC)의 분해능, 예를 들어 8, 10 또는 12 비트에만 의존하여 시간 대 피코세컨즈 분해능을 해결할 수 있다. 예를 들면, 100 나노세컨드 범위는 0.1 나노세컨드의 분해능을 가지고, 1000 나노세컨드 범위는 1 나노세컨드의 분해능을 가지고, 10,000 나노세컨드 범위는 10 나노세컨드의 분해능을 가지고, 50,000 나노세컨드 범위는 50 나노세컨드의 분해능 등을 가질 수 있다. 두개의 시간 측정 유닛에 의해, 동적 시간 측정 범위는 ppm 당 1 파트까지 미칠 수 있다. 바람직하게는, 캐패시턴스 측정 특징은 캐패시터들의 캐패시턴스값의 측정에 더하여 캐패시티브 스위치 센서로 사용될 수 있다. 또한, 이것은 낮은 클록 속도(적은 디지털 노이즈) 및 낮은 전력(연장된 배터리 동작) 회로 구현으로 달성될 수 있다.
본 발명의 일실시예에 따르면, 시간 주기를 측정하기 위한 장치는 정전류원; 상기 정전류원에 연결된 전류 스티어링 스위치; 상기 전류 스티어링 스위치에 연결된 캐패시터로서, 상기 캐패시터는 기지의 캐패시턴스값을 가지며, 상기 캐패시터의 전압은 상기 전류 스티어링 스위치가 상기 정전류원을 상기 캐패시터에 연결할 때에 선형적으로 증가되는 캐패시터; 상기 전류 스티어링 스위치를 제어하기 위한 회로로서, 상기 전류 스티어링 스위치는 상기 회로가 이벤트의 시작을 검출하면 상기 캐패시터를 상기 정전류원에 연결하고 상기 회로가 상기 이벤트의 종료를 검출하면 상기 캐패시터를 상기 정전류원에서 분리시키는 회로; 상기 캐패시터의 전압을 디지털 표현으로 변환시키는 아날로그-디지털 변환기(ADC); 및 상기 캐패시터 전압의 디지털 표현을 상기 이벤트의 시작 및 종료 사이의 시간 주기를 대표하는 시간값으로 변환시키는 디지털 프로세서를 포함할 수 있다. 디지털 프로세서는 기지의 캐패시턴스값과 전압의 디지털 표현으로부터 이벤트의 시간 주기를 계산할 수 있다.
본 발명의 다른 실시예에 따르면, 시간 주기를 측정하기 위한 방법은 정전류원을 제공하는 단계; 기지의 캐패시턴스값을 갖는 캐패시터를 제공하는 단계; 이벤트의 시작이 검출되면 상기 기지의 캐패시턴스값을 갖는 캐패시터를 상기 정전류원으로부터 충전시키는 단계; 상기 이벤트의 종료가 검출되면 상기 캐패시터의 전압을 디지털 표현으로 변환시키는 단계; 및 상기 전압의 디지털 표현을 상기 이벤트의 시작과 종료 사이의 시간 주기를 대표하는 시간값으로 변환시키는 단계를 포함할 수 있다. 전압의 디지털 표현의 시간값으로의 변환 단계는 기지의 캐패시턴스값과 이벤트의 종료시의 캐패시터 전압의 디지털 표현으로부터 이벤트의 시간 주기를 계산하는 단계를 포함할 수 있다.
본 발명의 또 하나의 실시예에 따르면, 캐패시턴스를 측정하기 위한 장치는 정전류원; 상기 정전류원에 연결된 전류 스티어링 스위치; 상기 전류 스티어링 스위치에 연결된 캐패시터로서, 상기 캐패시터는 미지의 캐패시턴스값을 가지며, 상기 캐패시터의 전압은 상기 전류 스티어링 스위치가 상기 정전류원을 상기 캐패시터에 연결할 때에 선형적으로 증가되는 캐패시터; 상기 전류 스티어링 스위치를 제어하기 위한 회로로서, 상기 전류 스티어링 스위치는 상기 회로가 기지의 클록 시간주기의 시작을 검출하면 상기 캐패시터를 상기 정전류원에 연결하고 상기 회로가 상기 기지의 클록 시간주기의 종료를 검출하면 상기 캐패시터를 상기 정전류원에서 분리시키는 회로; 상기 캐패시터의 전압을 디지털 표현으로 변환시키는 아날로그-디지털 변환기(ADC); 및 상기 전압의 디지털 표현을 캐패시턴스값으로 변환시키는 디지털 프로세서를 포함할 수 있다. 디지털 프로세서는 전압의 디지털 표현과 기지의 클록 시간주기로부터 미지의 값 캐패시터의 캐패시턴스를 계산할 수 있다.
본 발명의 또 하나의 실시예에 따르면, 캐패시턴스값을 측정하기 위한 방법은 정전류원을 제공하는 단계; 미지의 캐패시턴스값을 갖는 캐패시터를 제공하는 단계; 기지의 클록 시간주기의 시작이 검출되면 상기 전류 스티어링 스위치를 닫는 단계; 기지의 시간 주기를 갖는 클록의 시작이 검출되면 상기 미지의 캐패시턴스값을 갖는 캐패시터를 상기 정전류원으로부터 충전시키는 단계; 상기 기지의 시간주기를 갖는 클록의 종료가 검출되면 상기 캐패시터의 전압을 디지털 표현으로 변환시키는 단계; 및 상기 전압의 디지털 표현을 캐패시턴스 값으로 변환시키는 단계를 포함할 수 있다. 전압의 디지털 표현의 캐패시턴스값으로의 변환 단계는 전압의 디지털 표현과 기지의 클록 시간 주기로부터 캐패시턴스값을 계산하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 긴 시간주기를 측정하기 위한 장치는 시스템 클록에 연결된 클록 입력을 가지며, 이벤트의 시작 후에 시스템 클록 사이클의 카운트를 시작하고 상기 이벤트의 종료 후에 시스템 클록 사이클의 카운트를 중지하는 클록 인터벌 카운터; 제1 정전류원과, 상기 제1 정전류원에 연결된 제1 전류 스티어링 스위치와, 상기 제1 전류 스티어링 스위치에 연결된 제1 캐패시터로서, 상기 제1 캐패시터는 기지의 캐패시턴스값을 가지며, 상기 제1 캐패시터의 제1 전압은 상기 제1 전류 스티어링 스위치가 상기 제1 정전류원을 상기 제1 캐패시터에 연결할 때에 선형적으로 증가되는 제1 캐패시터와, 상기 제1 전류 스티어링 스위치를 제어하기 위한 제1 회로로서, 상기 제1 전류 스티어링 스위치는 상기 제1 회로가 이벤트의 시작을 검출하면 상기 제1 캐패시터를 상기 제1 정전류원에 연결하고 상기 제1 회로가 상기 이벤트의 시작 후에 일어나는 시스템 클록 사이클을 검출하면 상기 제1 캐패시터를 상기 제1 정전류원에서 분리시키는 제1 회로를 포함하는 제1 시간 측정 유닛; 제2 정전류원과, 상기 제2 정전류원에 연결된 제2 전류 스티어링 스위치와, 상기 제2 전류 스티어링 스위치에 연결된 제2 캐패시터로서, 상기 제2 캐패시터는 기지의 캐패시턴스값을 가지며, 상기 제2 캐패시터의 제2 전압은 상기 제2 전류 스티어링 스위치가 상기 제2 정전류원을 상기 제2 캐패시터에 연결할 때에 선형적으로 증가되는 제2 캐패시터와, 상기 제2 전류 스티어링 스위치를 제어하기 위한 제2 회로로서, 상기 제2 전류 스티어링 스위치는 상기 제2 회로가 이벤트의 종료를 검출하면 상기 제2 캐패시터를 상기 제2 정전류원에 연결하고 상기 제2 회로가 상기 이벤트의 종료 후에 일어나는 시스템 클록 사이클을 검출하면 상기 제2 캐패시터를 상기 제2 정전류원에서 분리시키는 제2 회로를 포함하는 제2 시간 측정 유닛; 상기 제1 및 제2 전압을 각각 제1 및 제2 디지털 표현으로 변환시키는 ADC; 및 각각 상기 제1 및 제2 전압의 상기 제1 및 제2 디지털 표현을 제1 및 제2 시간값으로 각각 변환시키고, 상기 클록 인터벌 카운터로부터 상기 시스템 클록 사이클의 카운트를 읽고, 상기 시스템 클록 사이클의 카운트를 제3 시간값으로 변환시키고, 상기 이벤트의 시간 주기 판정시 상기 제3 시간값에 상기 제1 시간값을 가산하고, 상기 제1 및 제3 시간값의 합계에서 상기 제2 시간값을 감산하는 디지털 프로세서를 포함할 수 있다. 디지털 프로세서는 제1 및 제2 캐패시터의 기지의 캐패시턴스값과 제1 및 제2 전압의 제1 및 제2 디지털 표현으로부터 제1 및 제2 시간값을 각각 계산할 수 있다.
본 발명의 다른 실시예에 따르면, 긴 시간 주기를 측정하기 위한 방법은 이벤트의 시작 후부터 상기 이벤트의 종료까지 시스템 클록 사이클들을 카운트하는 단계와, 제3 시간값을 판정하기 위해 카운트된 다수의 시스템 클록 사이클들을 상기 시스템 클록의 시간 인터벌에 곱하는 단계를 포함하는 제3 시간값 판정단계; 제1 정전류원을 제공하는 단계와, 기지의 캐패시턴스값을 갖는 제1 캐패시터를 제공하는 단계와, 상기 이벤트의 시작이 검출되면 상기 기지의 캐패시턴스값을 갖는 제1 캐패시터를 상기 제1 정전류원으로부터 충전시키는 단계와, 상기 이벤트의 시작 후에 일어나는 시스템 클록 사이클이 검출되면 상기 제1 캐패시터의 제1 전압을 제1 디지털 표현으로 변환시키는 단계와, 상기 이벤트의 시작과 상기 이벤트의 시작 후에 일어나는 시스템 클록 사이클 사이의 제1 시간 주기를 대표하는 제1 시간값으로 상기 제1 전압의 제1 디지털 표현을 변환시키는 단계를 포함하는 제1 시간값 판정단계; 제2 정전류원을 제공하는 단계와, 기지의 캐패시턴스값을 갖는 제2 캐패시터를 제공하는 단계와, 상기 이벤트의 종료가 검출되면 상기 기지의 캐패시턴스값을 갖는 제2 캐패시터를 상기 제2 정전류원으로부터 충전시키는 단계와, 상기 이벤트의 종료 후에 일어나는 시스템 클록 사이클이 검출되면 상기 제2 캐패시터의 제2 전압을 제2 디지털 표현으로 변환시키는 단계와, 상기 이벤트의 종료와 상기 이벤트의 종료 후에 일어나는 시스템 클록 사이클 사이의 제2 시간 주기를 대표하는 제2 시간값으로 상기 샘플링된 제2 전압의 제2 디지털 표현을 변환시키는 단계를 포함하는 제2 시간값 판정단계; 및 상기 제1 및 제3 시간값들을 가산하는 단계와, 상기 제1 및 제3 시간값들의 합계에서 상기 제2 시간값을 감산하는 단계를 포함하는 상기 이벤트의 시간 주기 판정 단계를 포함할 수 있다. 샘플링된 제1 및 제2 전압의 디지털 표현의 제1 및 제2 시간값으로의 변환 단계는 기지의 캐패시턴스값과 제1 및 제2 전압의 제1 및 제2 디지털 표현으로부터 제1 및 제2 시간값을 각각 계산하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 시간 지연 이벤트를 발생시키기 위한 장치는 제1 정전류원과, 상기 제1 정전류원에 연결된 제1 전류 스티어링 스위치와, 상기 제1 전류 스티어링 스위치에 연결된 제1 캐패시터로서, 상기 제1 캐패시터는 기지의 캐패시턴스값을 가지며, 상기 제1 캐패시터의 제1 전압은 상기 제1 전류 스티어링 스위치가 상기 제1 정전류원을 상기 제1 캐패시터에 연결할 때에 선형적으로 증가되는 제1 캐패시터와, 상기 제1 전류 스티어링 스위치를 제어하기 위한 제1 회로로서, 상기 제1 전류 스티어링 스위치는 상기 제1 회로가 이벤트의 시작을 검출하면 상기 제1 캐패시터를 상기 제1 정전류원에 연결시키는 제1 회로를 포함하는 제1 시간 측정 유닛; 제2 정전류원과, 상기 제2 정전류원에 연결된 제2 전류 스티어링 스위치와, 상기 제2 전류 스티어링 스위치에 연결된 제2 캐패시터로서, 상기 제2 캐패시터는 기지의 캐패시턴스값을 가지며, 상기 제2 캐패시터의 제2 전압은 상기 제2 전류 스티어링 스위치가 상기 제2 정전류원을 상기 제2 캐패시터에 연결할 때에 선형적으로 증가되는 제2 캐패시터와, 상기 제2 전류 스티어링 스위치를 제어하기 위한 제2 회로로서, 상기 제2 전류 스티어링 스위치는 상기 제2 회로가 상기 이벤트의 종료를 검출하면 상기 제2 캐패시터를 상기 제2 정전류원에 연결시키는 제2 회로를 포함하는 제2 시간 측정 유닛; 상기 제1 전압을 수신하기 위한 양의 입력과 제1 기준 전압을 수신하기 위한 음의 입력을 갖는 제1 아날로그 비교기; 및 상기 제2 전압을 수신하기 위한 음의 입력과 제2 기준 전압을 수신하기 위한 양의 입력을 갖는 제2 아날로그 비교기를 포함하고, 상기 제1 전압이 상기 제1 기준 전압 이상일 때 지연 이벤트의 시작이 일어나고, 상기 제2 전압이 상기 제2 기준 전압 이상일 때 상기 지연 이벤트의 종료가 일어난다.
본 발명의 또 하나의 실시예에 따르면, 시간 지연 이벤트를 발생시키기 위한 방법은 제1 정전류원을 제공하는 단계와, 기지의 캐패시턴스값을 갖는 제1 캐패시터를 제공하는 단계와, 제1 전류 스티어링 스위치를 닫는 단계와, 이벤트의 시작이 검출되면 상기 제1 캐패시터를 상기 제1 정전류원으로부터 충전시키는 단계와, 상기 제1 캐패시터의 제1 전압을 제1 기준 전압과 비교하는 단계와, 상기 제1 전압이 상기 제1 기준전압 이상일 때 상기 시간 지연 이벤트를 시작하는 단계를 포함하는 시간 지연 이벤트 시작 단계; 및 제2 정전류원을 제공하는 단계와, 기지의 캐패시턴스값을 갖는 제2 캐패시터를 제공하는 단계와, 상기 이벤트의 종료가 검출되면 상기 제2 캐패시터를 상기 제2 정전류원으로부터 충전시키는 단계와, 상기 제2 캐패시터의 제2 전압을 제2 기준 전압과 비교하는 단계와, 상기 제2 전압이 상기 제2 기준전압 이상일 때 상기 시간 지연 이벤트를 종료하는 단계를 포함하는 상기 시간 지연 이벤트 종료 단계를 포함할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소들은 동일한 부호로 나타내고, 유사한 구성요소들은 아래첨자를 달리하여 동일한 부호로 나타낸다.
도 1은 정전류원으로부터 충전되는 캐패시터의 시간-전압 그래프이다. 방정식(1)에 따르면, 캐패시터(118)가 정전류원(104)을 통해 충전되면, 캐패시터(118) 양단의 전압 V은 시간에 따라 선형적으로 증가된다.
I = C * dV/dT 방정식 (1)
여기서, C는 캐패시터(118)의 캐패시턴스값이고, I는 정전류원(104)으로부터의 전류이고, V는 시간 T에서의 캐패시터(118)의 전압이다. 전류 I, 시간 T, 및 전압 V 중 어떤 두 값이 기지이면, 나머지 미지의 값은 기지의 두 값으로부터 계산될 수 있다. 예를 들면, 캐패시터(118)의 캐패시턴스와 정전류원(104)으로부터의 충전 전류가 기지이면, 전압 V1에서의 시간 T1과 전압 V2에서의 시간 T2가 결정될 수 있다. 유사한 방식으로, 전압 V1 및 V2(예를 들면, V1과 V2 사이의 전압차) 및 시간 T1과 T2 사이의 경과 시간이 기지이면, 캐패시턴스 C가 결정될 수 있다.
도 2는 본 발명의 일실시예에 따른 고분해능 시간 주기 측정회로를 개략적으로 나타낸 도면이다. 전체적으로 참조부호(200)로 나타낸 고분해능 시간 측정 회로는 정전류원(104), 전류 스티어링 스위치(112 및 114), 캐패시터(118), 선택적인 전압 샘플 스위치(116), 및 전하 드레인 스위치(120)를 포함할 수 있다. 캐패시터(118)는 전하 드레인 스위치(120)를 닫음으로써 실질적으로 제로 전하로 초기화 되어 캐패시터(118)의 어떠한 전하(전압)도 제거된다(접지 또는 공통단자 Vss로 쇼트됨). 캐패시터(118)의 초기 전하(전압)는 전압 샘플 스위치(116)를 닫음으로써 아날로그-디지털 변환기(ADC)(108), 예를 들어 시그마-델타로 전압을 샘플링함으로써 결정될 수 있다. 캐패시터(118)는 스위치드 캐패시터 연속 근사화 아날로그-디지털 변환기의 일부일 수 있으며, 여기서 전압 샘플 스위치(116)는 불필요하다.
전류 스티어링 스위치(112 및 114)는 전계 효과 트랜지스터 등일 수 있으며, 여기에서 보다 상세히 기재된 다른 디지털 로직 및 아날로그 회로들을 포함할 수 있는 집적회로 기판(도시하지 않음)에 집적된다. 전류 스티어링 스위치(112 및 114)는 정전류원(104)이 언제나 부하를 보도록, 즉 스위치(114)가 닫히고 스위치(112)가 열리면 정전류원(104)이 공통단자 Vss에 연결되고, 스위치(112)가 닫히고 스위치(114)가 열리면 정전류원(104)이 캐패시터(118)에 연결되도록 구성된다. 전류 스티어링 스위치(112 및 114)는 제어 시작/중지 신호(132)로부터 제어될 수 있다. 예를 들면, 제어 시작/중지 신호(132)가 로직 "0"(로우)에 있으면 스위치(114)는 닫히고 스위치(112)는 열리고, 또는 제어 시작/중지 신호(132)가 로직 "1"(하이)에 있으면 스위치(114)는 열리고 스위치(112)는 닫힌다. 정전류원(104)은 상기 방정식 1에 의해 결정된 것과 같이 전류 스티어링 스위치(112)가 닫히는 시간 길이에 직접 의존하는 전압값으로 캐패시터(118)를 충전한다.
제어 시작/정지 신호(132)는 시간 주기가 결정된 이벤트의 시작에서 양의(예를 들면, 로직 0에서 로직 1로) 천이(예를 들면, ↑이벤트 에지 1)의 발생시 로직 1이 될 수 있다. 시간 주기가 결정될 이벤트의 종료에서 음의(예를 들면, 로직 1에 서 로직 0으로) 천이(예를 들면, ↓이벤트 에지 2)의 발생시 다시 로직 0이 되는 제어 시작/중지 신호(132)에 의해 전류 스티어링 스위치(112)가 열릴 때까지 캐패시터(118)는 정전류원(104)에 의해 충전될 것이다.
제어 시작/중지 신호(132)는 제1 플립-플롭(126), 제2 플립-플롭(128), AND 게이트(124) 및 NAND 게이트(130)를 포함하는 로직 회로로 발생될 수 있다. 이벤트 발생에 앞서, 제1 및 제2 플립-플롭(126 및 128)은 리셋되어 Q-출력들은 로직 0에 있다(제1 및 제2 플립-플롭(126 및 128)은 NAND 게이트(130)의 출력이 로직 0이 되거나 또는 다른 외부 리셋을 통해, 예를 들어 디지털 프로세서(106)에 의해 로직 0이 되면 리셋된다). 로직 0에서 시작되는 이들 Q-출력들은 AND 게이트(124) 출력이 로직 0이 되도록 한다. AND 게이트(124) 출력은 제어 시작/중지 신호(132)를 발생시킨다. 제1 플립-플롭(126)의 클록 입력에서 ↑이벤트 에지 1이 일어나면, Q-출력은 로직 1이 된다. 제2 플립-플롭(128)의 Q-not 출력이 로직 1에 있기 때문에, AND 게이트(124)의 출력이 로직 1이 되고, 따라서 제어 시작/중지 신호(132)를 위해 로직 1을 발생시킨다.
제어 시작/중지 신호(132)가 로직 1에 있으면, 전류 스티어링 스위치(112)는 닫히고(온) 정전류원(104)은 캐패시터(118) 충전을 시작한다. 정전류원(104)은 제어 시작/중지 신호(132)가 다시 로직 0이 되어 전류 스티어링 스위치(112)를 열기(오프)까지 캐패시터(118) 충전을 지속한다. 이 특정 예에서, AND 게이트(124)의 출력(즉, 제어 시작/중지 신호(132))은 그 입력들 중 하나 이상이 로직 0에 있으면 로직 0이 될 것이다. AND 게이트(124)의 입력에서의 로직 0은 ↓이벤트 에지 2가 제2 플립-플롭(128)의 클록 입력에서 일어날 때 일어난다. 따라서, 캐패시터(118)는 ↑이벤트 에지 1과 ↓이벤트 에지 2의 발생 사이에서만 충전된다.
↓이벤트 에지 2 후에 캐패시터(118)의 전압을 아날로그-디지털 변환기(ADC)(108)로 측정함으로써, ↑이벤트 에지 1과 ↓이벤트 에지 2 사이의 시간 인터벌(주기)을 대표하는 전압은 캐패시터(118)의 기지의 캐패시턴스값과 공동으로 사용되어 시간 인터벌을 매우 정밀한 분해능으로 계산할 수 있다. 예를 들면, 이벤트 시간 주기의 계산은 캐패시터(118)의 측정 전압과 기지의 캐패시턴스값을 사용함으로써 상기 방정식(1)의 계산을 수행하는 디지털 프로세서(106)로 결정될 수 있다. 따라서, 시간 주기 측정 정밀도는 ADC(108) 분해능(예를 들면, 10 또는 12 비트) 및 캐패시터(118)의 측정 캐패시턴스의 정확도의 함수이다.
전하 드레인 스위치(120) 및 전압 샘플 스위치(116)는 단지 표준 샘플 및 홀드 동작을 위한 것으로, 여기서 캐패시터(118)는 ADC(108)의 아날로그 입력에 샘플링된 아날로그 전압을 공급하는 샘플 및 홀드 회로의 일부이거나 또는 연속 근사화 ADC의 일부일 수 있다. 고분해능 시간 주기 측정회로(200), ADC(108) 및 디지털 프로세서(106)는 집적회로 다이(250)상에 제조될 수 있고, 집적회로 다이(250)는 집적회로 패키지(도시하지 않음)에 포함될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 고분해능 캐패시턴스 측정회로를 개략적으로 나타낸 도면이다. 전체적으로 참조부호(300)로 나타낸 고분해능 캐패시턴스 측정회로는 정전류원(104), 전류 스티어링 스위치(112 및 114), 선택적인 전압 샘플 스위치(116), 전하 드레인 스위치(120), 및 측정될 외부 캐패시터(318)에 연결 하기 위한 연결 단자(326 및 324)를 포함할 수 있다. 외부 캐패시터(318)의 전하는 전하 드레인 스위치(120)를 닫음으로써 실질적으로 제로로 초기화되어 외부 캐패시터(318)의 어떠한 전하(전압)도 제거된다(접지 또는 공통단자 Vss로 쇼트됨). 외부 캐패시터(318)의 초기 전하(전압)는 전압 샘플 스위치(116)를 닫음으로써 아날로그-디지털 변환기(ADC)(108), 예를 들어 시그마-델타로 전압을 샘플링함으로써 결정될 수 있다. 캐패시터(328)는 고해상도 캐패시턴스 측정 회로(300)의 스트레이 회로 캐패시턴스를 나타내며, 그 캐패시턴스 기여는 외부 캐패시터(318)의 캐패시턴스값을 계산할 때 결정 및 제외될 수 있다. 캐패시터(328)는 스위치드 캐패시터 연속 근사화 아날로그-디지털 변환기의 일부일 수 있으며, 여기서 전압 샘플 스위치(116)는 불필요하다.
전류 스티어링 스위치(112 및 114)는 전계 효과 트랜지스터 등일 수 있으며, 여기에서 보다 상세히 기재된 다른 디지털 로직 및 아날로그 회로들을 포함할 수 있는 집적회로 기판(도시하지 않음)에 집적된다. 전류 스티어링 스위치(112 및 114)는 정전류원(104)이 언제나 부하를 보도록, 즉 스위치(114)가 닫히고 스위치(112)가 열리면 정전류원(104)이 공통단자 Vss에 연결되고, 스위치(112)가 닫히고 스위치(114)가 열리면 정전류원(104)이 캐패시터(118)에 연결되도록 구성된다. 전류 스티어링 스위치(112 및 114)는 제어 시작/중지 신호(132)로부터 제어될 수 있다. 예를 들면, 제어 시작/중지 신호(132)가 로직 "0"(로우)에 있으면 스위치(114)는 닫히고 스위치(112)는 열리고, 또는 제어 시작/중지 신호(132)가 로직 "1"(하이)에 있으면 스위치(114)는 열리고 스위치(112)는 닫힌다. 정전류원(104)은 상기 방정식 1에 의해 결정된 것과 같이 전류 스티어링 스위치(112)가 닫히는 시간 길이에 직접 의존하는 전압값으로 캐패시터(318 및 328)를 충전한다.
제어 시작/중지 신호(132)는 양의(예를 들면, 로직 0에서 로직 1로) 천이(예를 들면, ↑시스템 클록)의 발생시 로직 1이 될 수 있다. 음의(예를 들면, 로직 1에서 로직 0으로) 천이(예를 들면, ↓시스템 클록)의 발생시 다시 로직 0이 되는 제어 시작/중지 신호(132)에 의해 전류 스티어링 스위치(112)가 열릴 때까지 캐패시터(318 및 328)는 정전류원(104)에 의해 충전될 것이다.
제어 시작/중지 신호(132)는 제1 플립-플롭(126), 제2 플립-플롭(128), AND 게이트(124) 및 NAND 게이트(130)를 포함하는 로직 회로로 발생될 수 있다. ↑시스템 클록에 앞서, 제1 및 제2 플립-플롭(126 및 128)은 리셋되어 Q-출력들은 로직 0에 있다(제1 및 제2 플립-플롭(126 및 128)은 NAND 게이트(130)의 출력이 로직 0이 되거나 또는 다른 외부 리셋을 통해, 예를 들어 디지털 프로세서(106)에 의해 로직 0이 되면 리셋된다). 로직 0에서 시작되는 이들 Q-출력들은 AND 게이트(124) 출력이 로직 0이 되도록 한다. AND 게이트(124) 출력은 제어 시작/중지 신호(132)를 발생시킨다. 제1 플립-플롭(126)의 클록 입력에서 ↑시스템 클록이 일어나면, Q-출력은 로직 1이 된다. 제2 플립-플롭(128)의 Q-not 출력이 로직 1에 있기 때문에, AND 게이트(124)의 출력이 로직 1이 되고, 따라서 제어 시작/중지 신호(132)를 위해 로직 1을 발생시킨다.
제어 시작/중지 신호(132)가 로직 1에 있으면, 전류 스티어링 스위치(112)는 닫히고(온) 정전류원(104)은 캐패시터(318 및 328) 충전을 시작한다. 정전류 원(104)은 제어 시작/중지 신호(132)가 다시 로직 0이 되어 전류 스티어링 스위치(112)를 열기(오프)까지 캐패시터(118) 충전을 지속한다. 이 특정 예에서, AND 게이트(124)의 출력(즉, 제어 시작/중지 신호(132))은 그 입력들 중 하나 이상이 로직 0에 있으면 로직 0이 될 것이다. AND 게이트(124)의 입력에서의 로직 0은 ↓시스템 클록이 제2 플립-플롭(128)의 클록 입력에서 일어날 때 일어난다. 따라서, 캐패시터(318 및 328)는 ↑시스템 클록과 ↓시스템 클록 사이의 시간 주기동안만 충전된다. 시스템 클록 주파수(즉, ↑시스템 클록과 ↓시스템 클록 사이의 주기)는 매우 안정적이고 정확한 수정 발진기로부터 발생될 수 있다.
↓시스템 클록 후에 캐패시터(318 및 328)의 전압을 아날로그-디지털 변환기(ADC)(108)로 측정함으로써, ↑시스템 클록과 ↓시스템 클록 사이의 시간 인터벌(주기)을 대표하는 전압은 시스템 클록의 기지의 주기(시간 인터벌)와 공동으로 사용되어 병렬 연결된 캐패시터(318 및 328)의 캐패시턴스값을 계산할 수 있고, 캐패시터(328)의 기지의 캐패시턴스값은 미지의 캐패시터(318)의 캐패시턴스값을 위해 이 결과로부터 차감될 수 있다. 예를 들면, 미지의 캐패시터(318)의 캐패시턴스값의 계산은 캐패시터(318 및 328)의 측정 전압과 기지의 클록 주기(예를 들면, ↑시스템 클록과 ↓시스템 클록 사이의 시간 인터벌)를 사용함으로써 상기 방정식(1)의 계산을 수행하는 디지털 프로세서(106)로 결정될 수 있다. 따라서, 캐패시턴스 측정 정밀도는 ADC(108) 분해능(예를 들면, 10 또는 12 비트) 및 시스템 클록 주파수의 정확도(해상도)의 함수이다.
전하 드레인 스위치(120) 및 전압 샘플 스위치(116)는 단지 표준 샘플 및 홀 드 동작을 위한 것으로, 여기서 캐패시터(328)는 ADC(108)의 아날로그 입력에 샘플링된 아날로그 전압을 공급하는 샘플 및 홀드 회로의 일부이거나 또는 연속 근사화 ADC의 일부일 수 있다. 고분해능 캐패시턴스 측정회로(300), ADC(108) 및 디지털 프로세서(106)는 집적회로 다이(350)상에 제조될 수 있고, 집적회로 다이(350)는 집적회로 패키지(도시하지 않음)에 포함될 수 있다.
캐패시턴스 터치 센서가 언제 활성화되었는 지의 판정시 고분해능 캐패시턴스 측정 회로(300)가 캐패시턴스 터치 센서의 캐패시턴스를 측정할 수 있다는 것은 본 발명의 범위내에 있다.
도 4는 본 발명의 또 하나의 실시예에 따른 고분해능 긴 시간주기 측정회로의 블록도이고, 도 5는 도 4의 고분해능 긴 시간주기 측정회로의 타이밍도이다. 전체적으로 참조부호(400)로 나타낸 고분해능 긴 시간주기 측정회로는 클록 인터벌 카운터(402), 제1 시간 측정 유닛(404), 제2 시간 측정 유닛(406), 아날로그 멀티플렉서(408), 및 플립-플롭(410,412,418)과 인버터(414 및 420)(모두 하나의 인버터에 결합될 수 있음)와 NAND 게이트(416)를 포함할 수 있는 로직 회로들을 포함할 수 있다. 또한, 아날로그-디지털 변환기(ADC)(108) 및 디지털 프로세서(106)는 긴 시간주기 측정의 시간 주기 판정에 사용될 수 있다. 고분해능 긴 시간주기 측정회로(400), ADC(108) 및 디지털 프로세서(106)는 집적회로 다이(450)상에 제조될 수 있고, 집적회로 다이(450)는 직접회로 패키지(도시하지 않음)에 포함될 수 있다.
제1 및 제2 측정 유닛(404 및 406)은 상술한 고분해능 시간 측정 회로(200)와 실질적으로 동일한 방식으로 동작할 수 있다. 본 발명의 교시에 따르면 ↑이벤 트 에지1가 플립-플롭(412)의 클록 입력에 가해지면, Q-출력은 로직 1이 되고 제1 시간 측정 유닛(404)의 시작/중지 입력에서 로직 1 신호(426)를 발생시킴으로써 제1 타이밍 캐패시터(도시하지 않음)는 ↑시스템 클록 사이클의 발생까지 충전을 시작하고, 그로써 플립-플롭(412)이 리셋되고 신호(426)는 다시 로직 0이 된다. 이는 도 5에 도시한 바와 같이 시작 주기 Ta의 측정을 제공한다. 플립-플롭(410) Q-출력이 로직 1이 될 때 ↑이벤트 에지 1이 클록 인터벌 카운터(402)를 인에이블시키고, 이로써 클록 인터벌 카운터(402)의 인에이블 입력에서 인에이블 신호(424)를 발생시킨다. 클록 인터벌 카운터(402)의 인에이블 입력이 인에이블되면, 도 5에 도시한 바와 같이 ↑시스템 클록 사이클이 카운트된다. ↓이벤트 엔지 2가 일어나면, 플립-플롭(418) Q-출력은 로직 1이 되고 제2 시간 측정 유닛(406)은 ↑시스템 클록 사이클의 발생까지 제2 타이밍 캐패시터(도시하지 않음) 충전을 시작한다. 이는 도 5에 도시한 바와 같이 시간 주기 Tb의 측정을 제공한다. ↑시스템 클록 사이클의 발생시, 제2 시간 측정 유닛(406)은 제2 타이밍 캐패시터(도시하지 않음) 충전을 중지하고, 클록 인터벌 카운터(402)는 더 이상 인에이블되지 않아 ↑시스템 클록 사이클들의 카운트를 중지할 것이다.
인버터(424 및 420)(동일한 인버터 일수 있음 - 도시하지 않음)는 각 ↑시스템 클록 사이클의 발생시 각각 플립-플롭(412 및 418)을 클리어(리셋)한다. 따라서, 제1 및 제2 시간 측정 유닛(402 및 406)에 의해 측정된 시간 주기들은 언제나 하나의 시스템 클록 사이클보다 적다. 하지만, 계산된 결과적인 고분해능 시간 주 기 Ta 및 Tb를 클록 인터벌 카운터(402)로부터의 경과 시스템 클록 사이클 카운트와 결합하면, 매우 긴 시간주기 이벤트들이 매우 미세한 분해능으로 측정될 수 있으며, 제1 및 제2 타이밍 캐패시터(도시하지 않음)의 타이밍 전압을 읽을 시 일반적으로 수정 제어되는 시스템 클록 발진기의 주파수 안정도 및 정확도와, ADC(108)의 분해능에만 의존한다.
클록 인터벌 카운터 출력은 디지털 데이터 버스(430)를 통해 디지털 프로세서(106)에 연결될 수 있다. 제1 및 제2 타이밍 캐패시터(도시하지 않음)의 전압은 각각 아날로그 신호(434 및 436)를 통해 멀티플렉서(408)에 연결될 수 있다. 교대로, 멀티플렉서(408)는 아날로그 신호(432)를 통해 이들 아날로그 전압 각각을 ADC(108)에 연결할 것이다. ADC(108)의 출력은 디지털 데이터 버스(438)를 통해 디지털 프로세서(106)에 연결될 수 있다.
고분해능 긴 시간주기 측정회로(400), ADC(108), 아날로그 멀티플렉서(498) 및 디지털 프로세서(106)는 집적회로 다이(도시하지 않음)상에 제조될 수 있고, 집적회로 다이는 집적회로 패키지(도시하지 않음)에 포함될 수 있다.
도 5를 참조하면, 이벤트 시간 주기는 클록 인터벌 카운터(402)에 의해 카운트된 시스템 클록 사이클 Tsc의 개수(여섯개의 시스템 클록 사이클이 도시됨)의 누적 시간에 Ta를 가산하고 Tb를 감산함으로써 계산될 수 있다. 따라서, 클록 인터벌 카운터(402)가 후속 ↑시스템 클록 사이클을 수신하기까지 제1 이벤트 발생은 제1 측정 유닛(404)에 의해 시간 주기 Ta로서 캡쳐되고, 제2 측정 유닛(406)은 이벤트의 종료와 후속 ↑시스템 클록 사이클 사이의 시간 주기를 나타내는 시간 주기 Tb를 판정한다. 본 발명의 교시에 따르면, 이는 긴 시간 주기 이벤트들의 매우 높은 분해능 측정을 가능하게 한다.
도 6은 본 발명의 또 하나의 실시예에 따른 고분해능 시간 지연회로의 블록도이이고, 도 7은 도 6의 고분해능 시간 지연회로의 타이밍도이다. 전체적으로 참조부호(600)로 나타낸 고분해능 시간 지연회로는 제1 시간 측정유닛(602), 제2 시간 측정유닛(604), 제1 아날로그 비교기(610), 제2 아날로그 비교기(612), AND 게이트(614), 제1 디지털-아날로그 변환기(DAC)(616), 제2 디지털-아날로그 변환기(DAC)(618), 및 제1 및 제2 플립-플롭(606 및 608)을 포함할 수 있다. 또한, 본 발명의 교시에 따르면, 디지털 프로세서(102)는 디지털 지연 세트 포인트들을 DAC(616 및 618)로 전달할 수 있다. 고분해능 시간 지연 회로(600), DAC(616 및 618), 및 디지털 프로세서(106)는 집적회로 다이(650)상에 제조될 수 있고, 집적회로 다이(650)는 집적회로 패키지(도시하지 않음)에 포함될 수 있다.
제1 및 제2 시간 측정 유닛(602 및 604)은 상술한 고분해능 시간 측정회로(200)와 실질적으로 동일한 방식으로 동작할 수 있다. 본 발명의 교시에 따르면 ↑이벤트 에지 1이 플립-플롭(606)의 클록 입력에 가해지면, Q-출력은 로직 1이 되고 제1 시간 측정 유닛(602)의 시작/중지 입력에서 로직 1 신호를 발생시키고 이로써 제1 타이밍 캐패시터(도시하지 않음)는 충전을 시작한다. 아날로그 입력 비교기(610)는 제1 타이밍 캐패시터의 전압을 제1 기준 전압 VREF1 과 비교하고, 여기서 제1 타이밍 캐패시터의 전압이 제1 기준전압 VREF1 이상이면 비교기(610)의 출력은 로직 1이 되고, 이로써 AND 게이트(614)의 출력은 로직 1이 된다. AND 게이트(614)의 출력은 지연된 이벤트이고 지연된 이벤트는 TVREF1과 같은 시간에 의해 이벤트로부터 제시간에 지연될 수 있다(도 7 참조). TVREF1은 제1 기준전압 VREF1과 직접 비례하고, 기준전압 VREF1의 값을 바꿈으로써 제시간에 변할 수 있다.
본 발명의 교시에 따르면 ↓이벤트 에지 2가 일어나면, 플립-플롭(608) Q-출력은 로직 1이 되고 제2 시간 측정 유닛(406)은 제2 타이밍 캐패시터(도시하지 않음) 충전을 시작한다. 아날로그 입력 비교기(612)는 제2 타이밍 캐패시터의 전압을 제2 기준 전압 VREF2 과 비교하고, 여기서 제2 타이밍 캐패시터의 전압이 제2 기준전압 VREF2 이상이면 비교기(612)의 출력은 로직 0이 되고, 이로써 AND 게이트(614)의 출력은 로직 0이 된다. AND 게이트(614)의 출력은 지연된 이벤트이고 지연된 이벤트의 터미네이션은 TVREF2과 같은 시간에 의해 이벤트의 종료로부터 제시간에 지연될 수 있다(도 7 참조). TVREF2은 제2 기준전압 VREF2과 직접 비례하고, 제2 기준전압 VREF2의 값을 바꿈으로써 제시간에 변할 수 있다. 제1 및 제2 기준 전압 VREF1 및 VREF2는 예를 들어 동일한 소스로부터 동일할 수 있으며, 이로써 원래의 이벤트와 실질적으로 동일한 시간 주기를 갖지만 지연 시간 TVREF에 의해 제시간에 지연된 지연 이벤트를 만들 수 있다.