JPH0946194A

JPH0946194A - 波形整形装置

Info

Publication number: JPH0946194A
Application number: JP7193262A
Authority: JP
Inventors: Masumi Horie; 真清堀江; Takuya Harada; 卓哉原田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1995-07-28
Filing date: 1995-07-28
Publication date: 1997-02-14
Anticipated expiration: 2015-07-28
Also published as: JP3541509B2; US5742198A

Abstract

(57)【要約】【目的】波形整形装置において、ヒステリシス動作を
行わせる回路をディジタル的に構成してヒステリシス動
作の精度を高める。【構成】入力電圧Ｖａとスレッショルド電圧Ｖｃとを
コンパレータ２１にて比較してセンサ信号を波形整形す
る。ここで、コンパレータ２１の出力信号の周期を周期
計測回路４にて計測し、この計測された周期に基づき階
段波形電圧発生回路５にて階段波形電圧を発生させ、そ
の階段波形電圧をＶ−Ｉ変換回路６にて電流に変換し、
コンパレータ２１の動作に応じてＯＮ、ＯＦＦするアナ
ログスイッチ２２ａ、２２ｂを介して抵抗２３ｄあるい
は２３ｅにＶ−Ｉ変換回路６からの電流を供給する。こ
のことにより、階段状のオフセット電圧が入力電圧Ｖａ
あるいはスレッショルド電圧Ｖｃに加わり、ヒステリシ
ス動作を行わせることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電磁ピックアップコイ
ル等のセンサ信号を波形整形する波形整形装置に関す
る。

【０００２】

【従来の技術】従来、ギヤのギヤ歯に対向して配置され
た電磁ピックアップコイル等を用いたセンサ（例えば、
車両のエンジン回転数センサ、クランク角センサなど）
からの信号を波形整形する装置では、入力センサ信号を
所定のスレッショルド電圧とコンパレータにて比較して
波形整形するようにしている。

【０００３】この場合、センサ信号には点火ノイズ等の
ノイズが重畳されているため、センサ信号あるいはスレ
ッショルド電圧にヒステリシスを設けている。具体的に
は、コンパレータ動作に応答してセンサ信号あるいはス
レッショルド電圧に一定時間所定電圧を加える等の処理
を行っている。しかしながら、そのように一定時間所定
電圧を加えると、その印加電圧の立ち下がり時にノイズ
が発生してしまい、動作上好ましいものではなかった。

【０００４】そこで、このようなノイズ対策を行い、し
かもコンパレータ動作を正確かつ応答性よく行うものと
して、特開昭６２ー２３１５１６号公報に示されるもの
が提案されている。このものは、コンパレータ動作に応
答してセンサ信号あるいはスレッショルド電圧に所定電
圧を加えてヒステリシスを設けるとともに、その印加電
圧を時間とともにリニアに減少させて上記したようなノ
イズを発生させないようにしたものである。より具体的
に説明すれば、コンパレータ動作に応答してコンデンサ
を充放電させ、その充放電電圧を用いて鋸状波電圧を作
成し、それをセンサ信号あるいはスレッショルド電圧に
印加するようにしている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記公
報に示されるものは、入力信号の周波数をアナログＦ−
Ｖ変換した後、その変換電圧に応じた定電流でコンデン
サを充放電することにより鋸歯状波を作成しているた
め、コンパレータの鋸歯状オフセット電圧値及びその傾
きは、回路定数のばらつきや温度特性等の影響を受け、
電圧、時間精度ともに劣ってしまうという問題がある。

【０００６】さらに、上記回路をＣＭＯＳトランジスタ
で構成しようとすると、ダイオードが構成できない、カ
レントミラー回路の精度がバイポーラに比べて劣る等の
理由により、単なる置き換えは不可能である。本発明は
上記問題に鑑みてなされたものであり、その主要部分を
ディジタル構成とすることにより上記ヒステリシス動作
の電圧及び時間精度を高めることを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、センサ信号をス
レッショルド電圧と比較して波形整形された信号を出力
する比較手段（２１）と、この比較手段の出力信号に基
づき、その出力信号の周期に比例した周期のクロック信
号を発生するクロック信号発生手段（４、５１〜５４）
と、前記比較手段の出力信号の変化に同期して初期化さ
れるとともに、前記発生されたクロック信号のカウント
動作を行うカウント手段（５５）と、このカウント手段
のカウント動作に従って、所定の電圧レベルから階段状
に低下するオフセット電圧を作成し、このオフセット電
圧により前記センサ信号と前記スレッショルド電圧の少
なくとも一方の電圧レベルを変化させるオフセット手段
（５６、６、２２ａ、２２ｂ、２３ｄ、２３ｅ）とを備
えた波形整形装置を特徴としている。

【０００８】請求項２に記載の発明においては、センサ
信号をスレッショルド電圧と比較して波形整形された信
号を出力する比較手段（２１）と、この比較手段の出力
信号に基づき、その出力信号の周期に比例した周期のク
ロック信号を発生するクロック信号発生手段（４、５１
〜５４）と、前記比較手段の出力信号の変化に同期して
初期化されるとともに、前記発生されたクロック信号の
カウント動作を行うカウント手段（５５）と、このカウ
ント手段のカウント動作に従って所定の電圧レベルから
階段状に変化するオフセット電圧を作成し、前記センサ
信号が前記スレッショルド電圧を上回った時には前記セ
ンサ信号の電圧レベルを高くし、前記センサ信号が前記
スレッショルド電圧を下回った時には前記スレッショル
ド電圧の電圧レベルを高くするオフセット手段（５６、
６、２２ａ、２２ｂ、２３ｄ、２３ｅ）とを備えた波形
整形装置を特徴としている。

【０００９】請求項３に記載の発明では、請求項１又は
２に記載の波形整形装置において、前記オフセット手段
は、前記カウント手段のカウント値を電圧に変換する電
圧変換手段（５６）を備え、その変換電圧に基づいて前
記オフセット電圧を作成することを特徴としている。請
求項４に記載の発明では、請求項１乃至３のいずれか１
つに記載の波形整形装置において、前記クロック信号発
生手段は、前記比較手段の出力信号に基づきその出力信
号の周期を計測して周期計測値を出力する周期計測手段
（４）と、この周期計測値に基づいて基準クロックを分
周して前記クロック信号を発生する分周手段（５１〜５
４）とを有することを特徴としている。

【００１０】請求項５に記載の発明においては、センサ
信号をスレッショルド電圧と比較して波形整形された信
号を出力する比較手段（２１）と、この比較手段の出力
信号に基づき、その出力信号の周期を計測して周期計測
値を出力する周期計測手段（４）と、前記出力された周
期計測値に基づき、前記比較手段の出力信号の変化に同
期して設定される所定の電圧レベルから前記出力信号の
周期に比例した時間で階段状に低下するオフセット電圧
を作成し、このオフセット電圧により前記センサ信号と
前記スレッショルド電圧の少なくとも一方の電圧レベル
を変化させるオフセット手段（５、６、２２ａ、２２
ｂ、２３ｄ、２３ｅ）とを備えた波形整形装置を特徴と
している。

【００１１】請求項６に記載の発明では、請求項４又は
５に記載の波形整形装置において、前記周期計測手段
は、前記比較手段の出力信号のエッジを検出するエッジ
検出手段（４１）と、このエッジ検出手段にてエッジ検
出を行う毎に前回のエッジ検出時点と今回のエッジ検出
時点の間の時間を計測する時間計測手段（４２）を有す
ることを特徴としている。

【００１２】請求項７に記載の発明では、請求項６に記
載の波形整形装置において、前記周期計測手段は、前記
時間計測手段にて計測した最新の複数の計測値の平均化
処理により前記周期計測値を出力する平均出力手段（４
３ａ、４３ｂ、４４、４５）を有することを特徴として
いる。請求項８に記載の発明では、４乃至７のいずれか
１つに記載の波形整形装置において、前記周期計測値に
基づき前記比較手段の出力信号の周波数に応じた電圧を
発生する周波数ー電圧変換手段（８）と、前記センサ信
号が前記スレッショルド電圧を下回った時に、前記周波
数に応じた電圧により前記スレッショルド電圧の電圧レ
ベルを高くするスレッショルド電圧変化手段（９、２２
ｃ）とを備えたことを特徴としている。

【００１３】請求項９に記載の発明では、請求項４乃至
８のいずれか１つに記載の波形整形装置において、前記
センサ信号はギヤ歯の回転により出力されるものであっ
て、前記比較手段の出力信号に基づき前記ギヤ歯の欠歯
を検出する欠歯検出手段（１００）と、この欠歯検出手
段にて欠歯が検出された時に、その時の前記比較手段の
出力信号による前記周期計測値の更新出力を禁止する禁
止手段（１１０〜１１２）とを備えたことを特徴として
いる。

【００１４】なお、上記各手段のカッコ内の符号は、後
述する実施例記載の具体的手段との対応関係を示すもの
である。

【００１５】

【発明の作用効果】請求項各項に記載の発明によれば、
センサ信号をスレッショルド電圧と比較する比較手段の
出力信号に基づき、ディジタル的な構成にて階段状に変
化するオフセット電圧を作成し、そのオフセット電圧に
よりセンサ信号とスレッショルド電圧の少なくとも一方
の電圧レベルを変化させるようにしているから、ヒステ
リシス電圧の急変によるノイズ発生を抑制しつつ比較動
作を正確かつ安定に行うことができ、しかもその比較手
段におけるヒステリシス動作の精度を高めることができ
る。

【００１６】

【実施例】

（第１実施例）図１に本発明の第１実施例を示す波形整
形装置の構成を示す。この波形整形装置は、車両のエン
ジン回転数センサあるいはクランク角センサ等からのセ
ンサ信号（交流電圧）を波形整形するものである。これ
らのセンサは、電磁ピックアップコイルを用いたもので
あり、その電磁ピックアップコイルからノイズ除去フィ
ルタを介してセンサ信号が入力端子１に印加される。

【００１７】入力端子１に入力されたセンサ信号すなわ
ち入力電圧Ｖａは、比較回路２により所定のスレッショ
ルド電圧と比較され、出力端子３より波形整形された信
号として出力される。その出力信号は図示しないＥＣＵ
に入力され、出力信号の立ち上がりエッジが有効エッジ
としてＥＣＵ内で点火タイミング等の基準に用いられ
る。

【００１８】比較回路２は、コンパレータ２１と、コン
パレータ２１の出力信号に応じてＯＮ、ＯＦＦするアナ
ログスイッチ２２ａ、２２ｂと、抵抗２３ａ〜２３ｅ
と、コンパレータ２１の出力がハイレベルの時にＯＮす
るトランジスタ２４とから構成されている。なお、抵抗
２３ａ〜２３ｃは所定のスレッショルド電圧を作成する
ためのものである。

【００１９】この比較回路２は、ヒステリシス動作を有
して比較動作を行う。すなわち、入力電圧Ｖａが増大し
コンパレータ２１の出力がハイレベルになると、アナロ
グスイッチ２２ａがＯＮして後述するオフセット電流Ｉ
ａが抵抗２３ｄに流れ、コンパレータ２１の非反転入力
端子電圧Ｖｂが上昇する。さらに、トランジスタ２４が
ＯＮし、抵抗２３ｃが短絡して反転入力端子電圧Ｖｃが
低下する。

【００２０】一方、入力電圧Ｖａが低下しコンパレータ
２１の出力がローレベルになると、アナログスイッチ２
２ｂがＯＮして後述するオフセット電流Ｉｂが抵抗２３
ｅに流れ、コンパレータ２１の反転入力端子電圧Ｖｃが
上昇する。さらに、トランジスタ２４がＯＦＦし、抵抗
２３ｃの短絡が解除されて反転入力端子電圧Ｖｃが上昇
する。

【００２１】次に、上記オフセット電流Ｉａ、Ｉｂを発
生するための回路構成について説明する。本実施例で
は、比較回路２の出力信号の周期を計測する周期計測回
路４と、計測された周期に基づき階段波形電圧を発生す
る階段波形電圧発生回路５と、発生された階段波形電圧
を電流に変換し上記オフセット電流Ｉａ、Ｉｂを発生す
るＶ−Ｉ変換回路６と、周期計測回路４および階段波形
電圧発生回路５の動作に必要なクロックを発生するクロ
ック発生回路７とを備えている。

【００２２】周期計測回路４は、比較回路２の出力信号
の立ち上がり、立ち下がりエッジを検出するエッジ検出
回路４１と、クロック発生回路７からのクロックＣＬＫ
１をカウントするカウンタ４２と、そのカウント値を保
持するｎビットのＤタイプフリップフロップ（以下、Ｄ
−Ｆ／Ｆという）４３を備えている。エッジ検出回路４
１は、比較回路２の出力信号の立ち上がりエッジを検出
する毎に、カウンタ４２のカウント値をｎビットのＤ−
Ｆ／Ｆ４３に保持させ、その後カウンタ４２のカウント
値をクリアする。従って、Ｄ−Ｆ／Ｆ４３には比較回路
２の出力信号の立ち上がりエッジ間のカウント値、すな
わち比較回路２の出力信号の周期を示す周期計測値が保
持される。

【００２３】階段波形電圧発生回路５は、Ｄ−Ｆ／Ｆ４
３に保持されたカウント値をクランプするクランプ回路
５１と、クロック発生回路７からのクロックＣＬＫ２を
カウントするカウンタ５２と、クランプ回路５１の出力
値とカウンタ５２のカウント値をディジタル比較するコ
ンパレータ５３と、コンパレータ５３からの信号あるい
はエッジ検出回路４１からの立ち上がり、立ち下がりエ
ッジ検出信号によりカウンタ５２をクリアするＯＲ回路
５４と、コンパレータ５３から出力されるクロック信号
によりカウント動作を行うｍビットのカウンタ５５と、
そのカウント値に応じた電圧を出力するＤ／Ａコンバー
タ５６とから構成されている。

【００２４】クランプ回路５１は、センサ特性の信頼性
等との関係および後述するカウンタ５５のカウント動作
との関係から、Ｄ−Ｆ／Ｆ４３に保持されたカウント値
を所定の上限値、下限値でクランプする。その上限値、
下限値は、比較回路２の出力信号の周波数に対し２つの
異なる周波数でクランプする値となっている。カウンタ
５２はクロック発生回路７からのクロックＣＬＫ２をカ
ウントする。コンパレータ５３は、カウンタ５２のカウ
ント値とクランプ回路５１の出力値とを比較し、カウン
ト値がクランプ回路５１の出力値に達する毎に、ハイレ
ベル信号を出力し、ＯＲ回路５４を介してカウンタ５２
をクリアする。従って、カウンタ５２のカウント値がク
ランプ回路５１の出力値に達する毎に、コンパレータ５
３からクロック信号が出力される。このクロック信号の
周期は、周期計測回路４にて計測された周期、すなわち
比較回路２の出力信号の周期に比例する。

【００２５】なお、カウンタ５２は、エッジ検出回路４
１からの立ち上がり、あるいは立ち下がりエッジ検出信
号によってもクリアされる。これは、比較回路２の出力
信号のレベル反転に同期してオフセット電流発生の作動
を開始させるためである。カウンタ５５は、エッジ検出
回路４１からの立ち上がり、あるいは立ち下がりエッジ
検出信号によってプリセット値がロード（ＬＤ）される
とともに、コンパレータ５３からのクロック信号により
アップカウントを行う。

【００２６】Ｄ／Ａコンバータ５６は、抵抗ラダーによ
り構成されており、カウンタ５５のカウント値を電圧に
変換した出力電圧Ｖｄ、およびラダー抵抗の中の固定タ
ップより取り出した基準電圧を出力する。この基準電圧
から出力電圧Ｖｄを引いた電圧（Ｖ_DAC）はＶ−Ｉ変換
回路６にて電流に変換される。Ｖ−Ｉ変換回路６は、バ
ッファ６１、６２、オペアンプ６３、トランジスタ６
４、および抵抗６５〜６７から構成されている。ここ
で、トランジスタ６４を流れる電流は、抵抗６５、６
６、６７の抵抗値をそれぞれＲ１、Ｒ２、Ｒ３とする
と、Ｖ_DAC・Ｒ１／｛Ｒ３・（Ｒ１＋Ｒ２）｝となる。
この電流が上記したオフセット電流Ｉａ、Ｉｂとなり、
抵抗２３ｄあるいは抵抗２３ｅに流れることによりオフ
セット電圧を発生させ、入力電圧あるいはスレッショル
ド電圧を変化させる。

【００２７】なお、Ｄ／Ａコンバータ５６中の固定タッ
プより基準電圧を取り出しているのは、Ｖ−Ｉ変換回路
６のバッファ６１、６２、オペアンプ６３は電源として
Ｖ_DDを用いており、通常のオペアンプ等ではその出力電
圧を電源電圧までとすることができないため、オペアン
プのダイナミックレンジより必要とされる電圧分だけＶ
_DDより下がったタップ電圧を最高電圧とするためであ
る。

【００２８】次に、上記構成における作動を、図２に示
すタイミングチャートとともに説明する。入力電圧Ｖａ
が上昇しスレッショルド電圧Ｖｃを下方から横切ると、
コンパレータ２１の出力（図２（ｈ））がローレベル
（以下、”Ｌ”という）からハイレベル（以下、”Ｈ”
という）になり、エッジ検出回路４１の出力Ｖｆ、Ｖ
ｇ、Ｖｈが一定時間”Ｈ”になる（図２（ｆ）、（ｇ）
参照）。

【００２９】これにより、カウンタ５５には一定値がロ
ードされＤ／Ａコンバータ５６の出力電圧Ｖｄ（図２
（ｃ））が一定電圧まで低下する。また、カウンタ４２
のカウント値がＤ−Ｆ／Ｆ４３に保持され、カウンタ４
２はクリアされる。Ｄ−Ｆ／Ｆ４３に保持されたカウン
ト値を図２（ｅ）に示す。また、Ｄ−Ｆ／Ｆ４３に保持
されたカウント値はクランプ回路５１を介して出力され
る。

【００３０】また、コンパレータ２１の出力が”Ｈ”に
なったことにより、アナログスイッチ２２ａがＯＮし、
オフセット電流Ｉａと抵抗２３ｄの抵抗値による電圧分
だけコンパレータ２１の非反転入力端子電圧Ｖｂは持ち
上がる。この場合、Ｄ／Ａコンバータ５６の出力電圧Ｖ
ｄが低く基準電圧との差Ｖ_DACが大きいため、非反転入
力端子電圧Ｖｂは大きく持ち上げられる。

【００３１】この後、カウンタ５２がクロックＣＬＫ２
によりカウントアップし、その値がクランプ回路５１の
出力値に等しくなるとコンパレータ５３の出力が”Ｈ”
になり、カウンタ５５がインクリメントされ同時にカウ
ンタ５２はクリアされる。この動作を繰り返すことによ
り、コンパレータ５３からクロック信号Ｖｅ（図２
（ｄ））が出力され、カウンタ５５がカウントアップし
ていく。それに従ってＤ／Ａコンバータ５６の出力電圧
Ｖｄが階段上に上昇していく。

【００３２】この出力電圧Ｖｄの上昇により基準電圧と
の差Ｖ_DACが徐々に小さくなっていくため、Ｖ−Ｉ変換
回路６にて変換された電流も徐々に小さくなっていく。
従って、非反転入力端子電圧Ｖｂは、図２（ａ）に示す
ように、最初に大きく持ち上げられた電圧が階段状に徐
々に低下していく。なお、カウンタ５５は、カウント値
が基準電圧と同じタップを選択する値となるとカウント
動作を中止し、その値を維持する。この時、Ｄ／Ａコン
バータ５６の出力電圧Ｖｄと基準電圧とが等しくなるた
め、オフセット電流Ｉａが０になり、非反転入力端子電
圧Ｖｂは入力電圧Ｖａと等しくなる。すなわち、非反転
入力端子電圧Ｖｂの持ち上げが終了する。

【００３３】一方、入力電圧Ｖａが低下してスレッショ
ルド電圧Ｖｃを上方から横切るとコンパレータ２１の出
力が”Ｈ”から”Ｌ”になる。この場合、アナログスイ
ッチ２２ｂ側がＯＮし、Ｖ−Ｉ変換回路６からのオフセ
ット電流（＝Ｉｂ）は抵抗２３ｅに流れ、スレッショル
ド電圧Ｖｃを持ち上げる。また、トランジスタ２４がＯ
ＦＦするため、抵抗２３ｃの短絡が解除され、その分ス
レッショルド電圧Ｖｃが高くなる。

【００３４】その後、オフセット電流Ｉｂは、上記した
のと同様に徐々に低下していくため、スレッショルド電
圧Ｖｃは、図２（ｂ）に示すように、最初は大きく持ち
上げた電圧が階段状に徐々に低下していく。上記した説
明から分かるように、コンパレータ２１の出力電圧の変
化に応答して、入力電圧あるいはスレッショルド電圧を
変化させ、その電圧変化を階段状に順次低下させるよう
にしているから、電圧の急変によるノイズ発生を抑制し
つつコンパレータ動作を正確かつ安定に行うことができ
る。

【００３５】なお、入力電圧又はスレッショルド電圧の
持ち上げ時間をマスク時間Ｔ_MASKと定義すると、Ｔ_MASK
＝ｋ×ｎ_T／ｆとなる。ｋはカウンタ５５のインクリメ
ント回数、ｎ_Tはクランプ回路５１の出力値、ｆはクロ
ックＣＬＫ２の周期である。ここで、クランプ回路５１
の出力値は比較回路２の出力信号の周期を示すものであ
るため、上記関係式より、マスク時間Ｔ_MASKは比較回路
２の出力信号の周期に比例して変化する。従って、比較
回路２の出力信号の周期が変動しても、この比例係数を
適当な値に設定し、入力電圧Ｖａがスレッショルド電圧
Ｖｃを横切る時までに、入力電圧又はスレッショルド電
圧の持ち上げを終了させることにより、上記持ち上げ動
作によるコンパレータ２１の反転タイミングのずれを防
ぐことができる。

【００３６】上記のように構成した実施例において、第
１の特徴は、ＣＭＯＳトランジスタで構成しやすい点で
ある。すなわち、ヒステリシス電圧の時間変化は全てデ
ィジタル的に処理されており、Ｄ／Ａコンバータ５６と
ともにＣＭＯＳトランジスタで容易に構成することがで
きる。本装置の出力信号は、エンジンＥＣＵに搭載され
たＣＰＵやバックアップ機能を行う回路ブロックへ送ら
れ、点火タイミングの制御等に使用されるため、エンジ
ンＥＣＵを構成するこれらの機能ブロックを１チップの
ＣＭＯＳ−ＩＣ化する際に、本装置も同時に取り込むこ
とができる。

【００３７】また、第２の特徴は、マスク時間精度、ヒ
ステリシス電圧精度に優れている点である。マスク時間
は前述の関係式で表されるため、その精度はクロック精
度に等しい。クロックとして水晶発振器等を用いること
により、容易に十分なマスク時間精度を得ることができ
る。特に、本装置をＣＰＵ等と１チップ化する場合に
は、ＣＰＵのシステムクロックを分周して用いればよ
い。

【００３８】一方、ヒステリシス電圧は、Ｄ／Ａコンバ
ータ５６の出力電圧、抵抗６５、６６の抵抗値比、抵抗
６７、２３ｄ（又は抵抗２３ｅ）の抵抗値比、オペアン
プ６１〜６３のオフセットのみに依存するため、本装置
をモノリシックＩＣとし抵抗ラダーを用いたＤ／Ａコン
バータ５６を使用することによって、抵抗の絶対値に依
存しない高精度のヒステリシス電圧を得ることができ
る。

【００３９】なお、上記実施例においては、センサ信号
側とスレッショルド電圧側の両方に対してオフセット電
圧により電圧レベルを高くするようにしたが、そのいず
れか一方に対してのみ行うようにしてもよい。（第２実施例）一般に、電磁ピックアップコイルを用い
たセンサの出力電圧振幅はギヤの回転速度に比例する。
従って、ノイズ耐量を上げるためには、低回転時にはス
レッショルド電圧を下げ、回転数が上昇するとともにス
レッショルド電圧を上げていくことが望ましい。この第
２実施例では、入力電圧が下方より上向きに横切る際の
スレッショルド電圧を入力電圧の周波数に比例して上昇
させるようにしている。

【００４０】このため、この第２実施例においては、図
３に示すように、周期計測回路４からの周期計測値を基
に、比較回路２の出力信号の周波数を電圧に変換するＦ
−Ｖ変換電圧発生回路８と、その出力電圧を電流に変換
するＶ−Ｉ変換回路９と、上記したクロックＣＬＫ１、
ＣＬＫ２を発生するとともに、Ｆ−Ｖ変換電圧発生回路
８の動作に必要なクロックＣＬＫ３、ＣＬＫ４を発生す
るクロック発生回路１０とを備えている。さらに、Ｖ−
Ｉ変換回路９からの電流を抵抗２３ｅに供給してスレッ
ショルド電圧を上昇させるためのアナログスイッチ２２
ｃが設けられている。

【００４１】図４に、Ｆ−Ｖ変換電圧発生回路８とＶ−
Ｉ変換回路９の詳細構成を示す。周期計測回路４のＤ−
Ｆ／Ｆ４３にて保持されたカウント値は、クランプ回路
８１にて所定の上限値、下限値にクランプされる。この
クランプ回路８１は、クランプ回路５１と同様の目的で
用いられるものであるが、クランプする周波数が異なる
ため、クランプ回路５１とは別に設けられている。クラ
ンプ周波数が同じであれば、クランプ回路５１と８１を
１つにしてもよい。

【００４２】クランプ回路８１の出力値は、デジタル比
較を行うコンパレータ８３、カウンタ８２、ＯＲ回路８
４にて、クロック信号に変換される。この動作は、階段
波形電圧発生回路５におけるコンパレータ５３、カウン
タ５２、ＯＲ回路５４と同様なものである。なお、カウ
ンタ８２は、クロック発生回路１０からのクロックＣＬ
Ｋ３によりカウント動作を行う。

【００４３】ダウンカウンタ８５は、クロック発生回路
１０からのクロックＣＬＫ４によりセットされ、コンパ
レータ８３からのクロック信号により、セットされた値
からダウンカウントを行う。そのダウンカウント値は、
ｍビットのＤ−Ｆ／Ｆ８６に保持され、抵抗ラダーのＤ
／Ａコンバータ８７にて電圧に変換される。Ｄ／Ａコン
バータ８７は、ダウンカウント値を電圧に変換し変換電
圧を出力するとともに、ラダー抵抗の中の固定タップよ
り取り出した基準電圧も出力する。この動作は図１のＤ
／Ａコンバータ５６と同様のものである。

【００４４】Ｄ／Ａコンバータ８７にて変換された電圧
は、Ｖ−Ｉ変換回路９にて電流に変換される。このＶ−
Ｉ変換回路９における構成要素９１〜９７は、図１中の
Ｖ−Ｉ変換回路６における構成要素６１〜６７と同一構
成のものである。上記構成において、その作動を、図５
に示すタイミングチャートとともに説明する。

【００４５】周期計測回路４におけるＤ−Ｆ／Ｆ４３
は、比較回路２からの出力信号の各周期毎のカウント値
を保持する。図５（ａ）に、それぞれの周期毎のカウン
ト値をｎ₁〜ｎ₅として示す。Ｄ−Ｆ／Ｆ４３に保持さ
れたカウント値は、クランプ回路８１にて所定の範囲内
の値となるようにクランプされ、その出力がコンパレー
タ８３に入力される。

【００４６】カウンタ８２は、クロック発生回路１０か
らのクロックＣＬＫ３をカウントしており、そのカウン
ト値がクランプ回路８１の出力値に達する毎に、コンパ
レータ８３から図５（ｂ）に示すクロック信号が出力さ
れる。ダウンカウンタ８５は、クロック発生回路１０か
らのクロックＣＬＫ４（図５（ｃ））のタイミングで一
定周期ごとにセットされ、そのセット値から上記クロッ
ク信号によりダウンカウントを行う。

【００４７】なお、クロック発生回路１０からのクロッ
クＣＬＫ４により、ダウンカウンタ８５のカウント値は
Ｄ−Ｆ／Ｆ８６に保持され、その直後、カウンタ８２が
クリアされるとともに、ダウンカウンタ８５がセットさ
れる。従って、ダウンカウンタ８５のカウント値は、図
５（ｄ）に示すように変化する。また、Ｄ−Ｆ／Ｆ８６
に保持されているカウント値は、図５（ｅ）に示すよう
に、ｍ₁、ｍ₂、ｍ₃へと変化する。

【００４８】このＤ−Ｆ／Ｆ８６に保持されたカウント
値は、Ｄ／Ａコンバータ８７にて電圧に変換される。こ
こで、基準電圧から変換電圧を引いた電圧（Ｖ’_DAC）
は比較回路２の出力信号の周期に対し疑似的な反比例の
関係、言い換えれば比較回路２の出力信号の周波数に疑
似的に比例した関係のものとなり、Ｆ−Ｖ変換が行われ
たことになる。

【００４９】この電圧（Ｖ’_DAC）は、Ｖ−Ｉ変換回路
９にて電流に変換される。そして、センサ信号がスレッ
ショルド電圧を下回ってアナログスイッチ２２ｃがＯＮ
している時には、Ｖ−Ｉ変換回路９からの電流が抵抗２
３ｅを流れるため、スレッショルド電圧Ｖｃが上昇す
る。この場合、比較回路２の出力信号の周波数が増大す
るにつれてスレッショルド電圧を上昇させることができ
るため、ノイズ耐量を上げることができる。

【００５０】また、ダウンカウンタ８５に入力されるク
ロック信号の周期は、その時点での比較回路２の出力信
号周期によって決定される。また、クロックＣＬＫ４の
周期（図５に示すＴ_DAC）毎に、ダウンカウンタ８５の
値がＤ−Ｆ／Ｆ８６に取り込まれる。従って、Ｄ−Ｆ／
Ｆ８６に取り込まれる値は、Ｔ_DAC期間内の比較回路２
の出力信号周期の平均値を反映している。

【００５１】また、比較回路２の出力信号の周波数の変
化に伴うスレッショルド電圧の変化の遅れ時間は、最大
でもＴ_DACである。このＴ_DACを小さな値にしておくこ
とにより、その遅れ時間を短くすることができる。（第３実施例）図６に、周期計測回路４の他の実施例を
示す。図１又は図３に示す周期計測回路４においては、
カウンタ４２にてカウントした値をＤ−Ｆ／Ｆ４３にて
保持して出力するようにしている。

【００５２】しかしながら、エンジン回転数が低い場合
には、センサ信号の振幅が小さく、その時の周期にばら
つきが生じる。すなわち、エンジン回転数の上昇に伴っ
て、センサ信号の周期は、全体としては徐々に小さく変
化していくものの、個々においては大きくばらつきが生
じる。そして、図１又は図３に示すようなディジタル構
成の場合、その時の比較回路２の出力信号に対して応答
性よく入力電圧あるいはスレッショルド電圧が変化する
ため、そのような周期のばらつきにより入力電圧あるい
はスレッショルド電圧が必要以上に変動し、動作上好ま
しくないという問題が生じる。

【００５３】そこで、この第３実施例においては、周期
計測回路４から出力するカウント値を、今回および前回
のカウント値の平均とし、エンジン回転数が低い時の検
出周期のばらつきを吸収するようにしている。このた
め、図６に示すように、Ｄ−Ｆ／Ｆ４３ａ、４３ｂ、ア
ダー回路４４、ビットシフト回路４５が設けられてい
る。

【００５４】エッジ検出回路４１にてエッジ検出が行わ
れると、Ｄ−Ｆ／Ｆ４３ａに保持されている前回のカウ
ント値がＤ−Ｆ／Ｆ４３ｂに保持され、カウンタ４２の
今回のカウント値がＤ−Ｆ／Ｆ４３ａに保持される。そ
して、Ｄ−Ｆ／Ｆ４３ａ、４３ｂに保持されているカウ
ント値はアダー回路４４にて加算され、その加算値はビ
ットシフト回路４５にてＬＳＢ側に１ビットシフトされ
る。この１ビットシフトにより、加算値は２で割ったも
のとなり、平均化処理が行われる。その結果、ビットシ
フト回路４５からは前回のカウント値と今回のカウント
値の平均のカウント値が出力される。

【００５５】なお、そのカウント値の平均化処理は、２
つのカウント値に限らず、もっと多くのカウント値に対
して行うようにしてもよい。（第４実施例）上記したようなセンサは、図７（ａ）に
示すようにギヤ歯に対向して配置したピックアップコイ
ル１ａを有し、ギヤ歯の回転によりセンサ信号を出力す
る。この場合、ギヤ歯に欠歯があると、図７（ｂ）に示
すように、センサ信号の周期が変化する。例えば、１０
°単位で形成したギヤ歯に対し、３０°分の欠歯がある
と、センサ信号の周期はその部分で３倍となる。

【００５６】このような欠歯によりセンサ信号の周期に
変動があると、図１又は図３に示すディジタル構成のも
のでは、入力電圧あるいはスレッショルド電圧が本来あ
るべき値から大きく変化してしまうという問題がある。
そこで、本実施例では、図８に示す構成を採用し、欠歯
検出をした場合には、周期計測回路４におけるその時の
カウンタ４２のカウント値を用いずに前回のカウント値
を出力するようにしている。

【００５７】このため、比較回路２の出力信号により欠
歯検出を行う欠歯検出回路１００が設けられている。こ
の欠歯検出回路１００は、欠歯検出時に”Ｈ”の欠歯検
出信号を出力する。この欠歯検出信号は、遅延回路１１
０にて遅延され、インバータ１１１にて反転されて、ア
ンド回路１１２に入力される。従って、欠歯検出回路１
００にて欠歯検出が行われると、その欠歯検出信号によ
り、エッジ検出回路４１からＤ−Ｆ／Ｆ４３へのクロッ
ク信号がマスクされ、Ｄ−Ｆ／Ｆ４３はカウンタ４２の
その時のカウント値の保持を行わず、前回のカウント値
を保持する。なお、そのマスク時においてもカウンタ４
２はエッジ検出回路４１によりクリアされるため、次回
のカウント動作を開始する。

【００５８】上記した構成のタイミングチャートを図９
に示す。（ａ）は比較回路２の出力信号、（ｂ）は欠歯
検出回路１００の出力信号、（ｃ）はエッジ検出回路４
１の出力信号、（ｄ）はＤ−Ｆ／Ｆ４３に入力されるク
ロック信号、（ｅ）はＤ−Ｆ／Ｆ４３に保持されるデー
タを示している。このタイミングチャートに示すよう
に、欠歯検出回路１００にて欠歯検出が行われると、そ
の後に比較回路２の出力信号が立ち上がるまで、”Ｈ”
の欠歯検出信号が出力される。一方、その比較回路２の
出力信号の立ち上がりによりエッジ検出回路４１からク
ロック信号が出力される。従って、欠歯検出回路１００
の欠歯検出信号を遅延回路１１０にて遅延させてクロッ
ク信号のマスクを確実に行えるようにしている。

【００５９】上記欠歯検出回路１００の具体的な構成を
図１０に示す。また、各部のタイミングチャートを図１
１に示す。比較回路２の出力信号はＤ−Ｆ／Ｆ１０１に
入力される。このＤ−Ｆ／Ｆ１０１の出力は、比較回路
２の出力信号（図１１（ａ）に示す）の立ち上がりエッ
ジにて変化する。

【００６０】また、発振回路１０２は周波数ｆ（例えば
８０ＫＨｚ）のクロック信号を出力しており、クロック
周波数変換回路１０３は、周波数ｆ／ｋ（ｋは２、２．
２、２．４等の任意の数値とすることができ、図１１に
示すタイミングチャートにおいてはｋ＝２としている）
のクロック信号を出力する。周波数ｆのクロック信号は
アップカウント用に用いられ、周波数ｆ／ｋのクロック
信号はダウンカウント用に用いられる。

【００６１】クロック切替回路１０４、１０５は、Ｄ−
Ｆ／Ｆ１０１の出力により、周波数ｆのクロック信号と
周波数ｆ／ｋのクロック信号のいずれを出力するかを切
り替える。この場合、Ｄ−Ｆ／Ｆ１０１からそれぞれの
クロック切替回路１０４、１０５に出力される信号レベ
ルは相異なるものとなっているため、一方のクロック切
替回路が周波数ｆのクロック信号を出力している時に
は、他方のクロック切替回路は周波数ｆ／ｋのクロック
信号を出力している。また、それぞれのクロック切替回
路は、出力するクロック信号が周波数ｆ／ｋからｆに切
り替わるタイミングでアップダウンカウンタをリセット
するリセット信号を出力するように構成されている。

【００６２】アップダウンカウンタ１０６、１０７は、
クロック切替回路１０４、１０５からのクロック信号を
アップ／ダウンカウントする。アップカウント、ダウン
カウントのいずれにするかは、Ｄ−Ｆ／Ｆ１０１の出力
により決定される。但し、クロック切替回路から周波数
ｆのクロック信号が出力されている時はアップカウント
を行い、周波数ｆ／ｋのクロック信号が出力されている
時はダウンカウントを行うように設定されている。

【００６３】従って、アップダウンカウンタ１０６、１
０７は、比較回路２の出力信号の立ち上がりエッジ毎
に、アップカウントとダウンカウントを異なるタイミン
グで行う。このように構成することにより、一方のアッ
プダウンカウンタが欠歯を検出できなくても他方のアッ
プダウンカウンタにより欠歯を検出することができ、確
実に欠歯検出を行うことができる。図１１（ｂ）に、一
方のアップダウンカウンタのカウント値の変化を示して
いる。

【００６４】この場合、図１１に示すように、欠歯によ
り周期が長くなると、ダウンカウントした値が０にな
り、アップダウンカウンタのＢＯ端子よりハイレベル信
号が出力される。この出力によりＯＲ回路１０８を介し
て図１１（ｃ）に示す欠歯検出信号が出力される。な
お、この第４実施例に示す欠歯検出回路等を用いた構成
は、図６に示す第３実施例にも適用することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す構成図である。

【図２】図１に示す構成の作動説明に供するタイミング
チャートである。

【図３】本発明の第２実施例を示す構成図である。

【図４】図３に示すＦ−Ｖ変換電圧発生回路８およびＶ
−Ｉ変換回路９の詳細構成を示す構成図である。

【図５】図４に示す構成の作動説明に供するタイミング
チャートである。

【図６】本発明の第３実施例を示す部分構成図である。

【図７】（ａ）はセンサの概略構成図、（ｂ）はセンサ
信号の波形図である。

【図８】本発明の第４実施例を示す部分構成図である。

【図９】図８に示す構成の作動説明に供するタイミング
チャートである。

【図１０】図８に示す欠歯検出回路１００の詳細構成を
示す構成図である。

【図１１】図１０に示す構成の作動説明に供するタイミ
ングチャートである。

【符号の説明】

２…比較回路、２１…コンパレータ、４…周期計測回
路、５…階段波形電圧発生回路、６…Ｖ−Ｉ変換回路、
７、１０…クロック発生回路、８…Ｆ−Ｖ変換電圧発生
回路。

Claims

【特許請求の範囲】

【請求項１】センサ信号をスレッショルド電圧と比較
して波形整形された信号を出力する比較手段と、この比較手段の出力信号に基づき、その出力信号の周期
に比例した周期のクロック信号を発生するクロック信号
発生手段と、前記比較手段の出力信号の変化に同期して初期化される
とともに、前記発生されたクロック信号のカウント動作
を行うカウント手段と、このカウント手段のカウント動作に従って、所定の電圧
レベルから階段状に低下するオフセット電圧を作成し、
このオフセット電圧により前記センサ信号と前記スレッ
ショルド電圧の少なくとも一方の電圧レベルを変化させ
るオフセット手段とを備えたことを特徴とする波形整形
装置。
【請求項２】センサ信号をスレッショルド電圧と比較
して波形整形された信号を出力する比較手段と、この比較手段の出力信号に基づき、その出力信号の周期
に比例した周期のクロック信号を発生するクロック信号
発生手段と、前記比較手段の出力信号の変化に同期して初期化される
とともに、前記発生されたクロック信号のカウント動作
を行うカウント手段と、このカウント手段のカウント動作に従って所定の電圧レ
ベルから階段状に変化するオフセット電圧を作成し、前
記センサ信号が前記スレッショルド電圧を上回った時に
は前記センサ信号の電圧レベルを高くし、前記センサ信
号が前記スレッショルド電圧を下回った時には前記スレ
ッショルド電圧の電圧レベルを高くするオフセット手段
とを備えたことを特徴とする波形整形装置。
【請求項３】前記オフセット手段は、前記カウント手
段のカウント値を電圧に変換する電圧変換手段を備え、
その変換電圧に基づいて前記オフセット電圧を作成する
ことを特徴とする請求項１又は２に記載の波形整形装
置。
【請求項４】前記クロック信号発生手段は、前記比較
手段の出力信号に基づきその出力信号の周期を計測して
周期計測値を出力する周期計測手段と、この周期計測値
に基づいて基準クロックを分周して前記クロック信号を
発生する分周手段とを有することを特徴とする請求項１
乃至３のいずれか１つに記載の波形整形装置。
【請求項５】センサ信号をスレッショルド電圧と比較
して波形整形された信号を出力する比較手段と、この比較手段の出力信号に基づき、その出力信号の周期
を計測して周期計測値を出力する周期計測手段と、前記出力された周期計測値に基づき、前記比較手段の出
力信号の変化に同期して設定される所定の電圧レベルか
ら前記出力信号の周期に比例した時間で階段状に低下す
るオフセット電圧を作成し、このオフセット電圧により
前記センサ信号と前記スレッショルド電圧の少なくとも
一方の電圧レベルを変化させるオフセット手段とを備え
たことを特徴とする波形整形装置。
【請求項６】前記周期計測手段は、前記比較手段の出
力信号のエッジを検出するエッジ検出手段と、このエッ
ジ検出手段にてエッジ検出を行う毎に前回のエッジ検出
時点と今回のエッジ検出時点の間の時間を計測する時間
計測手段を有することを特徴とする請求項４又は５に記
載の波形整形装置。
【請求項７】前記周期計測手段は、前記時間計測手段
にて計測した最新の複数の計測値の平均化処理により前
記周期計測値を出力する平均出力手段を有することを特
徴とする請求項６に記載の波形整形装置。
【請求項８】前記周期計測値に基づき前記比較手段の
出力信号の周波数に応じた電圧を発生する周波数ー電圧
変換手段と、前記センサ信号が前記スレッショルド電圧を下回った時
に、前記周波数に応じた電圧により前記スレッショルド
電圧の電圧レベルを高くするスレッショルド電圧変化手
段とを備えたことを特徴とする４乃至７のいずれか１つ
に記載の波形整形装置。
【請求項９】前記センサ信号はギヤ歯の回転により出
力されるものであって、前記比較手段の出力信号に基づ
き前記ギヤ歯の欠歯を検出する欠歯検出手段と、この欠
歯検出手段にて欠歯が検出された時に、その時の前記比
較手段の出力信号による前記周期計測値の更新出力を禁
止する禁止手段とを備えたことを特徴とする請求項４乃
至８のいずれか１つに記載の波形整形装置。