JPH0989952A - 抵抗検出回路 - Google Patents
抵抗検出回路Info
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- JPH0989952A JPH0989952A JP7249694A JP24969495A JPH0989952A JP H0989952 A JPH0989952 A JP H0989952A JP 7249694 A JP7249694 A JP 7249694A JP 24969495 A JP24969495 A JP 24969495A JP H0989952 A JPH0989952 A JP H0989952A
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Abstract
(57)【要約】
【課題】 オフセット電圧を低減させることができる抵
抗検出回路を安価に提供する。 【解決手段】 一端に基準電圧Ｖref1が印加された抵抗
素子１１と、一端に基準電圧０［Ｖ］が印加され、他端
が抵抗素子１１の他端に接続された歪み検知素子１２
と、抵抗素子１１と歪み検知素子１２とで抵抗分割され
た電圧Ｖp と基準電圧Ｖref2との差を増幅して出力する
増幅回路１３と、増幅回路１３の出力電圧Ｖout を比較
電圧Ｖc1，Ｖc2と比較する比較回路１５，１６，１７
と、この比較回路１５，１６，１７の比較結果に基づい
てカウント値を変更または固定するアップダウンカウン
タ１８と、このアップダウンカウンタ１８が出力したカ
ウント値を電圧値Ｖa に変換して増幅回路１３の−入力
端子に印加する変換器１９とを備える。
抗検出回路を安価に提供する。 【解決手段】 一端に基準電圧Ｖref1が印加された抵抗
素子１１と、一端に基準電圧０［Ｖ］が印加され、他端
が抵抗素子１１の他端に接続された歪み検知素子１２
と、抵抗素子１１と歪み検知素子１２とで抵抗分割され
た電圧Ｖp と基準電圧Ｖref2との差を増幅して出力する
増幅回路１３と、増幅回路１３の出力電圧Ｖout を比較
電圧Ｖc1，Ｖc2と比較する比較回路１５，１６，１７
と、この比較回路１５，１６，１７の比較結果に基づい
てカウント値を変更または固定するアップダウンカウン
タ１８と、このアップダウンカウンタ１８が出力したカ
ウント値を電圧値Ｖa に変換して増幅回路１３の−入力
端子に印加する変換器１９とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、抵抗値の変化を電
圧値に変換して出力する抵抗検出回路に関するものであ
る。
圧値に変換して出力する抵抗検出回路に関するものであ
る。
【０００２】
【従来の技術】従来の抵抗検出回路の一例について、図
３を用いて説明する。
３を用いて説明する。
【０００３】同図において、抵抗素子３１は、一端に電
圧Ｖ1 が印加されている。また、抵抗素子３２は、例え
ば歪み検知素子等の可変抵抗素子であり、一端が接地さ
れ、他端が抵抗素子３１の他端に接続されている。そし
て、抵抗素子３１，３２の接続点は、増幅器３３の−入
力端子に接続されている。また、−入力端子は、帰還抵
抗素子３４を介して、増幅器３３の出力端子とも接続さ
れている。一方、増幅器３３の＋入力端子には、電圧Ｖ
2 が印加されている。
圧Ｖ1 が印加されている。また、抵抗素子３２は、例え
ば歪み検知素子等の可変抵抗素子であり、一端が接地さ
れ、他端が抵抗素子３１の他端に接続されている。そし
て、抵抗素子３１，３２の接続点は、増幅器３３の−入
力端子に接続されている。また、−入力端子は、帰還抵
抗素子３４を介して、増幅器３３の出力端子とも接続さ
れている。一方、増幅器３３の＋入力端子には、電圧Ｖ
2 が印加されている。
【０００４】このような抵抗検出回路において、抵抗素
子３１，３２の接続点の電位Ｖp は、抵抗素子３１と抵
抗素子３２との抵抗値の比によって決定される。そし
て、この電圧Ｖp と電圧Ｖ2 との差に比例する電圧が、
増幅器３３から出力される。なお、このときの増幅器３
３のゲインは、帰還抵抗素子３４の抵抗値によって決定
される。
子３１，３２の接続点の電位Ｖp は、抵抗素子３１と抵
抗素子３２との抵抗値の比によって決定される。そし
て、この電圧Ｖp と電圧Ｖ2 との差に比例する電圧が、
増幅器３３から出力される。なお、このときの増幅器３
３のゲインは、帰還抵抗素子３４の抵抗値によって決定
される。
【０００５】増幅器３３の出力電圧Ｖout は、図示しな
い判断回路に入力され、この判断回路で可変抵抗素子３
２の抵抗値が検出される。
い判断回路に入力され、この判断回路で可変抵抗素子３
２の抵抗値が検出される。
【０００６】このように、図３に示したような抵抗検出
回路によれば、増幅器３３の出力電圧によって、可変抵
抗素子３２の抵抗値を検出することができる。
回路によれば、増幅器３３の出力電圧によって、可変抵
抗素子３２の抵抗値を検出することができる。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の抵抗検出回路においては、抵抗素子３１およ
び可変抵抗素子３２の抵抗値の製造ばらつきに起因し
て、増幅器３３の出力にオフセット電圧が発生する場合
があった。
うな従来の抵抗検出回路においては、抵抗素子３１およ
び可変抵抗素子３２の抵抗値の製造ばらつきに起因し
て、増幅器３３の出力にオフセット電圧が発生する場合
があった。
【０００８】増幅器３３の出力にオフセット電圧が発生
した場合の電圧変化の様子を、図４に示す。同図に示し
たように、増幅器３３の出力にオフセット電圧が発生す
ると、このオフセット電圧の分だけ、増幅器３３の基準
出力電圧Ｖout ′（可変抵抗素子３２の抵抗値が基準値
の時の増幅器３３の出力電圧値）が上昇或いは下降して
しまう（図４のＶout ″参照）。ここで、上述した判断
回路（図示せず）は、ある程度のダイナミックレンジを
必要とする。したがって、オフセット電圧の絶対値が大
きいと、この出力電圧の極大値或いは極小値近傍の電圧
値がダイナミックレンジ内に納まらず、クランプが発生
してしまう場合がある。このため、このクランプに相当
する領域では可変抵抗素子３２の抵抗値を正確に検出す
ることができず、抵抗検出回路の検出精度を悪化させる
原因となっていた。
した場合の電圧変化の様子を、図４に示す。同図に示し
たように、増幅器３３の出力にオフセット電圧が発生す
ると、このオフセット電圧の分だけ、増幅器３３の基準
出力電圧Ｖout ′（可変抵抗素子３２の抵抗値が基準値
の時の増幅器３３の出力電圧値）が上昇或いは下降して
しまう（図４のＶout ″参照）。ここで、上述した判断
回路（図示せず）は、ある程度のダイナミックレンジを
必要とする。したがって、オフセット電圧の絶対値が大
きいと、この出力電圧の極大値或いは極小値近傍の電圧
値がダイナミックレンジ内に納まらず、クランプが発生
してしまう場合がある。このため、このクランプに相当
する領域では可変抵抗素子３２の抵抗値を正確に検出す
ることができず、抵抗検出回路の検出精度を悪化させる
原因となっていた。
【０００９】これに対して、従来は、抵抗素子３１，３
２として、製造誤差の小さいものを選別して使用するこ
とにより、上述のオフセット電圧の低減を図っていた。
しかしながら、この方法は、歩留りが低下することや、
選別作業に労力を有することなどにより、製造コストが
上昇する原因となっていた。
２として、製造誤差の小さいものを選別して使用するこ
とにより、上述のオフセット電圧の低減を図っていた。
しかしながら、この方法は、歩留りが低下することや、
選別作業に労力を有することなどにより、製造コストが
上昇する原因となっていた。
【００１０】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、オフセット電圧を低減させる
ことができる抵抗検出回路を安価に提供することを目的
とする。
みてなされたものであり、オフセット電圧を低減させる
ことができる抵抗検出回路を安価に提供することを目的
とする。
【００１１】
【課題を解決するための手段】本発明に係る抵抗検出回
路は、一端に第１の基準電圧が印加された第１の抵抗素
子と、一端に第２の基準電圧が印加され、他端が前記抵
抗素子の他端に接続された第２の抵抗素子と、前記第１
の抵抗素子と前記第２の抵抗素子とによって抵抗分割さ
れた電圧と第３の基準電圧との差を増幅して出力する増
幅回路と、この増幅回路の出力電圧を比較電圧と比較す
る比較回路と、この比較回路の比較結果に基づいて、カ
ウント値を変更または固定するカウンタと、このカウン
タが出力したカウント値を電圧値に変換して前記増幅回
路の前記−入力端子に印加する変換器と、を備えたこと
を特徴とする。
路は、一端に第１の基準電圧が印加された第１の抵抗素
子と、一端に第２の基準電圧が印加され、他端が前記抵
抗素子の他端に接続された第２の抵抗素子と、前記第１
の抵抗素子と前記第２の抵抗素子とによって抵抗分割さ
れた電圧と第３の基準電圧との差を増幅して出力する増
幅回路と、この増幅回路の出力電圧を比較電圧と比較す
る比較回路と、この比較回路の比較結果に基づいて、カ
ウント値を変更または固定するカウンタと、このカウン
タが出力したカウント値を電圧値に変換して前記増幅回
路の前記−入力端子に印加する変換器と、を備えたこと
を特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の一実施形態につい
て、可変抵抗素子として歪み検知素子を使用した場合を
例に採って説明する。
て、可変抵抗素子として歪み検知素子を使用した場合を
例に採って説明する。
【００１３】図１は、本実施形態に係る抵抗検出回路の
構成を示す電気回路図である。
構成を示す電気回路図である。
【００１４】同図において、抵抗素子１１（本発明の
「第１の抵抗素子」に相当する）は、一端に、電圧Ｖ
ref1（本発明の「第１の基準電圧」に相当する）が印加
されている。ここで、この抵抗素子１１の抵抗値（設計
値）をＲ11とする。
「第１の抵抗素子」に相当する）は、一端に、電圧Ｖ
ref1（本発明の「第１の基準電圧」に相当する）が印加
されている。ここで、この抵抗素子１１の抵抗値（設計
値）をＲ11とする。
【００１５】抵抗素子１２（本発明の「第２の抵抗素
子」に相当する）は、一端が接地され、他端が抵抗素子
１１の他端に接続されている。したがって、本実施形態
では、「第２の基準電圧」の値は、零ボルトとなる。ま
た、本実施形態では、この抵抗素子１２として、歪み検
知素子（指等で押圧すると、この押圧による歪みの大き
さに応じて抵抗値が変化する素子）を使用する。さら
に、この歪み検知素子１２としては、歪みが零のときの
抵抗値（設計値）Ｒ12が抵抗素子１１の抵抗値Ｒ11と同
一のものを使用する。
子」に相当する）は、一端が接地され、他端が抵抗素子
１１の他端に接続されている。したがって、本実施形態
では、「第２の基準電圧」の値は、零ボルトとなる。ま
た、本実施形態では、この抵抗素子１２として、歪み検
知素子（指等で押圧すると、この押圧による歪みの大き
さに応じて抵抗値が変化する素子）を使用する。さら
に、この歪み検知素子１２としては、歪みが零のときの
抵抗値（設計値）Ｒ12が抵抗素子１１の抵抗値Ｒ11と同
一のものを使用する。
【００１６】増幅器１３の−入力端子は、抵抗素子１
１，１２の接続点と接続されている。また、この−入力
端子は、帰還抵抗素子１４（抵抗値をＲf とする）を介
して、この増幅器１３の出力端子（出力電圧をＶout と
する）とも接続されている。一方、増幅器１３の＋入力
端子には、電圧Ｖref2が印加されている。ここで、本実
施形態では、この電圧Ｖref2の値を、上述の電圧Ｖref1
の１／２倍とする。なお、この増幅器１３のゲインＧ
は、帰還抵抗素子１４の抵抗値Ｒf によって決定され
る。
１，１２の接続点と接続されている。また、この−入力
端子は、帰還抵抗素子１４（抵抗値をＲf とする）を介
して、この増幅器１３の出力端子（出力電圧をＶout と
する）とも接続されている。一方、増幅器１３の＋入力
端子には、電圧Ｖref2が印加されている。ここで、本実
施形態では、この電圧Ｖref2の値を、上述の電圧Ｖref1
の１／２倍とする。なお、この増幅器１３のゲインＧ
は、帰還抵抗素子１４の抵抗値Ｒf によって決定され
る。
【００１７】コンパレータ１５は、一方の入力端子が増
幅器１３の出力端子と接続され、他方の入力端子に電圧
Ｖc1（本発明の「第１の比較電圧」に相当する）が印加
される。ここで、後述するＤ／Ａコンバータ１９の出力
電圧の分解能をＬＳＢ（＞０）とし、増幅器１３のゲイ
ンをＧとすると、電圧Ｖc1はＬＳＢのＧ／２倍に設定さ
れる。このコンパレータ１５の出力は、Ｖc1＞Ｖout の
ときはローレベルとなり、Ｖc1＜Ｖout のときはハイレ
ベルとなる。
幅器１３の出力端子と接続され、他方の入力端子に電圧
Ｖc1（本発明の「第１の比較電圧」に相当する）が印加
される。ここで、後述するＤ／Ａコンバータ１９の出力
電圧の分解能をＬＳＢ（＞０）とし、増幅器１３のゲイ
ンをＧとすると、電圧Ｖc1はＬＳＢのＧ／２倍に設定さ
れる。このコンパレータ１５の出力は、Ｖc1＞Ｖout の
ときはローレベルとなり、Ｖc1＜Ｖout のときはハイレ
ベルとなる。
【００１８】また、コンパレータ１６は、一方の入力端
子が増幅器１３の出力端子と接続され、他方の入力端子
に電圧Ｖc2（本発明の「第２の比較電圧」に相当する）
が印加される。ここで、電圧Ｖc2は、Ｄ／Ａコンバータ
１９の出力電圧の分解能であるＬＳＢの−Ｇ／２倍に設
定される。このコンパレータ１６の出力は、Ｖc2＞Ｖ
out のときはハイレベルとなり、Ｖc2＜Ｖout のときは
ローレベルとなる。
子が増幅器１３の出力端子と接続され、他方の入力端子
に電圧Ｖc2（本発明の「第２の比較電圧」に相当する）
が印加される。ここで、電圧Ｖc2は、Ｄ／Ａコンバータ
１９の出力電圧の分解能であるＬＳＢの−Ｇ／２倍に設
定される。このコンパレータ１６の出力は、Ｖc2＞Ｖ
out のときはハイレベルとなり、Ｖc2＜Ｖout のときは
ローレベルとなる。
【００１９】ＯＲ回路１７は、一方の入力端子がコンパ
レータ１５の出力端子に接続され、他方の入力端子がコ
ンパレータ１６の出力端子に接続されている。
レータ１５の出力端子に接続され、他方の入力端子がコ
ンパレータ１６の出力端子に接続されている。
【００２０】なお、コンパレータ１５，１６およびＯＲ
回路１７からなる回路が、本発明の「比較回路」に相当
する。
回路１７からなる回路が、本発明の「比較回路」に相当
する。
【００２１】アップダウンカウンタ１８は、ＯＲ回路１
７の出力と基準クロックとを入力する。そして、ＯＲ回
路１７からの入力信号がハイレベルのときは、図２
（ａ）に示すように、基準クロックに同期して、−ＤＡ
（ＤＡは所定の自然数）から＋ＤＡまでのカウントアッ
プと＋ＤＡから−ＤＡまでのカウントダウンを繰り返
し、カウント値を随時出力端子から出力する。一方、Ｏ
Ｒ回路１７からの入力信号がローレベルのときは、カウ
ントを停止する。このとき、出力端子から出力されるカ
ウント値は、カウントを停止したときのカウント値に固
定される。
７の出力と基準クロックとを入力する。そして、ＯＲ回
路１７からの入力信号がハイレベルのときは、図２
（ａ）に示すように、基準クロックに同期して、−ＤＡ
（ＤＡは所定の自然数）から＋ＤＡまでのカウントアッ
プと＋ＤＡから−ＤＡまでのカウントダウンを繰り返
し、カウント値を随時出力端子から出力する。一方、Ｏ
Ｒ回路１７からの入力信号がローレベルのときは、カウ
ントを停止する。このとき、出力端子から出力されるカ
ウント値は、カウントを停止したときのカウント値に固
定される。
【００２２】Ｄ／Ａコンバータ１９は、アップダウンカ
ウンタ１８から、上述のカウント値を入力する。そし
て、このカウント値に比例する値の電圧Ｖa を、出力端
子から出力する。この出力端子は、増幅器１３の−入力
端子に接続されている。
ウンタ１８から、上述のカウント値を入力する。そし
て、このカウント値に比例する値の電圧Ｖa を、出力端
子から出力する。この出力端子は、増幅器１３の−入力
端子に接続されている。
【００２３】ここで、Ｄ／Ａコンバータ１９の出力電圧
Ｖa の分解能は、以下のようにして決定される。
Ｖa の分解能は、以下のようにして決定される。
【００２４】抵抗素子１１，１２の抵抗値Ｒ11，Ｒ12の
ばらつきによって生じる電圧Ｖp のばらつきを±ΔＶp
とすると、Ｄ／Ａコンバータ１９の出力電圧Ｖa も、±
ΔＶp の範囲で変化させることができるように設定され
る。ここで、Ｄ／Ａコンバータ１９の内部回路における
分解能をｎビットとすると、このＤ／Ａコンバータ１９
の出力電圧における分解能ＬＳＢは、（２ΔＶp ）／
（２n ）で与えられる。例えば、ｎ＝８とすると、電圧
Ｖa の分解能は、ＬＳＢ＝ΔＶp ／１２８となる。した
がって、電圧Ｖa の精度は、最大でＶa ±（１／２）Ｌ
ＳＢとなる。ここで、この精度を得るためには、上述の
コンパレータ１５，１６による比較の精度も、この±
（１／２）ＬＳＢに対応するものでなければならない。
したがって、本実施形態では、比較電圧Ｖc1，Ｖc2を±
（Ｇ／２）ＬＳＢとしたのである。
ばらつきによって生じる電圧Ｖp のばらつきを±ΔＶp
とすると、Ｄ／Ａコンバータ１９の出力電圧Ｖa も、±
ΔＶp の範囲で変化させることができるように設定され
る。ここで、Ｄ／Ａコンバータ１９の内部回路における
分解能をｎビットとすると、このＤ／Ａコンバータ１９
の出力電圧における分解能ＬＳＢは、（２ΔＶp ）／
（２n ）で与えられる。例えば、ｎ＝８とすると、電圧
Ｖa の分解能は、ＬＳＢ＝ΔＶp ／１２８となる。した
がって、電圧Ｖa の精度は、最大でＶa ±（１／２）Ｌ
ＳＢとなる。ここで、この精度を得るためには、上述の
コンパレータ１５，１６による比較の精度も、この±
（１／２）ＬＳＢに対応するものでなければならない。
したがって、本実施形態では、比較電圧Ｖc1，Ｖc2を±
（Ｇ／２）ＬＳＢとしたのである。
【００２５】次に、図１に示した抵抗検出回路のオフセ
ット電圧を強制的に低減させる方法について説明する。
ット電圧を強制的に低減させる方法について説明する。
【００２６】図１に示した抵抗検出回路において、抵抗
素子１１，１２の接続点の電位Ｖpは、抵抗素子１１と
抵抗素子１２との抵抗値の比によって決定される。ここ
で、上述のように、本実施形態では、抵抗素子１１の抵
抗値Ｒ11と歪み検知素子１２の歪みが零のときの抵抗値
Ｒ12とが同一となるように設計されている。したがっ
て、抵抗値Ｒ11，Ｒ12の製造誤差ΔＲ11，ΔＲ12がΔＲ
11＝ΔＲ12の場合は、抵抗素子１１と歪み検知素子１２
との接点の電圧Ｖp は、 Ｖp ＝Ｖref1×｛（Ｒ12＋ΔＲ12）／（Ｒ11＋ΔＲ11＋Ｒ12＋ΔＲ12）｝ ＝Ｖref1／２ となる。
素子１１，１２の接続点の電位Ｖpは、抵抗素子１１と
抵抗素子１２との抵抗値の比によって決定される。ここ
で、上述のように、本実施形態では、抵抗素子１１の抵
抗値Ｒ11と歪み検知素子１２の歪みが零のときの抵抗値
Ｒ12とが同一となるように設計されている。したがっ
て、抵抗値Ｒ11，Ｒ12の製造誤差ΔＲ11，ΔＲ12がΔＲ
11＝ΔＲ12の場合は、抵抗素子１１と歪み検知素子１２
との接点の電圧Ｖp は、 Ｖp ＝Ｖref1×｛（Ｒ12＋ΔＲ12）／（Ｒ11＋ΔＲ11＋Ｒ12＋ΔＲ12）｝ ＝Ｖref1／２ となる。
【００２７】このとき、増幅器１３の出力電圧Ｖ
out は、 Ｖout ＝Ｇ×（Ｖref2−Ｖp ）＝０ となる。すなわち、オフセット電圧は零ボルトとなる。
out は、 Ｖout ＝Ｇ×（Ｖref2−Ｖp ）＝０ となる。すなわち、オフセット電圧は零ボルトとなる。
【００２８】一方、ΔＲ11とΔＲ12とが一致しない場合
には、抵抗素子１１，１２の接点電圧Ｖp はＶref1／２
とはならない。したがって、このときの接点電圧Ｖp を
Ｖre f1／２＋ΔＶp とおくと、増幅器１３の出力電圧Ｖ
out は、 Ｖout ＝Ｇ×（Ｖref2−Ｖp ）＝Ｇ・ΔＶp となる。すなわち、オフセット電圧はＧ・ΔＶp ［ボル
ト］となる。
には、抵抗素子１１，１２の接点電圧Ｖp はＶref1／２
とはならない。したがって、このときの接点電圧Ｖp を
Ｖre f1／２＋ΔＶp とおくと、増幅器１３の出力電圧Ｖ
out は、 Ｖout ＝Ｇ×（Ｖref2−Ｖp ）＝Ｇ・ΔＶp となる。すなわち、オフセット電圧はＧ・ΔＶp ［ボル
ト］となる。
【００２９】コンパレータ１５，１６の一方の入力端子
には、この電圧Ｇ・ΔＶp が印加される。ここで、上述
のように、Ｖc1＝ＬＳＢ×（Ｇ／２），Ｖc2＝ＬＳＢ×
（−Ｇ／２）であり、また、ＬＳＢ＞０である。したが
って、Ｇ・ΔＶp ＞Ｖc1の場合は、Ｇ・ΔＶp ＞Ｖc2と
なる。したがって、この場合には、コンパレータ１５の
出力はハイレベル、コンパレータ１６の出力はローレベ
ルとなり、これにより、ＯＲ回路１７の出力はハイレベ
ルとなる。
には、この電圧Ｇ・ΔＶp が印加される。ここで、上述
のように、Ｖc1＝ＬＳＢ×（Ｇ／２），Ｖc2＝ＬＳＢ×
（−Ｇ／２）であり、また、ＬＳＢ＞０である。したが
って、Ｇ・ΔＶp ＞Ｖc1の場合は、Ｇ・ΔＶp ＞Ｖc2と
なる。したがって、この場合には、コンパレータ１５の
出力はハイレベル、コンパレータ１６の出力はローレベ
ルとなり、これにより、ＯＲ回路１７の出力はハイレベ
ルとなる。
【００３０】これにより、アップダウンカウンタ１８
は、−ＤＡからＤＡまでのカウントアップを開始する
（図２（ａ）参照）。そして、アップダウンカウンタ１
８が出力したカウント値に応じた電圧Ｖa を、Ｄ／Ａコ
ンバータ１９が増幅器１３の−入力端子に印加する。図
２（ｂ）は、アップダウンカウンタ１８がカウントアッ
プを行っているときの、Ｄ／Ａコンバータ１９の出力電
圧Ｖa の変化を示すグラフである。
は、−ＤＡからＤＡまでのカウントアップを開始する
（図２（ａ）参照）。そして、アップダウンカウンタ１
８が出力したカウント値に応じた電圧Ｖa を、Ｄ／Ａコ
ンバータ１９が増幅器１３の−入力端子に印加する。図
２（ｂ）は、アップダウンカウンタ１８がカウントアッ
プを行っているときの、Ｄ／Ａコンバータ１９の出力電
圧Ｖa の変化を示すグラフである。
【００３１】図２に示したように、アップダウンカウン
タ１８がカウント値を増加させると、電圧Ｖa も増加
し、これにより、増幅器１３の−入力端子への印加電圧
も増加する。したがって、図２（ｃ）に示したように、
増幅器１３の出力電圧Ｖout ＝Ｇ×（Ｖref2−Ｖp ）は
減少する。
タ１８がカウント値を増加させると、電圧Ｖa も増加
し、これにより、増幅器１３の−入力端子への印加電圧
も増加する。したがって、図２（ｃ）に示したように、
増幅器１３の出力電圧Ｖout ＝Ｇ×（Ｖref2−Ｖp ）は
減少する。
【００３２】このようにして出力電圧Ｖout が減少した
にもかかわらず、依然としてＶout＞Ｖc1の場合はＯＲ
回路１７の出力はハイレベルを維持するので、アップダ
ウンカウンタ１８が出力するカウント値はそのまま増加
を続け、これにより、電圧Ｖa はさらに増加するので、
増幅器１３の出力電圧Ｖout はさらに減少する。そし
て、このような動作か繰り返された結果、Ｖc1＞Ｖout
＞Ｖc2となると、コンパレータ１５，１６の出力はとも
にローレベルとなるので、ＯＲ回路１７の出力もローレ
ベルとなる。したがって、アップダウンカウンタ１８の
カウントが停止する。このとき、アップダウンカウンタ
１８が出力するカウント値は、上述のように、ＯＲ回路
１７の出力がローレベルとなった時点のカウント値に固
定される。このため、Ｄ／Ａコンバータ１９の出力電圧
Ｖa も、固定されたカウント値に対応する値に固定され
る。
にもかかわらず、依然としてＶout＞Ｖc1の場合はＯＲ
回路１７の出力はハイレベルを維持するので、アップダ
ウンカウンタ１８が出力するカウント値はそのまま増加
を続け、これにより、電圧Ｖa はさらに増加するので、
増幅器１３の出力電圧Ｖout はさらに減少する。そし
て、このような動作か繰り返された結果、Ｖc1＞Ｖout
＞Ｖc2となると、コンパレータ１５，１６の出力はとも
にローレベルとなるので、ＯＲ回路１７の出力もローレ
ベルとなる。したがって、アップダウンカウンタ１８の
カウントが停止する。このとき、アップダウンカウンタ
１８が出力するカウント値は、上述のように、ＯＲ回路
１７の出力がローレベルとなった時点のカウント値に固
定される。このため、Ｄ／Ａコンバータ１９の出力電圧
Ｖa も、固定されたカウント値に対応する値に固定され
る。
【００３３】これにより、増幅器１３の出力電圧Ｖout
を、０±ＬＳＢ×（Ｇ／２）［ボルト］の範囲内の電圧
値に設定することができる。すなわち、出力電圧Ｖout
におけるオフセット電圧の影響は、絶対値で｜ＬＳＢ×
（Ｇ／２）｜［ボルト］以下となる。
を、０±ＬＳＢ×（Ｇ／２）［ボルト］の範囲内の電圧
値に設定することができる。すなわち、出力電圧Ｖout
におけるオフセット電圧の影響は、絶対値で｜ＬＳＢ×
（Ｇ／２）｜［ボルト］以下となる。
【００３４】以上の説明では、抵抗値Ｒ11，Ｒ12のばら
つきによって生じるオフセット電圧Ｇ・ΔＶp がＧ・Δ
Ｖp ＞Ｖc1（したがってＧ・ΔＶp ＞Ｖc2）となる場合
を例にとった。次に、オフセット電圧Ｇ・ΔＶp がＧ・
ΔＶp ＜Ｖc2（したがってＧ・ΔＶp ＜Ｖc1）となる場
合について、説明する。
つきによって生じるオフセット電圧Ｇ・ΔＶp がＧ・Δ
Ｖp ＞Ｖc1（したがってＧ・ΔＶp ＞Ｖc2）となる場合
を例にとった。次に、オフセット電圧Ｇ・ΔＶp がＧ・
ΔＶp ＜Ｖc2（したがってＧ・ΔＶp ＜Ｖc1）となる場
合について、説明する。
【００３５】この場合、コンパレータ１５の出力はロー
レベルとなり、コンパレータ１６の出力はハイレベルと
なる。したがって、この場合も、上述のＧ・ΔＶp ＞Ｖ
c1の場合と同様、ＯＲ回路１７の出力はハイレベルとな
る。
レベルとなり、コンパレータ１６の出力はハイレベルと
なる。したがって、この場合も、上述のＧ・ΔＶp ＞Ｖ
c1の場合と同様、ＯＲ回路１７の出力はハイレベルとな
る。
【００３６】このような場合でも、動作の開始時ではア
ップダウンカウンタ１８はカウントアップ動作を行う。
したがって、図２（ｃ）に示したようにＤ／Ａコンバー
タ１９の出力電圧Ｖa は増加し、これにより、増幅器１
３の出力電圧Ｖout は減少する。このため、Ｖout ＜Ｖ
c1のままである。しかし、図２（ａ）に示したように、
アップダウンカウンタ１８のカウント値が増加して＋Ｄ
Ａに達すると、アップダウンカウンタ１８のカウント操
作は、カウントダウンに転じる。したがって、Ｄ／Ａコ
ンバータ１９の出力電圧Ｖa は減少するようになり、こ
れにより、増幅器１３の出力電圧Ｖout は増加を開始す
る。そして、Ｖc1＞Ｖout ＞Ｖc2となると、コンパレー
タ１５，１６の出力はともにローレベルとなるので、Ｏ
Ｒ回路１７の出力もローレベルとなる。したがって、ア
ップダウンカウンタ１８のカウントが停止し、Ｄ／Ａコ
ンバータ１９の出力電圧Ｖa が固定される。
ップダウンカウンタ１８はカウントアップ動作を行う。
したがって、図２（ｃ）に示したようにＤ／Ａコンバー
タ１９の出力電圧Ｖa は増加し、これにより、増幅器１
３の出力電圧Ｖout は減少する。このため、Ｖout ＜Ｖ
c1のままである。しかし、図２（ａ）に示したように、
アップダウンカウンタ１８のカウント値が増加して＋Ｄ
Ａに達すると、アップダウンカウンタ１８のカウント操
作は、カウントダウンに転じる。したがって、Ｄ／Ａコ
ンバータ１９の出力電圧Ｖa は減少するようになり、こ
れにより、増幅器１３の出力電圧Ｖout は増加を開始す
る。そして、Ｖc1＞Ｖout ＞Ｖc2となると、コンパレー
タ１５，１６の出力はともにローレベルとなるので、Ｏ
Ｒ回路１７の出力もローレベルとなる。したがって、ア
ップダウンカウンタ１８のカウントが停止し、Ｄ／Ａコ
ンバータ１９の出力電圧Ｖa が固定される。
【００３７】このようにして、オフセット電圧Ｇ・ΔＶ
p がＶc2よりも小さい場合も、出力電圧Ｖout における
オフセット電圧の影響を、絶対値で｜ＬＳＢ×（Ｇ／
２）｜［ボルト］以下とすることができる。
p がＶc2よりも小さい場合も、出力電圧Ｖout における
オフセット電圧の影響を、絶対値で｜ＬＳＢ×（Ｇ／
２）｜［ボルト］以下とすることができる。
【００３８】このように、本実施形態によれば、オフセ
ット電圧を強制的に低減させることができる。したがっ
て、従来の抵抗検出回路で問題となったようなクランプ
の発生（図４参照）を防止することができる。
ット電圧を強制的に低減させることができる。したがっ
て、従来の抵抗検出回路で問題となったようなクランプ
の発生（図４参照）を防止することができる。
【００３９】また、製造ばらつきが比較的大きい抵抗素
子や歪み検知素子を使用することが可能となるので、か
かる抵抗素子等の歩留まりを向上させることができ、し
たがって、製造コストを低減させることが可能となる。
子や歪み検知素子を使用することが可能となるので、か
かる抵抗素子等の歩留まりを向上させることができ、し
たがって、製造コストを低減させることが可能となる。
【００４０】なお、本実施形態では、第２の基準電圧Ｖ
ref2を第１の基準電圧Ｖref1の１／２倍とし、第１の比
較電圧Ｖc1をＬＳＢのＧ／２倍とし、第２の比較電圧Ｖ
c2をＬＳＢの−Ｇ／２倍としたが、これらの限定は本発
明に必須の事項ではなく、用途に応じて適宜設定できる
ことはもちろんである。
ref2を第１の基準電圧Ｖref1の１／２倍とし、第１の比
較電圧Ｖc1をＬＳＢのＧ／２倍とし、第２の比較電圧Ｖ
c2をＬＳＢの−Ｇ／２倍としたが、これらの限定は本発
明に必須の事項ではなく、用途に応じて適宜設定できる
ことはもちろんである。
【００４１】
【発明の効果】以上詳細に説明したように、本発明にに
よれば、オフセット電圧を低減させることができる抵抗
検出回路を安価に提供することが可能となる。
よれば、オフセット電圧を低減させることができる抵抗
検出回路を安価に提供することが可能となる。
【図１】本発明の一実施形態に係る抵抗検出回路の構成
を示す電気回路図である。
を示す電気回路図である。
【図２】図１に示した抵抗検出回路の動作を説明するた
めの図であり、（ａ）はアップダウンカウンタの出力値
の時間的変化を示すグラフ、（ｂ）はアップダウンカウ
ンタがカウントアップを行っているときのＤ／Ａコンバ
ータの出力電圧の変化を示すグラフ、（ｃ）はアップダ
ウンカウンタがカウントアップを行っているときの増幅
器の出力電圧の変化を示すグラフである。
めの図であり、（ａ）はアップダウンカウンタの出力値
の時間的変化を示すグラフ、（ｂ）はアップダウンカウ
ンタがカウントアップを行っているときのＤ／Ａコンバ
ータの出力電圧の変化を示すグラフ、（ｃ）はアップダ
ウンカウンタがカウントアップを行っているときの増幅
器の出力電圧の変化を示すグラフである。
【図３】従来の抵抗検出回路の構成を示す電気回路図で
ある。
ある。
【図４】図３に示した抵抗検出回路の出力電圧の時間的
変化を示すグラフである。
変化を示すグラフである。
１１ 抵抗素子 １２ 歪み検知素子 １３ 増幅器 １４ 帰還抵抗素子 １５，１６ コンパレータ １７ ＯＲ回路 １８ アップダウンカウンタ １９ Ｄ／Ａコンバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 昌 広 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内
Claims (3)
- 【請求項１】一端に第１の基準電圧が印加された第１の
抵抗素子と、 一端に第２の基準電圧が印加され、他端が前記抵抗素子
の他端に接続された第２の抵抗素子と、 前記第１の抵抗素子と前記第２の抵抗素子とによって抵
抗分割された電圧と第３の基準電圧との差を増幅して出
力する増幅回路と、 この増幅回路の出力電圧を比較電圧と比較する比較回路
と、 この比較回路の比較結果に基づいて、カウント値を変更
または固定するカウンタと、 このカウンタが出力したカウント値を電圧値に変換して
前記増幅回路の前記−入力端子に印加する変換器と、 を備えたことを特徴とする抵抗検出回路。 - 【請求項２】前記第２の抵抗素子が歪み検知素子である
ことを特徴とする請求項１記載の抵抗検出回路。 - 【請求項３】前記比較回路が、前記増幅回路の出力電圧
を第１の比較電圧および第２の比較電圧と比較し、 前記カウンタが、この出力電圧が前記第１の比較電圧と
前記第２の比較電圧との間の値であるときは前記カウン
ト値を固定し、他の値であるときは前記カウント値を増
加または減少させることを特徴とする請求項１または２
に記載の抵抗検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7249694A JPH0989952A (ja) | 1995-09-27 | 1995-09-27 | 抵抗検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7249694A JPH0989952A (ja) | 1995-09-27 | 1995-09-27 | 抵抗検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0989952A true JPH0989952A (ja) | 1997-04-04 |
Family
ID=17196820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7249694A Withdrawn JPH0989952A (ja) | 1995-09-27 | 1995-09-27 | 抵抗検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0989952A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016106220A (ja) * | 2016-01-06 | 2016-06-16 | パイオニア株式会社 | 検出装置及び方法 |
| WO2020253552A1 (zh) * | 2019-06-19 | 2020-12-24 | 中南大学 | 一种微差法与比例法结合的电阻高精度测量系统与方法 |
| CN113706128A (zh) * | 2021-08-05 | 2021-11-26 | 百富计算机技术（深圳）有限公司 | 一种金融交易控制电路、方法及金融终端 |
-
1995
- 1995-09-27 JP JP7249694A patent/JPH0989952A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016106220A (ja) * | 2016-01-06 | 2016-06-16 | パイオニア株式会社 | 検出装置及び方法 |
| WO2020253552A1 (zh) * | 2019-06-19 | 2020-12-24 | 中南大学 | 一种微差法与比例法结合的电阻高精度测量系统与方法 |
| US11327099B2 (en) | 2019-06-19 | 2022-05-10 | Central South University | High-precision resistance measurement system and method combining micro-differential method and ratiometric method |
| CN113706128A (zh) * | 2021-08-05 | 2021-11-26 | 百富计算机技术（深圳）有限公司 | 一种金融交易控制电路、方法及金融终端 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021203 |