JPH0715295A - 波形整形回路 - Google Patents

Abstract

(57)【要約】 【目的】ノイズが波形整形に及ぼす影響を簡単、且つ確
実に回避することができ、しかも他の回路と併せて集積
回路化するにも容易な構成を有する波形整形回路を提供
する。 【構成】交番アナログ信号として入力される入力信号と
比較基準信号とをコンパレータによって比較することに
より該入力信号をその交番周期に対応した２値化信号と
して波形整形する。その際、入力信号にノイズが重畳さ
れていても、そのノイズをマスクする上で好適なヒステ
リシス成分の印加レベル、並びに印加時間をソフトウェ
ア的に任意設定し、この設定された印加レベル及び印加
時間に対応した波形を有するヒステリシス波形をハード
ウェア的に発生する。そして、この発生したヒステリシ
ス波形を、それぞれ入力信号と比較基準信号との相対的
なレベル差が助長される態様で、これら信号の少なくと
も一方に印加する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、入力されるアナログ
信号を任意に波形整形して出力する波形整形回路に関
し、特に自動車等に搭載されたエンジンの電子制御シス
テムにあって、エンジン回転数（回転速度）を監視すべ
く電磁ピックアップを介して抽出されるクランク角度信
号等、交番アナログ信号として取り出される信号をその
交番周期に正確に対応した２値化信号として波形整形す
る回路の改良に関する。

【０００２】

【従来の技術】図１１に、例えば４気筒エンジンを想定
したエンジンの電子制御システムについてその概略を示
す。

【０００３】この図１１において、符号１は、４気筒エ
ンジンのカム軸と同期して回転するシグナルロータを示
す。そして同図１１に示されるように、シグナルロータ
１の外周面には、この例では４つのクランク角検出用の
突起２ａ、２ｂ、２ｃ及び２ｄが９０度毎に等間隔に設
けられている。これら突起２ａ、２ｂ、２ｃ及び２ｄ
は、適宜の磁性体からなる錐状突起として形成されてい
る。

【０００４】また、シグナルロータ１の近傍には電磁ピ
ックアップ３が配設され、該ピックアップ３を通じて、
シグナルロータ１の回転に伴う上記突起２ａ、２ｂ、２
ｃ及び２ｄの通過が検出される。この電磁ピックアップ
３は、適宜の磁性体材料からなるコア（図示せず）にコ
イル（図示せず）が巻装されて構成されている。

【０００５】また波形整形回路４は、上記突起２ａ、２
ｂ、２ｃ及び２ｄを有するシグナルロータ１の回転に伴
ってこの電磁ピックアップ３に誘起される交番アナログ
信号をその交番周期に対応した２値化信号として波形整
形する回路である。こうした波形整形は通常、上記交番
アナログ信号と比較基準信号とをコンパレータにより比
較することによって行われる。こうして２値化信号とし
て波形整形された信号はマイクロコンピュータ（ＣＰ
Ｕ）５に取り込まれる。

【０００６】他方、Ａ／Ｄコンバータ６は、エンジン各
部に配設されている他の図示しないセンサを通じて入力
される「エンジン水温」や「バッテリ電圧」にそれぞれ
対応したアナログ信号をＡ／Ｄ変換する回路である。こ
れら信号についてのＡ／Ｄ変換は、その変換チャンネル
の指定（取り込むべきアナログ信号の指定）に併せてマ
イクロコンピュータ（ＣＰＵ）５から発せられるＡ／Ｄ
変換指令に基づいて実行され、そのＡ／Ｄ変換結果が同
マイクロコンピュータ（ＣＰＵ）５に取り込まれる。

【０００７】また、入力バッファ７は、例えば「電気負
荷信号」、「アイドル信号」、「スタータ信号」等々の
いわゆるオン／オフ信号を入力して、これら信号をマイ
クロコンピュータ（ＣＰＵ）５が処理するのに適正なレ
ベルに調整する回路である。これらレベル調整された信
号もマイクロコンピュータ（ＣＰＵ）５に随時取り込ま
れる。

【０００８】マイクロコンピュータ（ＣＰＵ）５は、上
記波形整形回路４を通じて波形整形された信号の２値化
周期に基づいてシグナルロータ１の回転数、ひいてはエ
ンジンの回転数を算出するとともに、上記Ａ／Ｄコンバ
ータ６や入力バッファ７を通じて取り込む上記各種信号
を所要に処理する。そして、その都度のエンジン状態に
見合った好適なエンジン制御が実現されるよう、燃料噴
射装置（図示せず）に対する噴射信号、並びに点火装置
（図示せず）に対する点火信号を出力する。

【０００９】ところで、このようなエンジンの電子制御
システムにあって、その都度の制御量、制御タイミング
を適正に決定するためには、少なくとも上記エンジンの
回転数についてこれをマイクロコンピュータ（ＣＰＵ）
５自身が正確に把握している必要がある。そしてそのた
めには、上記電磁ピックアップ３に誘起される交番アナ
ログ信号をその交番周期に正確に対応した２値化信号と
して波形整形することも必須となる。しかし通常は、イ
グニッションノイズ等の車両ノイズが上記誘起される交
番アナログ信号に重畳されることが多く、またこれら重
畳されるノイズ成分が波形整形回路４における上記コン
パレータの２値化出力を狂わせるなど、必ずしも上記ア
ナログ信号の交番周期に対応した正確な波形整形が行わ
れるとは限らない。このように正確な波形整形を行うこ
とができなかった場合には、上記マイクロコンピュータ
（ＣＰＵ）５を通じて求められるエンジン回転数も自ず
と誤った値となり、ひいては該電子制御システムとして
の信頼性も大きく損なわれることとなる。

【００１０】そこで従来は、上記波形整形回路４として
例えば図１２に示されるような回路を用いることによっ
て、こうした不都合に対処していた。すなわちこの図１
２に示す波形整形回路において、入力端子４１は、上記
電磁ピックアップ３に誘起された交番アナログ信号が受
入される端子である。該入力端子４１に入力された交番
アナログ信号は、ダイオードＤ0 によってその半波分が
クランプされた後、抵抗Ｒ１を介してコンパレータ４２
の非反転入力（＋端子）に加えられる。コンパレータ４
２の反転入力（−端子）には比較基準信号が加えられ
る。

【００１１】また同波形整形回路において、ランプ電流
波形発生回路４３及び４４は、コンパレータ４２の出力
に同期して交互に、それぞれ上記入力アナログ信号及び
比較基準電圧にランプ電流波形によるヒステリシスを持
たせる回路である。これら発生されるランプ電流波形
は、同じくコンパレータ４２の出力に基づきこれをＦ−
Ｖ（周波数−電圧）変換するＦ−Ｖ変換器４５の出力電
圧に基づいてその時間幅が動的に制御されるようになっ
ている。通常、この制御される時間幅は、コンパレータ
４２の２値化出力周期の４０％程度の時間に設定され
る。

【００１２】図１３は、この図１２に例示した波形整形
回路の動作例を示すタイミングチャートであり、次にこ
の図１３を併せ参照して、同波形整形回路によるノイズ
成分の除去（マスク）動作を説明する。

【００１３】ここでは簡単のため、上記電磁ピックアッ
プ３に誘起される交番アナログ信号が正弦波形を有して
いるものとすると、これが入力端子４１に入力され且つ
上記ダイオードＤ0 によってクランプされた電圧波形ｖ
1 は、図１３（ａ）に破線にて示す態様の波形となる。
なおここで、同図１３（ａ）に付記する電圧ＶF は、上
記ダイオードＤ0 の順方向電圧を示す。

【００１４】一方、上記ランプ電流波形発生回路４３か
らは、コンパレータ４２の出力波形ｖ4 （図１３（ｂ）
参照）のうちの２値化ハイ・レベル期間に同期して、図
１３（ｃ）に示される態様のランプ電流波形ｉ1 が出力
され、同様に上記ランプ電流波形発生回路４４からは、
コンパレータ４２の出力波形ｖ4 のうちの２値化ロー・
レベル期間に同期して、図１３（ｄ）に示される態様の
ランプ電流波形ｉ2 が出力される。これらランプ電流波
形ｉ1 及びｉ2 における各時間幅Ｔ1 及びＴ2が、Ｆ−
Ｖ変換器４５によって、それぞれ上記コンパレータ４２
の出力波形周期Ｔの４０％程度の時間に制御されること
は上述した通りである。

【００１５】さて、上記入力アナログ信号の電圧波形ｖ
1 及び比較基準電圧に対し、それぞれこうしたランプ電
流波形ｉ1 及びｉ2 に基づくヒステリシスが与えられる
ことにより、それら各合成された電圧、すなわち実際に
コンパレータ４２に加えられる電圧ｖ2 及びｖ3 は、同
図１３（ａ）においてそれぞれ実線及び一点鎖線で示す
態様の波形となる。

【００１６】すなわち、入力アナログ信号の電圧波形ｖ
1 （破線）は、それが正転される毎に上記ランプ電流波
形ｉ1 に基づくヒステリシスが加えられて、図１３
（ａ）に実線にて示される態様の電圧波形ｖ2 となる。
他方、比較基準電圧は、この入力アナログ信号の電圧波
形ｖ1 （破線）が負転される毎に上記ランプ電流波形ｉ
2に基づくヒステリシスが加えられて、図１３（ａ）に
一点鎖線にて示される態様の電圧波形ｖ3 となる。

【００１７】したがって、上記入力アナログ信号（電圧
波形ｖ1 ）に対し、例えば同図１３（ａ）にｎ１として
付記する態様でノイズが重畳されていたとしても、上記
ランプ電流波形ｉ1 に基づくヒステリシスの印加によ
り、そのノイズ成分も同様に持ち上げられて、上記電圧
波形ｖ2 に対しｎ１’として示される態様となる。この
ため、本来であれば上記ｎ１として示されるノイズが作
用して、入力アナログ信号が比較基準電圧ｖ3 より小さ
くなる旨、誤判定されるべきところであっても、その影
響は好適に回避（マスク）され、結局は同図１３（ｂ）
に示されるような正常な２値化出力が維持されるように
なる。

【００１８】また同様に、入力アナログ信号（電圧波形
ｖ1 ）に対し、例えばｎ２として付記する態様でノイズ
が重畳される場合であっても、その期間は比較基準電圧
ｖ3に対して上記ランプ電流波形ｉ2 に基づくヒステリ
シスが印加されることから、この場合も結局は、入力ア
ナログ信号が該比較基準電圧ｖ3 より大きくなる旨、誤
判定されるべきところが補正（マスク）されて、同図１
３（ｂ）に示されるような正常な２値化出力に維持され
る。

【００１９】

【発明が解決しようとする課題】このように、上記従来
の波形整形回路によれば、コンパレータの入力に対し、
動的にヒステリシスを持たせるようにしたことから、そ
れによってマスクされるノイズ成分については確かにそ
の影響を回避することはできる。

【００２０】しかし、例えば上述したようなエンジンの
電子制御システムにあって、前記電磁ピックアップの出
力に基づきエンジンの回転数を求めようとする場合、そ
の電磁ピックアップ出力に重畳されるノイズの大きさや
位相は、通常、エンジンの回転数に応じて変化する。こ
のため、エンジンの回転数が増して上記ピックアップ出
力に重畳されるノイズの大きさも更に増大されるような
状況、或いは同ピックアップ出力へのノイズの重畳位相
が変化するような状況にあっては、必ずしもそれらヒス
テリシスの印加によってこれらノイズ成分の全てをマス
クできるとは限らない。

【００２１】また、上記ヒステリシスの印加時間を調整
する回路として上記従来の波形整形回路に採用されてい
るＦ−Ｖ変換器やランプ電流波形発生回路自体、いわゆ
るアナログ回路として構成されており、それら回路毎の
定数のばらつき等によって、必ずしも期待されるヒステ
リシス量が正確に得られるとも限らない。

【００２２】また、近年の各種装置に対する小型化技術
や集積回路化技術の進歩に伴って、こうした波形整形回
路についても、好適な態様でこれを集積回路化すること
が望まれているが、上記従来の回路構成ではそれもおぼ
つかない。

【００２３】この発明は、こうした実情に鑑みてなされ
たものであり、ノイズが波形整形に及ぼす影響を簡単、
且つ確実に回避することができ、しかも他の回路などと
併せて集積回路化するにも容易な構成を有する波形整形
回路を提供することを目的とする。

【００２４】

【課題を解決するための手段】こうした目的を達成する
ため、この発明では、交番アナログ信号として入力され
る入力信号と比較基準信号とをコンパレータによって比
較することにより該入力信号をその交番周期に対応した
２値化信号として波形整形するに、該２値化信号として
入力信号が比較基準信号より大きい旨示す２値化第１レ
ベルの信号を得る期間、及び同２値化信号として入力信
号が比較基準信号より小さい旨示す２値化第２レベルの
信号を得る期間で、それぞれ入力信号と比較基準信号と
の相対的なレベル差を助長するヒステリシスを持たせ、
これら持たせたヒステリシス成分を通じて前記入力信号
に混入されるノイズ成分をマスクする波形整形回路にお
いて、波形整形信号として得られる前記２値化信号の交
番周期に基づき、前記ノイズ成分をマスクする上で好適
なヒステリシス成分の印加レベル、並びに印加時間をそ
れぞれリアルタイム演算する演算手段と、これら演算さ
れた印加レベル及び印加時間に応じた特定の信号波形を
生成し、該生成した信号波形を前記得られる２値化信号
の交番に同期して前記入力信号及び比較基準信号の少な
くとも一方に印加するヒステリシス波形発生回路とを具
えるようにする。

【００２５】

【作用】前記ノイズ成分をマスクする上で好適なヒステ
リシス成分（量）とは、該波形整形回路が適用される環
境等に応じて柔軟に設定されるべきものである。その意
味で、このようなヒステリシス成分の印加レベル、並び
に印加時間をリアルタイム演算してこれを設定する上記
演算手段をヒステリシス波形発生回路と独立して具える
ことは、ヒステリシス波形発生回路が発生すべきヒステ
リシス波形の高さ及び時間幅についてこれを、上記環境
等に応じた任意の値として設定できることを意味する。

【００２６】また、こうして発生すべきヒステリシス波
形の高さ及び時間幅が決まれば、それに応じた信号波形
を発生する回路も、各種周知のディジタル回路技術を用
いて様々に構成することができる。例えば、( a)前記印
加レベルについての演算値が前記２値化信号の交番に同
期してロードされ、前記印加時間についての演算値に基
づく所定の周期でこのロードされた印加レベルについて
の演算値をダウンカウントするダウンカウンタと、( b)
このダウンカウント値を逐次Ｄ／Ａ変換して前記入力信
号及び比較基準信号の少なくとも一方に印加するＤ／Ａ
コンバータと、によっても、こうしたヒステリシス波形
発生回路は実現される。

【００２７】このように、上記構成を有する波形整形回
路によれば、上記ヒステリシス波形を特定するための高
さ及び時間幅に関する値自体は、上記演算手段を通じて
いわばソフトウェア的に設定され、これら値によって特
定されるヒステリシス波形の上記２値化信号の交番に同
期しての発生は、上記ヒステリシス波形発生回路を通じ
ていわばハードウェア的に実現される。このため、ノイ
ズ成分を確実にマスクする上で所望とされるヒステリシ
ス量を、該波形整形回路が適用される環境等に応じて任
意且つ柔軟に設定できることはもとより、従来のアナロ
グ回路によって構成されていた波形整形回路に比べて、
この期待されるヒステリシス量を正確に得ることができ
るようにもなる。また、ヒステリシス波形発生回路とし
ての上記構成によれば、他のディジタル回路などと併せ
て集積回路化を図ることも容易である。

【００２８】なお、上記演算手段についてはこれを、一
定時間毎に前記２値化信号を取り込みつつ前記ヒステリ
シス成分の印加レベル及び印加時間を演算するようプロ
グラムされたマイクロコンピュータによって構成するこ
とが可能であり、特に、この波形整形回路が前述したエ
ンジンの電子制御システムなどに適用される場合には更
に、この演算手段を構成するマイクロコンピュータとし
て該電子制御用のマイクロコンピュータを流用すること
も可能である。因みに、このようなエンジンの電子制御
システムにあっては、１０ｍ秒に１回程度の割合でエン
ジンの回転数をモニタすればよいことから、上記演算手
段としてこの電子制御用のマイクロコンピュータを流用
しても、それによる該マイクロコンピュータ自身として
の負荷の増大はほとんどない。

【００２９】

【実施例】図１に、この発明にかかる波形整形回路の一
実施例を示す。該実施例の波形整形回路も、先の図１１
に示されるようなエンジンの電子制御システムにあっ
て、エンジンの回転に同期して電磁ピックアップ３に誘
起される交番アナログ信号をその交番周期に対応した２
値化信号として波形整形する回路であるとする。

【００３０】また、同図１に示すＣＰＵ５も、基本的に
は、上記波形整形された信号の２値化周期に基づいてエ
ンジンの回転数を算出するとともに、先のＡ／Ｄコンバ
ータ（図１１参照）を通じて取り込まれる各種センサ情
報を所要に処理して前述した噴射信号や点火信号を出力
するなど、該電子制御システムとして、そのシステム全
体を統括的に制御する部分である。ただしこの実施例で
は、ヒステリシス波形定数の演算手段として、すなわち
同実施例の波形整形回路を構成する要素の１つとしてこ
のＣＰＵ５を流用する。

【００３１】はじめに、この実施例の波形整形回路の構
成、並びにそれら構成要素の機能について説明する。こ
の実施例の波形整形回路において、入力端子４０１は、
電磁ピックアップ３（図１１参照）に誘起された交番ア
ナログ信号が受入される端子である。該入力端子４０１
に入力された交番アナログ信号は、前述した従来の回路
と同様、ダイオードＤ0 によってその半波分がクランプ
された後、抵抗Ｒ１を介してコンパレータ４０２の非反
転入力（＋端子）に加えられる。また、コンパレータ４
０２の反転入力（−端子）には比較基準信号が加えられ
るようになる。

【００３２】また同実施例の回路において、Ａレジスタ
４０３は、コンパレータ４０２から出力される２値化波
形整形信号の論理ハイ・レベル期間に対応してＣＰＵ５
を通じて算出されるヒステリシス波形の高さ、すなわち
ヒステリシスレベルがセットされるレジスタであり、Ｂ
レジスタ４０４は、同２値化波形整形信号の論理ロー・
レベル期間に対応してＣＰＵ５を通じて算出されるヒス
テリシスレベルがセットされるレジスタである。

【００３３】また同様に、Ｃレジスタ４０５は、上記２
値化波形整形信号の論理ハイ・レベル期間に対応してＣ
ＰＵ５を通じて算出されるヒステリシス波形の時間幅
（正確には、後述するダウンカウンタ４０７のカウント
周期）がセットされるレジスタであり、Ｄレジスタ４０
６は、同２値化波形整形信号の論理ロー・レベル期間に
対応してＣＰＵ５を通じて算出されるヒステリシス波形
の時間幅（ダウンカウンタ４０７のカウント周期）がセ
ットされるレジスタである。

【００３４】また、ダウンカウンタ４０７は、上記Ａレ
ジスタ４０３にセットされた値、若しくは上記Ｂレジス
タ４０４にセットされた値がプリセット値としてロード
された後、クロックＣＬＫD に基づいてこのロードされ
たプリセット値をダウンカウントする部分であり、Ｄ／
Ａコンバータ４０８は、このダウンカウントされた値を
図示しない基準電圧に基づき逐次Ｄ／Ａ変換する部分で
ある。これらＤ／Ａ変換された信号は、所望とされるヒ
ステリシス波形として、例えばアナログマルチプレクサ
からなるスイッチ４０９を介して、コンパレータ４０２
の各入力に印加される。なお、これらダウンカウンタ４
０７に対するプリセット値のロードや、スイッチ４０９
の切替えは、シーケンサ４１０を通じて制御される。シ
ーケンサ４１０は、コンパレータ４０２から出力される
２値化波形整形信号の論理内容に応じて、Ａレジスタ４
０３及びＢレジスタ４０４の内容を選択的にダウンカウ
ンタ４０７にロードするとともに、スイッチ４０９のａ
端子及びｂ端子を選択的に切り替える。

【００３５】また、この実施例の回路において、タイマ
４１１及びエクスクルーシブ・ノア回路４１２は、上記
Ｃレジスタ４０５やＤレジスタ４０６にセットされた値
と協働して、上記ダウンカウンタ４０７のカウントクロ
ックＣＬＫD を生成する部分である。

【００３６】すなわち、タイマ４１１は、当該電子制御
システムとしての図示しないシステムクロックに基づ
き、リセット信号ＲＥＳＥＴが加えられる都度、値
「０」から高速にｍビットの計数を開始するものであ
り、この計数値が上記Ｃレジスタ４０５若しくはＤレジ
スタ４０６にセットされたｍビットの値と一致する都
度、エクスクルーシブ・ノア回路４１２を通じて１個の
カウントクロックＣＬＫD が出力される。上記ダウンカ
ウンタ４０７は、このカウントクロックＣＬＫD が出力
される毎に、先のプリセット値を「１」ずつダウンカウ
ントし、タイマ４１１は、同カウントクロックＣＬＫD
が出力される毎に信号ＲＥＳＥＴによってリセットされ
る。なお、Ｃレジスタ４０５にセットされた値とＤレジ
スタ４０６にセットされた値との何れの値をエクスクル
ーシブ・ノア回路４１２に加えるようにするかも、上記
シーケンサ４１０を通じて、所要に切替え制御されるも
のとする。

【００３７】図２は、こうした実施例の波形整形回路の
動作例を示すタイミングチャート、また図３は、ヒステ
リシス波形定数の演算手段としての上記ＣＰＵ５の処理
手順を示すフローチャートであり、以下、これら図２及
び図３を併せ参照して、この実施例の波形整形回路の動
作を更に詳述する。

【００３８】ここでも簡単のため、電磁ピックアップ３
（図１１参照）に誘起される交番アナログ信号が正弦波
形を有しているものとすると、これが入力端子４０１に
入力され且つダイオードＤ0 によってクランプされた電
圧波形ｖ1 は、図２（ａ）に破線にて示す態様の波形と
なる。ここでも、同図２（ａ）に付記する電圧ＶF は、
上記ダイオードＤ0 の順方向電圧を示す。

【００３９】また、図２（ｂ）は、この波形整形回路の
コンパレータ４０２から出力されるとする２値化波形整
形信号ｖ4 についてその時間推移を示している。上記Ｃ
ＰＵ５では、例えば１０ｍ秒毎にこの波形整形信号ｖ4
を取り込み、図３に示される手順にて、該取り込んだ波
形整形信号ｖ4 に応じたヒステリシス波形の波形定数を
演算する。以下に、該ＣＰＵ５において実行されるこれ
ら波形定数についての演算手順を列記する。 ( 1)ＣＰＵ５はまず、上記取り込んだ波形整形信号ｖ4
からそのパルス周期Ｔを算出し（図３ステップＳＴ
１）、この算出したパルス周期Ｔに基づいてエンジンの
回転数Ｎを計算する（図３ステップＳＴ２）。 ( 2)こうしてエンジン回転数Ｎが求まると、ＣＰＵ５は
次いで、上記入力電圧波形ｖ1 に対してマスクすべきヒ
ステリシス電圧ＶMSKH（図２（ａ）参照）、及び比較基
準信号に対してマスクすべきヒステリシス電圧ＶMSKL
（図２（ａ）参照）を、この求めたエンジン回転数Ｎの
関数、すなわち ＶMSKH＝ｆ（Ｎ） ＶMSKL＝ｆ（Ｎ） として計算する（図３ステップＳＴ３）。上記入力電圧
波形ｖ1 に重畳されるノイズがこのエンジン回転数Ｎに
依存することは前述した通りであり、ここでこうしてエ
ンジン回転数Ｎの関数としてこれら各ヒステリシス電圧
ＶMSKH及びＶMSKLを求めることで、重畳されているノイ
ズ成分も確実にマスクされるようになる。なお、これら
ヒステリシス電圧ＶMSKH及びＶMSKLの算出には例えば、
各種エンジン回転数Ｎの値に応じて予め経験的に求めた
電圧ＶMSKH及びＶMSKLの値（実際には上記ダウンカウン
タ４０７によるカウント数に対応した値として設定され
る）をそれぞれＲＯＭなどにテーブルとして登録してお
き、その都度得られるＮの値に応じてそれら該当する電
圧ＶMSKH及びＶMSKLの値を読み出す、等の方法を用いる
ことができる。 ( 3)こうしてヒステリシス電圧ＶMSKH及びＶMSKLを求め
たＣＰＵ５は、それら値（ダウンカウンタ４０７による
カウント数に対応した値）をそれぞれ上記Ａレジスタ４
０３及びＢレジスタ４０４にセットする（図３ステップ
ＳＴ４）。 ( 4)次にＣＰＵ５は、上記算出したパルス周期Ｔに応じ
て、それぞれその４０％程度の時間となるよう、入力電
圧波形ｖ1 及び比較基準信号に対する上記ヒステリシス
電圧ＶMSKH及びＶMSKLの印加時間、すなわちマスク時間
ＴMSKH及びＴMSKLを計算する（図３ステップＳＴ５）。
これは例えば、 ＴMSKH＝０．４Ｔ ＴMSKL＝０．４Ｔ として計算される。そしてこれらマスク時間ＴMSKH及び
ＴMSKLは、図２（ｃ）に付記される時間ＴMSKH及びＴMS
KLにそれぞれ相当する。前記電磁ピックアップ３（図１
１参照）に誘起される交番アナログ信号が正弦波形を有
していない場合には、これらマスク時間として所望され
る比率も自ずと変わってくる。また、この誘起される交
番アナログ信号に対するノイズの重畳位相が変化する場
合であっても、これらマスク時間を調整することで対処
可能となる。 ( 5)こうしてマスク時間ＴMSKH及びＴMSKLを求めると、
ＣＰＵ５は更に、これら求めたマスク時間ＴMSKH及びＴ
MSKLで上記ダウンカウンタ４０７でのダウンカウントが
終了されるよう、それらマスク時間に見合ったカウント
クロックＣＬＫDの周期を計算する（図３ステップＳＴ
６）。因みに、マスク時間ＴMSKHに見合ったカウントク
ロックＣＬＫD の周期は、これをΔＴMSKHとすると、 ΔＴMSKH＝ＴMSKH／Ａレジスタへのセット値 によって求められ、マスク時間ＴMSKLに見合ったカウン
トクロックＣＬＫD の周期は、これをΔＴMSKLとする
と、 ΔＴMSKL＝ＴMSKL／Ｂレジスタへのセット値 によって求められる。 ( 6)ＣＰＵ５は最後に、こうして求めたカウントクロッ
クＣＬＫD の周期ΔＴMSKH及びΔＴMSKLをタイマ４１１
のクロック周期で除した値を、それぞれ上記Ｃレジスタ
４０５及びＤレジスタ４０６にセットする（図３ステッ
プＳＴ７）。

【００４０】ＣＰＵ５の以上の処理によって、Ａレジス
タ４０３及びＢレジスタ４０４にはヒステリシス電圧Ｖ
MSKH及びＶMSKLが、またＣレジスタ４０５及びＤレジス
タ４０６にはカウントクロックＣＬＫD の周期ΔＴMSKH
及びΔＴMSKLがそれぞれセットされる。

【００４１】以下では、これらレジスタ４０３〜４０６
に対し、上記各々該当する値が既にセットている前提の
もとで、同実施例の回路の動作を順次説明する。いま、
図２（ａ）に示されるように、０Ｖを中心として交番す
る入力アナログ信号ｖ1 の増大に伴い、時刻ｔ0 におい
てコンパレータ４０２の２値化波形整形出力ｖ4 （図２
（ｂ）参照）が立ち上がると、シーケンサ４１０は、こ
れに応じて ・Ａレジスタ４０３にセットされているヒステリシス電
圧ＶMSKHの値をダウンカウンタ４０７にロードする ・Ｃレジスタ４０５にセットされているカウントクロッ
クＣＬＫD の周期ΔＴMSKHの値をエクスクルーシブ・ノ
ア回路４１２に与える ・スイッチ４０９をａ端子側に切り替える といった制御を実行する。

【００４２】これによりダウンカウンタ４０７は、上記
ヒステリシス電圧ＶMSKHの値に対応したカウントプリセ
ット値から、上記周期ΔＴMSKHにて与えられるカウント
クロックＣＬＫD （図２（ｄ）参照）に基づくダウンカ
ウントを開始し、そのカウント値をＤ／Ａ変換するＤ／
Ａコンバータ４０８からは、図２（ｃ）の時刻ｔ0 以降
に示される形状を有するヒステリシス波形をもって、そ
のマスク電流ｉ1 が出力されるようになる。

【００４３】このため、コンパレータ４０２の非反転入
力端子（＋）への入力電圧ｖ2 は同図２（ａ）に示され
るように、はじめ（ｖ1 ＋Ｒ１・ＩMSKH）、すなわち
（ｖ1＋ＶMSKH）に持ち上げられ、その後上記ダウンカ
ウンタ４０７のダウンカウント態様に応じて、この持ち
上げ量（ｖ2 −ｖ1 ）もリニアに減少する。そして、上
記時刻ｔ0 からマスク時間ＴMSKHだけ経過した時点で、
この持ち上げ量（ｖ2 −ｖ1 ）が「０」となり、該入力
電圧ｖ2 は電圧ｖ1 と等しくなる。

【００４４】更にその後、同入力信号ｖ2 （＝ｖ1 ）の
減少に伴い、時刻ｔ1 においてコンパレータ４０２の２
値化波形整形出力ｖ4 （図２（ｂ）参照）が立ち下がる
と、シーケンサ４１０は、これに応じて ・Ｂレジスタ４０４にセットされているヒステリシス電
圧ＶMSKLの値をダウンカウンタ４０７にロードする ・Ｄレジスタ４０６にセットされているカウントクロッ
クＣＬＫD の周期ΔＴMSKLの値をエクスクルーシブ・ノ
ア回路４１２に与える ・スイッチ４０９をｂ端子側に切り替える といった制御を実行する。

【００４５】これによりダウンカウンタ４０７は、上記
ヒステリシス電圧ＶMSKLの値に対応したカウントプリセ
ット値から、上記周期ΔＴMSKLにて与えられるカウント
クロックＣＬＫD （図２（ｄ）参照）に基づくダウンカ
ウントを開始し、そのカウント値をＤ／Ａ変換するＤ／
Ａコンバータ４０８からは、図２（ｃ）の時刻ｔ1 以降
に示される形状を有するヒステリシス波形をもって、そ
のマスク電流ｉ1 が出力されるようになる。

【００４６】そしてこの場合には、コンパレータ４０２
の反転入力端子（−）への比較基準電圧ｖ3 が同図２
（ａ）に示されるように、はじめ（Ｒ２・ＩMSKL）、す
なわちＶMSKLに持ち上げられ、その後上記ダウンカウン
タ４０７のダウンカウント態様に応じてリニアに減少す
る。またこの場合には、上記時刻ｔ1 からマスク時間Ｔ
MSKLだけ経過した時点で、この比較基準電圧ｖ3 が０Ｖ
となる。

【００４７】このように、この実施例の波形整形回路に
おいても、波形整形信号として入力信号が比較基準信号
より大きい旨示す２値化第１レベルの信号を得る期間、
及び同波形整形信号として入力信号が比較基準信号より
小さい旨示す２値化第２レベルの信号を得る期間で、そ
れぞれ入力信号と比較基準信号との相対的なレベル差を
助長するヒステリシスを持たせることができるようにな
る。このため、この実施例の回路によっても、基本的
に、先の図１３に示されるような態様で、ノイズ成分が
波形整形に及ぼす影響を回避することができる。

【００４８】しかもこの実施例の回路においては、上記
ヒステリシスの大きさ（電圧）及び時間幅に関する値自
体は、ＣＰＵ（マイクロコンピュータ）を通じていわば
ソフトウェア的に設定され、これら値によって特定され
るヒステリシス波形の上記２値化信号の交番に同期して
の発生のみが、上記シーケンサ、ダウンカウンタ及びＤ
／Ａコンバータ等をはじめとするハードウェアによって
実現されるため、上述のように、入力信号に重畳される
ノイズの大きさや位相がエンジンの回転数に応じて変化
するような特殊な環境にあっても、それらノイズ成分を
確実にマスクすることのできるヒステリシス波形を任意
に、しかも容易に設定することができるようになる。

【００４９】また、この実施例の波形整形回路によれ
ば、先の図１２に例示したような、アナログ回路によっ
て構成されている従来の波形整形回路に比べて、上記期
待されるヒステリシス量をより正確に得ることができる
ようにもなる。

【００５０】そしてこの実施例の回路によれば、他のデ
ィジタル回路などと併せて集積回路化を図ることも容易
である。なおこの実施例では、ヒステリシス波形定数の
演算手段として、エンジン電子制御用のＣＰＵ５を流用
するようにしたが、このような電子制御システムが１０
ｍ秒に１回程度の割合でエンジンの回転数をモニタすれ
ばよいことは前述した通りであり、ヒステリシス波形定
数の演算手段として流用したことによる該ＣＰＵ５自身
の負荷の増大はほとんどない。

【００５１】図４に、この発明にかかる波形整形回路の
他の実施例を示す。この実施例の回路は、同図４に示さ
れるように、前記Ｄ／Ａコンバータ４０８の部分をいわ
ゆるディザー方式の８ビットＤ／Ａコンバータ８０によ
って構成したものである。またそれにともない、先のダ
ウンカウンタ４０７についてもこれをアップ・ダウンカ
ウンタ７０に代えている。該アップ・ダウンカウンタ７
０のアップカウント／ダウンカウントの切替えは、シー
ケンサ４１０を通じて行われるものとする。

【００５２】またこの実施例の回路において、先の図１
に示した実施例の回路と同一の要素にはそれぞれ同一の
符号を付して示しており、これら要素についての重複す
る説明は割愛する。

【００５３】さて、この図４に示す波形整形回路におい
ては、入力端子４０１に入力される前記交番アナログ信
号、及びアップ・ダウンカウンタ７０から出力される８
ビットのカウント信号が上記ディザー方式のＤ／Ａコン
バータ８０に与えられ、該Ｄ／Ａコンバータ８０の出力
が、２値化波形整形信号としてＣＰＵ５に加えられる。

【００５４】Ｄ／Ａコンバータ８０は、上記入力端子４
０１に接続されるバッファ回路、及びスイッチＳ100 、
Ｓ105 に加え、大きくは、スイッチＳ101 〜Ｓ104 とコ
ンデンサＣ1 〜Ｃ4 とによって構成される電荷分配回路
８１、スイッチＳ1 〜Ｓ32とラダー抵抗とによって構成
される電圧分配回路８２、そして、比較基準電圧Ｖref
をもとにこれら回路８１及び８２によるＤ／Ａ変換出力
との比較を行い、その結果を上記２値化波形整形信号と
して出力するコンパレータ８３をそれぞれ具えて構成さ
れている。

【００５５】なお、このＤ／Ａコンバータ８０におい
て、上記比較基準電圧Ｖref は、Ｄ／Ａ変換参照電圧Ｖ
A の（１／２）の電圧に設定されるものとする。また、
上記Ｄ／Ａ変換出力は、その上位４ビット分が電荷分配
回路８１を通じた電荷再分配によって決定され、その下
位４ビット分が電圧分配回路８２を通じた電圧分配態様
によって決定される。

【００５６】また、上記スイッチＳ100 及びＳ105 をは
じめ、上記電荷分配回路８１及び電圧分配回路８２に配
設される各スイッチの切替えタイミングは、該実施例の
波形整形回路が適用されるエンジンの電子制御システム
のシステムクロックに基づき制御されるものとする。

【００５７】図５〜図７はそれぞれ、このＤ／Ａコンバ
ータ８０の動作原理を説明したものであり、以下、これ
ら図５〜図７を併せ参照して、該Ｄ／Ａコンバータ８０
の動作を説明する。

【００５８】Ｄ／Ａコンバータ８０は、上記システムク
ロックが論理ロー・レベルにあるとする初期状態におい
ては、スイッチＳ100 及びＳ105 はオンに、また電荷分
配回路８１を構成するスイッチＳ101 〜Ｓ104 は、図４
に図示される通りそれぞれ上記スイッチＳ100 側（ａ端
子側）に接続されるよう切替え制御される。これにより
該Ｄ／Ａコンバータ８０は、実質的に図５（ａ）に示さ
れる回路構成となる。ここで、コンデンサ容量の「８
Ｃ」とは、電荷分配回路８１におけるコンデンサＣ1 の
容量「Ｃ」、コンデンサＣ2 の容量「Ｃ」、コンデンサ
Ｃ3 の容量「２Ｃ」、及びコンデンサＣ4 の容量「４
Ｃ」が全て加算された値である。

【００５９】次に、上記システムクロックが立ち上がっ
て論理ハイ・レベルになると、上記スイッチＳ100 及び
Ｓ105 はオフに、また電荷分配回路８１のスイッチＳ10
1 は電圧分配回路８２のスイッチＳ1 〜Ｓ32側（ｂ端子
側）に、そして電荷分配回路８１の残りのスイッチＳ10
2 〜Ｓ104 及び電圧分配回路８２のスイッチＳ1 〜Ｓ32
はアップ・ダウンカウンタ７０から出力される８ビット
のカウント値に応じた状態にそれぞれ切替え制御され
て、同Ｄ／Ａコンバータ８０は、上記コンパレータ８３
を通じての比較状態となる。このとき、コンパレータ８
３の非反転入力（＋端子）に加わる電圧ｖ1 は、 ｖ1 ＝［｛３２ｎ＋（Ｌ−０．５）｝／２５６］・ＶA −ｖin ただしここで、 ｖin：システムクロックが立ち上がった瞬間の入力信号
電圧 ＶA ：Ｄ／Ａ変換参照電圧 ｎ ：コンデンサＣ2 〜Ｃ4 のうち、システムクロック
が論理ハイ・レベルの期間に電圧ＶA に接続される容量
比の合計値（０≦ｎ≦７） Ｌ ：スイッチＳ1 〜Ｓ32のうち、システムクロックが
論理ハイ・レベルの期間にオンとなるスイッチの番号
（１≦ｎ≦３２） となり、該Ｄ／Ａコンバータ８０は、実質的に、図５
（ｂ）に示される回路構成となる。

【００６０】ここで、この比較状態にあるＤ／Ａコンバ
ータ８０の回路状態に鑑みると、次のことがいえる。す
なわち、上記コンパレータ８３の反転入力（−端子）に
与える比較基準電圧Ｖref を、上述のようにＤ／Ａ変換
参照電圧ＶA の（１／２）の電圧に設定しておけば、し
たがって例えば、Ｄ／Ａ変換参照電圧ＶA が５Ｖである
とするときにこの比較基準電圧Ｖref を２．５Ｖにして
おけば、０Ｖを中心に交番する入力信号に対し、等価的
には、±Ｖref （＝ＶA ／２）の範囲、すなわち±２．
５Ｖの範囲で同コンパレータ８３における比較電圧を設
定することができる。そしてこのことは図示すると、実
質的に図５（ｂ）に示される回路構成となる、すなわち
ここでの電圧設定例によれば図６（ａ）に示される態様
となる該Ｄ／Ａコンバータ８０は、コンパレータ８３の
比較電圧設定態様を上記の如く移動して考えることで、
実質的に図６（ｂ）に示される回路状態と等価となるこ
とを意味する。

【００６１】因みに、この図６（ｂ）に示す回路状態と
は、該Ｄ／Ａコンバータ８０への入力信号電圧ｖinに対
して、コンパレータ８３の比較基準電圧、すなわち２値
化閾値の方を±２．５Ｖの範囲で積極的に変化させるこ
とを意味するものであり、結局これら入力信号電圧ｖin
と比較基準電圧［｛（ｍ−０．５）／２５６｝・ＶA−
Ｖref ］との関係についてもこれを、先のアップ・ダウ
ンカウンタ７０によるカウント設定に応じて、例えば図
７（ａ）に示される態様とすることができることを意味
する。図７（ｂ）に、これら入力信号電圧ｖin及び比較
基準電圧［｛（ｍ−０．５）／２５６｝・ＶA −Ｖref
］のこうした関係に基づくコンパレータ８３の２値化
波形整形出力ｖ2 を併せ示す。なお、図６におけるｍと
は、上記式における［｛３２ｎ＋（Ｌ−０．５）｝／２
５６］に相当する変数であって、ｎ及びＬの上記の定義
によって１〜２５６の値をとる。

【００６２】図８〜図１０は、こうした原理に基づく該
実施例波形整形回路の実際の動作についてその一例を示
したものであり、次に、これら図８〜図１０をも併せ参
照して、同実施例の回路の動作を更に具体的に説明す
る。Ｄ／Ａコンバータ８０が、システムクロックの論理
レベル推移に伴って初期状態と比較状態との２つの状態
をとることは上述した通りである。初期状態とは換言す
ると、スイッチＳ100 を閉じて入力信号電圧ｖinをサン
プリングしている期間に相当する状態であり、また比較
状態とは換言すると、このサンプリングされた入力信号
電圧ｖinを電荷分配回路８１にホールドしている期間に
相当する状態である。このようにこのＤ／Ａコンバータ
８０においては、上記システムクロックに同期して、こ
れらサンプリング期間とホールド期間とが交互に繰り返
されるようになる。

【００６３】図８は、このようなサンプリング期間とホ
ールド期間とにおける上記スイッチＳ100 〜Ｓ105 、及
びＳ1 〜Ｓ32の状態遷移例を示している。これら各スイ
ッチは、アップ・ダウンカウンタ７０から出力される８
ビットカウント値に応じて、同図８に例示するような切
替え内容が予め設定されており、それら各対応するカウ
ント値が維持されている期間毎に、こうした状態遷移を
繰り返す。

【００６４】さて、以下に説明する動作例では、一例と
して図９（ａ）に示される態様でのヒステリシスを実現
すべく、すなわちアップ・ダウンカウンタ７０からは同
図９（ｂ）に示される態様でのカウント出力が得られる
ように、Ａレジスタ４０３、Ｂレジスタ４０４、Ｃレジ
スタ４０５、及びＤレジスタ４０６にセットする値が決
められるものとする。

【００６５】すなわちここでは、前記ヒステリシスレベ
ルＶMSKH及びＶMSKLとして共に、アップ・ダウンカウン
タ７０のカウント数「７」に相当する電圧シフトをコン
パレータ８３の非反転入力（＋端子）信号（ｖref −ｖ
in）に対して与えるべく演算がＣＰＵ５を通じて既に実
行され（図３ステップＳＴ３参照）、その結果、Ａレジ
スタ４０３には、値「１２８」から上記ヒステリシスレ
ベルＶMSKH「７」を減じた値「１２１」がセットされ、
Ｂレジスタ４０４には、値「１２８」に上記ヒステリシ
スレベルＶMSKL「７」を加えた値「１３５」がセットさ
れる。また、Ｃレジスタ４０５には、カウントクロック
ＣＬＫD の周期ΔＴMSKHとして、前述したマスク時間Ｔ
MSKHをもとにこれを上記ヒステリシスレベルＶMSKH
「７」で割った値を更にタイマのクロック周期で割った
値、すなわち ΔＴMSKH＝ＴMSKH／ＶMSKH「７」／ＴTCK ただし、ＴTCK はタイマのクロック周期 がセットされ、Ｄレジスタ４０６には同様に、カウント
クロックＣＬＫD の周期ΔＴMSKLとして、前述したマス
ク時間ＴMSKLをもとにこれを上記ヒステリシスレベルＶ
MSKL「７」で割った値を更に上記タイマのクロック周期
ＴTCK で割った値、すなわち ΔＴMSKL＝ＴMSKL／ＶMSKL「７」／ＴTCK がセットされる。そしてこの場合、シーケンサ４１０
は、同図９（ｃ）に示される態様でコンパレータ８３か
ら出力されるとする２値化波形整形信号ｖ2 に基づき、
その論理ロー・レベル期間ではアップカウントし、その
論理ハイ・レベル期間ではダウンカウントするよう、上
記アップ・ダウンカウンタ７０のカウント形態を制御す
る。なお、アップ・ダウンカウンタ７０自身は、アップ
カウント時であれ、ダウンカウント時であれ、上記値
「１２８」に達したところで該値「１２８」を維持する
ような構成になっているとする。この「１２８」という
値は、８ビットカウンタの最大計数値「２５６」の半分
の値であり、この実施例では、この値「１２８」をもっ
てヒステリシスによるマスク量を「０」としている。

【００６６】こうした設定により、アップ・ダウンカウ
ンタ７０からは図９（ｂ）に示される態様でそのカウン
ト値が出力されることとなる。またこれを受入するＤ／
Ａコンバータ８０では、これらカウント値に基づいて先
の図８に例示した態様でのスイッチングを繰り返し、そ
の結果、コンパレータ８３の比較基準電圧Ｖref に対
し、同図９（ａ）に電圧ｖ1 として示される信号をその
非反転入力（＋端子）に発生するようになる。なお、こ
の図９（ａ）に示す電圧ｖ1 において、その０Ｖ線との
間に引いた無数の縦線は、前述したシステムクロックの
周期をイメージしたものであり、例えば図中にＺ領域と
して示した部分を拡大して示すと図１０のようである。
因みにこの図１０においては、クロック周期ＴCLK のう
ち、論理ロー・レベルにある期間において前記サンプリ
ングが行われ、論理ハイ・レベルにある期間において前
記ホールドが行われることを示している。またこの場
合、ＣＰＵ５においても、システムクロックに同期し
て、上記コンパレータ８３による２値化出力を読み込む
こととなる。図９（ｃ）では、こうしたイメージを併せ
図示している。また参考までに、先の図８は、図９
（ｂ）でいうＴ7 期間〜Ｔ10期間での上記各スイッチの
状態推移に対応している。

【００６７】以上、図９（ａ）〜（ｃ）からも明かなよ
うに、ディザー方式のＤ／Ａコンバータを用いるこの実
施例の波形整形回路によっても、先の図１に示した実施
例の回路と実質的に等価な態様を持って、入力信号ｖin
に重畳されるとするノイズをマスクでき、ひいてはそれ
らノイズ成分の波形整形に及ぼす影響を回避できること
がわかる。

【００６８】なお、上記各実施例は何れも、エンジンの
電子制御システムに適用されることを想定して、図１３
に例示したようなランプ波形状のヒステリシス波形を得
ることを前提にそれらハードウェアを構成したが、該ヒ
ステリシス波形の形状は任意であり、他に例えば、鋸歯
状波形状のヒステリシス波形を発生する回路、三角波形
状のヒステリシス波形を発生する回路、或いは方形波形
状のヒステリシス波形を発生する回路、そして更には、
これら波形が合成された形状を有するヒステリシス波形
を発生する回路等々、任意の回路を採用することができ
る。要は、これら発生されるヒステリシス波形の波形定
数さえ、ソフトウェア的に任意に演算、設定できるもの
であればよい。

【００６９】また同様に、上記各実施例は何れも、エン
ジンの電子制御システムに適用されることを想定して、
その電子制御に用いられるマイクロコンピュータ（ＣＰ
Ｕ）を、上記波形定数を演算設定する演算手段として流
用するようにしたが、これとて任意であり、該演算手段
を電子制御用のマイクロコンピュータ（ＣＰＵ）と別途
に具える構成としても勿論よい。

【００７０】また、この発明にかかる波形整形回路が、
エンジンの電子制御システム以外のシステムに対しても
同様に適用可能であることは勿論であり、交番アナログ
信号として入力される信号の該交番周期に対応した２値
化信号が必要とされる全てのシステムに対して、その入
力信号に重畳されるノイズ成分の影響を良好に回避した
信頼性の高い波形整形信号を呈することができる。

【００７１】

【発明の効果】以上説明したように、この発明によれ
ば、ノイズ成分を確実にマスクする上で所望とされるヒ
ステリシス量を、当該波形整形回路が適用される環境等
に応じて任意且つ柔軟に設定することができる。

【００７２】しかもこの発明によれば、従来のアナログ
回路によって構成されていた波形整形回路に比べて、こ
の期待されるヒステリシス量を正確に得ることができる
ようにもなる。

【００７３】また、この発明の構成によれば、他のディ
ジタル回路などと併せて集積回路化を図ることも容易で
ある。

【図面の簡単な説明】

【図１】この発明にかかる波形整形回路の一実施例につ
いてそのハードウェア構成を示すブロック図である。

【図２】図１に示される実施例波形整形回路の動作例を
示すタイミングチャートである。

【図３】図１に示されるＣＰＵが同実施例波形整形回路
の演算手段として実行する演算処理の処理手順を示すフ
ローチャートである。

【図４】この発明にかかる波形整形回路の他の実施例に
ついてそのハードウェア構成を示すブロック図である。

【図５】図４に示されるＤ／Ａコンバータのそれぞれ初
期状態（サンプル期間）と比較状態（ホールド期間）と
における等価回路を示す回路図である。

【図６】同Ｄ／Ａコンバータの比較状態（ホールド期
間）における更なる等価回路を示す回路図である。

【図７】図４に示されるＤ／Ａコンバータの動作原理を
示すタイミングチャートである。

【図８】同Ｄ／Ａコンバータにおける各スイッチの入力
カウント値に応じた状態遷移例を示す説明図である。

【図９】図４に示される実施例波形整形回路の動作例を
示すタイミングチャートである。

【図１０】図９のＺ領域部分についてこれを拡大して示
すタイミングチャートである。

【図１１】エンジンの電子制御システムについてその概
略構成を示すブロック図である。

【図１２】同電子制御システムに採用されている従来の
波形整形回路についてその構成例を示すブロック図であ
る。

【図１３】図１２に示される従来の波形整形回路の動作
原理を示すタイミングチャートである。

【符号の説明】

１…シグナルロータ、２…クランク角検出用の突起、３
…電磁ピックアップ、４…波形整形回路、５…マイクロ
コンピュータ（ＣＰＵ）、６…Ａ／Ｄコンバータ、７…
入力バッファ、４１、４０１…入力端子、４２、８３、
４０２…コンパレータ、４３、４４…ランプ電流波形発
生回路、４５…Ｆ−Ｖ変換器、７０…アップ・ダウンカ
ウンタ、８０…ディザー方式Ｄ／Ａコンバータ、８１…
電荷分配回路、８２…電圧分配回路、４０３、４０４、
４０５、４０６…レジスタ、４０７…ダウンカウンタ、
４０８…Ｄ／Ａコンバータ、４０９…スイッチ、４１０
…シーケンサ、４１１…タイマ、４１２…エクスクルー
シブ・ノア回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 英人 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】交番アナログ信号として入力される入力信
   号と比較基準信号とをコンパレータによって比較するこ
   とにより該入力信号をその交番周期に対応した２値化信
   号として波形整形するに、該２値化信号として入力信号
   が比較基準信号より大きい旨示す２値化第１レベルの信
   号を得る期間、及び同２値化信号として入力信号が比較
   基準信号より小さい旨示す２値化第２レベルの信号を得
   る期間で、それぞれ入力信号と比較基準信号との相対的
   なレベル差を助長するヒステリシスを持たせ、これら持
   たせたヒステリシス成分を通じて前記入力信号に混入さ
   れるノイズ成分をマスクする波形整形回路において、 波形整形信号として得られる前記２値化信号の交番周期
   に基づき、前記ノイズ成分をマスクする上で好適なヒス
   テリシス成分の印加レベル、並びに印加時間をそれぞれ
   リアルタイム演算する演算手段と、 これら演算された印加レベル及び印加時間に応じた特定
   の信号波形を生成し、該生成した信号波形を前記得られ
   る２値化信号の交番に同期して前記入力信号及び比較基
   準信号の少なくとも一方に印加するヒステリシス波形発
   生回路と、 を具えることを特徴とする波形整形回路。