JP2002261591A - 不正確な発振器を利用した正確な時間遅延システム及び方法 - Google Patents

Abstract

(57)【要約】 【課題】不正確な発振器を用いて正確な遅延トリガを発
生させる 【解決手段】時間遅延システムにおいて、所定期間にお
ける、正確な発振器から正確なクロック信号２８０の周
期数を第一のカウンタ２２０により計数する。ディジタ
ル処理装置２４０は、該計数値と、所定の期間における
不正確な発振器２００から供給する不正確なクロック信
号２１５の周期数と、正確なクロック信号２８０の周期
と、所望の時間遅延とを用いて、所望の時間遅延に相当
する所望の不正確なクロック信号の周期数を計算する。
次に、第２のカウンタ２６０が、所望の数に達するま
で、不正確なクロック信号の周期数を計数し、その時点
で、所望の時間遅延が経過したことを表す信号を発生す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所定の時間が経過
するとトリガを発生する時間遅延システム

【０００２】

【従来の技術】最新の電子装置のユーザの間で主たる関
心事は、電力消費である。例えば、関連バッテリの再充
電前に、ユーザが特定の携帯用電子製品を動作させるこ
とが可能な時間長は、一般に、大部分の消費者にとって
主たる購買の考慮事項である。従って、大部分の電子装
置設計者の主たる目標は、その製品設計の電力消費を低
減することにある。

【０００３】このため、多くの電子コンポーネント・メ
ーカは、通常の「大電力」状態以外に、「小電力」モー
ドを備えた集積回路（ＩＣ）を供給している。（「スタ
ンバイ」または「スリープ」・モードといった、より小
さい電力状態に関する他の表示も存在する。さらに、多
くのＩＣは、それぞれ、それ自体の機能性及び電力消費
レベルを備えた、いくつかの異なる小電力レベルを実施
する。）電子装置設計者は、その製品設計にこれらのＩ
Ｃを組み込み、ＩＣの小電力モードを慎重に利用して、
製品によって消費される電力を可能性のある最少の量に
し、同時に、ユーザの期待する機能性及び性能が得られ
るようにする。

【０００４】一般に、ＩＣを小電力状態にすると、ＩＣ
の主たる機能性が使用禁止になる。小電力モードの間、
高周波クロック信号及び入力／出力（Ｉ／Ｏ）ドライバ
を含むＩＣ内の多くの回路は、基本的にオフになり、そ
の結果、電力はほとんど消費されない。ＩＣが小電力モ
ードの終了を必要とする機能を実施することが必要であ
ると判定されると、「ウェーク・アップ」信号を用い
て、小電力モードが終了させられ、これによって、回路
は完全に機能する大電力状態になる。

【０００５】ウェーク・アップ信号の共通例の１つは、
ＩＣの一部が小電力モードになると、トリガされる時間
遅延回路の出力である。ＩＣの一部が小電力モードにあ
った所望の時間長が経過すると、時間遅延回路は、ウェ
ーク・アップ信号を発生して、ＩＣの小電力部分をその
通常の大電力状態に戻す。時間遅延回路は、一般に、小
電力状態にあるＩＣ回路の一部を周期的に再起動して、
小電力状態に戻る前に特定の機能を実施させなければな
らない場合に、この役割に利用される。こうした時間遅
延回路は、図１に示すように、低域フィルタとして構成
された、精密コンデンサと直列に精密抵抗器Ｒ１によっ
て実施される。多くの電子装置用途にとって、時間遅延
回路の正確度がある程度重要になるので、通常は、外部
精密コンポーネントが用いられる。この回路の時定数
は、ウェーク・アップ信号入力の働きをするＩＣ入力の
しきい値電圧と共に、ＩＣの小電力部分が再起動される
までの時間遅延（電圧Ｖｓｔａｒｔがハイになる時と電
圧Ｖｄｅｌａｙがハイになる時との間の遅延）を決定す
る。あいにく、こうした解決法では、ウェーク・アップ
信号のためだけに、比較的高価な外部コンポーネント、
関連基板上におけるコンポーネントを収容するための貴
重なスペース、及び、ＩＣパッケージ・ピンが必要にな
る。

【０００６】ウェーク・アップ機能のための余分なＩＣ
パッケージ・ピン、高価な外部コンポーネント、及び、
追加回路基板スペースの必要をなくすため、ウェーク・
アップ信号を発生する回路は、小電力が可能なＩＣで実
施することが可能である。例えば、安定した正確なクロ
ック信号を発生する極めて正確な基板上水晶または振動
子発振器によって駆動される内部タイマ回路を、こうし
た目的に利用することが可能である。しかし、こうした
正確な発振器は、一般に、数十〜数百ミリアンペアの電
流を消費するので、小電力モードにおいてオフにすべき
大電力回路になる。さらに、こうした発振器の優れた正
確さは、ただ単に、ウェーク・アップ時間遅延回路に適
用する場合に必要というわけではない。リング発振器ま
たは弛張発振器のような他のタイプの発振回路を利用し
て、時間遅延回路を駆動することが可能である。あいに
く、こうした小電力発振器は、かなり不安定で、不正確
であり、その動作周波数は、ＩＣプロセス、供給電圧、
及び、動作温度の変化に対して２倍または３倍ほど変動
する。ＩＣ用途の大部分について、不正確な発振器のこ
うした周波数変動は、ウェーク・アップ時間遅延回路に
許容し得るものではない。

【０００７】

【発明が解決しようとする課題】本発明の目的は、正確
な時間遅延信号を発生する、不正確な発振器を利用した
時間遅延回路を提供することにある。

【０００８】

【課題を解決するための手段】本明細書に解説の本発明
による特定の実施態様によれば、正確な時間遅延回路の
一部として不正確な発振器を利用する有用な方法が得ら
れる。おそらく高周波発振器によって発生する正確なク
ロック信号は、その間、正確なクロック信号が得られな
くなる所望の時間遅延の開始前に、不正確な発振器の較
正を行う働きをする。所望の時間遅延を開始することに
なると、あらかじめ収集された較正情報を利用し、不正
確な発振器を用いて、正確な遅延を生じさせる。

【０００９】本発明の実施態様の１つでは、時間遅延シ
ステムは、正確な高周波クロック信号を入力信号として
利用する。時間遅延回路は、正確なクロック信号に関す
る周波数よりも周波数が低い、不正確なクロック信号を
発生する不正確な発振器を備えている。第１のクロック
・カウンタ回路は、不正確なクロック信号の既知の部分
において生じる正確なクロック信号の周期数をカウント
する。ディジタル処理装置は、不正確なクロック信号の
所定の部分における周期数、正確なクロック信号の周
期、及び、所望の時間遅延と共に、第１のクロックカウ
ンタ回路によってカウントされた周期数を利用して、所
望の時間遅延に相当する所望の不正確なクロック信号の
周期数を計算する。次に、第２のクロック・カウンタ回
路が、所望の数に達するまで、不正確なクロック信号の
周期数をカウントし、その時点で、所望の時間遅延が経
過したことを表す信号を発生する。

【００１０】本発明の第２の実施態様では、正確なクロ
ック信号の周波数より周波数が高い、不正確なクロック
信号を発生する不正確な発振器の利用が必要とされる。
これらの条件を考慮して、第１のクロック・カウンタ回
路は、正確なクロック信号の既知の部分において生じる
不正確なクロック信号の周期数をカウントする。ディジ
タル処理装置は、次に、正確な発振器信号の所定の部分
における周期数、正確なクロック信号の周期、及び、所
望の時間遅延と共に、第１のクロックカウンタ回路によ
ってカウントされた周期数を利用して、所望の時間遅延
に相当する所望の不正確なクロック信号の周期数を計算
する。次に、前述の実施態様の場合と同様、第２のクロ
ック・カウンタ回路が、所望の数に達するまで、不正確
なクロック信号の周期数をカウントし、その時点で、所
望の時間遅延が経過したことを表す信号を発生する。

【００１１】もう１つの実施態様では、時間遅延を実施
する方法が、不正確なクロック信号の周波数が、正確な
クロック信号の周波数より低いものと仮定して、不正確
なクロック信号の所定の部分において生じる、正確なク
ロック信号の周期数をカウントするステップから開始さ
れる。次に、カウント・ステップからの周期数、不正確
な発振器信号の所定の部分における周期数、及び、正確
なクロック信号の周期を利用して、所望の時間遅延に相
当する正確なクロック信号の所望の周期数が計算され
る。次に、不正確な発振器信号の所望の周期数がカウン
トされ、所望の時間遅延が経過したことが表示される。

【００１２】もう１つの実施態様は、不正確なクロック
信号の周波数が正確なクロック信号の周波数より高い場
合に用いられる。まず、不正確なクロック信号の所定の
部分において生じる不正確なクロック信号の周期数がカ
ウントされる。次に、カウント・ステップからの周期
数、正確な発振器信号の所定の部分における周期数、及
び、正確なクロック信号の周期を利用して、所望の時間
遅延に相当する正確なクロック信号の所望の周期数が計
算される。次に、前述の方法の実施態様の場合と同様、
不正確な発振器信号の所望の周期数がカウントされ、そ
の後、所望の時間遅延が経過したことが表示される。

【００１３】本発明の他の態様及び利点については、本
発明の原理を例示した添付の図面と関連づけて検討すれ
ば、下記の詳細な説明から明らかになるであろう。

【００１４】

【発明の実施の形態】図２には、本発明の実施態様によ
る時間遅延システムのブロック図が示されている。シス
テムの入力／出力インターフェイスにおいて、正確なク
ロック信号２８０が較正入力信号として用いられる。正
確なクロック信号２８０は、例えば、水晶または振動子
発振回路（不図示）によって発生することが可能であ
る。また、開始時間遅延信号２８５を利用して、システ
ムによって測定される時間遅延が開始される。最後に、
所望の時間遅延が生じたことを表すため、システムは、
時間遅延事象信号２９０を発生する。

【００１５】システムには、不正確なクロック信号２１
５を発生する不正確なクロック回路２００が含まれてい
る。この実施態様の場合、不正確なクロック回路２００
は、不正確な発振器信号２０７を発生する不正確な発振
器２０５を備えている。不正確な発振器２０５は、それ
に制限するわけではないが、それぞれ、当該技術におい
て周知のところである、リング発振器または弛張発振器
とすることが可能である。こうした発振器は、一般に、
水晶または振動子ベースの発振回路に比べるとはるかに
電力消費が少ないが、正確度が劣る。この実施態様の場
合、不正確な発振器信号２０７の周波数は、正確なクロ
ック信号２８０の周波数より低くなければならない。一
般に、ただし必ずしもそうとは限らないが、不正確な発
振器信号２０７の周波数は、正確なクロック信号２８０
の周波数の約０．１％〜１０．０％である。それにま
た、周波数分割器２１０が、不正確な発振器信号２０７
の周波数を分割して、不正確なクロック信号２１５を発
生する。一般に、周波数分割器２１０は、発振器の周波
数を２で分割するが、他の整除数を用いることも可能で
ある。周波数分割器２１０を利用する理由の１つは、不
正確なクロック信号２１５が５０％のデューティ・サイ
クルを示すことを保証するためである。そのいくつかが
不正確な発振器２０５に利用可能な、多くの不正確な発
振器によって発生する信号は、デューティ・サイクルが
５０％ではなく、そのため、後述するように、較正プロ
セスの結果に影響を及ぼす可能性がある。第２に、小さ
い除数によって不正確な発振器信号２０７を分割する
と、不正確なクロック信号２１５の周期中に生じる正確
なクロック信号２８０の周期数を増加させることにな
り、これによって、不正確なクロック信号２１５のより
正確な較正が可能になる。しかし、実施態様によって
は、これらの問題のどちらも回路設計者にとって重要で
はない場合、周波数分割器２１０を除去して、不正確な
発振器２０５が不正確なクロック信号２１５を直接発生
するようにすることも可能である。

【００１６】次に、正確なクロック信号２８０及び不正
確なクロック信号２１５が、不正確なクロック信号２１
５の所定の部分において生じる正確なクロック信号２８
０の周期数をカウントする、第１のクロック・カウンタ
回路２２０の入力信号として用いられる。図２の実施態
様の場合、第１のディジタル・カウンタ２２５は、図４
に示すように、第１のディジタル・カウンタ２２５の使
用可能入力の働きをする不正確なクロック信号２１５
が、１周期の１／２に相当するハイになる期間毎に、正
確なクロック信号２８０の周期数をカウントする。他の
実施態様では、まる１周期といった不正確なクロック信
号の他の部分を利用して、第１のディジタル・カウンタ
２２５を使用可能にすることが可能である。第１のディ
ジタル・カウンタ２２５が使用可能である間に、生じる
正確なクロック信号２８０の周期数がカウントされる毎
に、そのカウントが、較正値として用いるため、ディジ
タル・カウンタ・レジスタ２３５に記憶される。ディジ
タル・カウンタ・レジスタ２３５は、集積回路に利用さ
れる、当該技術において周知の標準タイプの回路であ
る、クロック同期回路２３０によって発生する信号によ
ってロードされる。この特定の実施態様の場合、クロッ
ク同期回路２３０は、正確なクロック信号２８０及び不
正確なクロック信号２１５を利用して、第１のディジタ
ル・カウンタ２２５が使用禁止になった後、ロード・パ
ルスを発生し、やはり、図４に示すように、第１のディ
ジタル・カウンタ２２５のカウント値が、ディジタル・
カウンタ・レジスタ２３５にロードされる間、安定状態
にあるようにする。

【００１７】他の形態のクロック同期回路２３０も可能
である。例えば、ロード・パルスは、第１のディジタル
・カウンタ２２５のカウント値が安定している任意の時
点で発生することが可能である。

【００１８】ディジタル処理装置２４０は、入力とし
て、ディジタル・カウンタ・レジスタ２３５の出力を受
け取り、所望の時間遅延を構成する不正確なクロック信
号２１５の周期数を決定するのに必要な計算を実施す
る。この場合、所望される不正確なクロック信号の周期
数は：

【数１】 ここで、Ｎ_{ｉｎａｃｃ}は、所望の時間遅延に相当する不
正確なクロック信号２１５の周期数であり、Ｎ
_{ｉｎａｃｃｅｎ}は、第１のディジタル・カウンタ２２５
を使用可能にするために用いられる不正確なクロック信
号２１５の周期数であり、Ｔ_{ｄｅｌａｙ}は、所望の時間
遅延（単位は秒）であり、Ｎ_{ａｃｃｅｎ}は、ディジタル
・カウンタ・レジスタ２３５からの正確なクロック信号
２８０の周期数であり、Ｐ_ａｃｃは、正確なクロック信
号２８０の周期（単位は秒）である。図２の実施態様の
場合、第１のディジタル・カウンタ２２５が、不正確な
クロック信号２１５の周期の１／２にわたって使用可能
になるので、Ｎ_{ｉｎａｃｃｅｎ}は０．５である。さら
に、Ｎ_{ａｃｃｅｎ}は、ディジタル・カウンタ・レジスタ
２３５から読み取られる最新の値とすることもできる
し、あるいは、ディジタル・カウンタ・レジスタ２３５
から得られるいくつかの値を利用したいくつかの平均ア
ルゴリズムの結果とすることも可能である。次に、ディ
ジタル処理装置２４０が、所望の時間遅延に相当する不
正確なクロック信号２１５の周期数を、実際に時間遅延
を生じさせる第２のカウンタ回路２６０に渡す。

【００１９】ディジタル処理装置２４０は、それに制限
するわけではないが、必要な計算を実施するための関連
ファームウェアを備えたマイクロプロセッサまたはディ
ジタル信号プロセッサＩＣ、あるいは、ハードウェアで
計算を実施する専用ＩＣを含む、いくつかの異なる形態
をとることが可能である。こうした解決法では、専用信
号ラインまたは汎用データ・バスによって、第１のクロ
ック・カウンタ回路２２０または第２のクロック・カウ
ンタ回路２６０にアクセスすることが可能である。

【００２０】第２のクロック・カウンタ回路２６０は、
所望の時間遅延に相当する不正確なクロック信号２１５
の周期数をカウントし、その値が、ディジタル処理装置
２４０によって最大カウント・レジスタ２６５に記憶さ
れる。開始時間遅延信号２８５によって、クロック源と
して不正確なクロック信号を利用する第２のディジタル
・カウンタ２７０によるカウントが開始されるか、また
は、可能になる。ディジタル・コンパレータ２７５は、
最大カウント・レジスタ２６５の値と第２のディジタル
・カウンタ２７０の値を比較して、所望の時間遅延が経
過すると、これを確認する。第２のディジタル・カウン
タ２７０の値が、最大カウント・レジスタ２６５の値以
上になると、ディジタル・コンパレータ２７５は、所望
の時間遅延が経過したことを表す時間遅延事象信号２９
０を発生する。

【００２１】あるいはまた、図３に示すように、第２の
カウンタ回路２６０は、ディジタル・カウントダウン・
カウンタ３０５を用いることによって実施可能である。
ディジタル処理装置２４０は、不正確なクロック信号２
１５の周期数が所望の時間遅延に相当するように、ディ
ジタル・カウントダウン・カウンタ３０５の初期値をセ
ットする。開始時間遅延信号２８５がアクティブになる
と、ディジタル・カウントダウン・カウンタ３０５は、
不正確なクロック信号２１５のの周期数をカウントし始
める。ディジタル・カウントダウン・カウンタ３０５
は、その値が０に達すると、時間遅延事象信号２９０を
発生して、所望の時間遅延が経過したことを表示する。

【００２２】本発明のもう１つの実施態様は、図５のフ
ローチャートとして表された、所望の時間遅延を測定す
る方法の形態をとる。まず、不正確な信号を発生する
（ステップ５００）。この場合、不正確なクロック信号
の周波数は、較正に用いられる正確なクロック信号の周
波数より低い。次に、不正確なクロック信号の所定の部
分において生じる正確なクロック信号の周期数が計算さ
れる（ステップ５１０）。次に、所望の時間遅延に相当
する不正確なクロック信号の周期数が、第１のカウント
・ステップからの不正確なクロック信号の周期数、正確
なクロック信号の周期、第１のカウント・ステップから
の所定の部分における不正確なクロック信号の周期数、
及び、所望の時間遅延の長さを利用して計算される（ス
テップ５２０）。次に、計算ステップからの不正確なク
ロック信号の周期数がカウントされる（ステップ５３
０）。第２のカウント・ステップが完了すると、その事
実が表示され（ステップ５４０）、それによって、所望
の時間遅延が経過したことが知らされる。

【００２３】不正確なクロック信号の周波数が、実際
に、用いられる正確なクロック信号の周波数よりも高
い、本発明の他の実施態様が存在する。こうした場合、
不正確なクロック信号の周波数は、一般に、ただし、必
ずしもそれに限るわけではないが、正確なクロック信号
の周波数の１０〜１０００倍である。例えば、図６及び
７の実施態様の場合、不正確なクロック信号２１５の周
期数は、第１のディジタル・カウンタ２２５を利用して
正確なクロック信号２８０の所定の部分においてカウン
トされる。また、クロック同期回路２３０は、正確なク
ロック信号２８０によって調整される不正確なクロック
信号２１５を利用して、不正確なクロック信号２１５の
波形と同期のとれた正確なクロック信号２８０の１周期
毎に１回ずつ、ディジタル・カウンタ・レジスタ２３５
に関するロード・パルスを発生する。図４の波形と同
様、図８のグラフには、図６及び図７の実施態様に関連
して第１のクロック・カウンタ回路２２０に関した信号
の一例が表示されている。

【００２４】図６及び図７の実施態様に関連したディジ
タル処理装置２４０によって行われる計算では、図２及
び３の実施態様に用いられるのと同じ公式が利用され
る：

【数２】

【００２５】不正確なクロック信号２１５の周波数が正
確なクロック信号２８０の周波数より高い場合、Ｎ
_{ｉｎａｃｃｅｎ}は、ディジタル・カウンタ・レジスタ２
３５からの不正確なクロック信号２１５の周期数にな
り、Ｎ_{ａｃｃｅｎ}は、第１のディジタル・カウンタ２２
５を使用可能にするために用いられる正確なクロック信
号２８０の周期数になる。この公式の他の全ての部分
は、上述のところと同じままである。

【００２６】ディジタル処理装置２４０が、所望の時間
遅延に相当する不正確なクロック信号２１５の周期数を
計算すると、図７及び図８の第２のクロック・カウンタ
回路２６０が、図２及び図３の対応する部分と同様に利
用される。

【００２７】さらに、図９のフローチャートには、不正
確なクロック信号の周波数が正確なクロック信号の周波
数より高い場合に、遅延時間を発生するための方法の実
施態様が示されている。まず、やはり図５に示すよう
に、不正確なクロック信号を発生する（ステップ５０
０）。次に、正確なクロック信号の所定の部分において
生じる不正確なクロック信号の周期数がカウントされる
（ステップ９１０）。次に、第１のカウント・ステップ
からの正確なクロック信号の周期数、正確なクロック信
号の周期、第１のカウント・ステップからの所定の部分
における不正確なクロック信号の周期数、及び、所望の
時間遅延の長さを利用して、所望の時間遅延に相当する
不正確なクロック信号の周期数が計算される（ステップ
９２０）。次に、図５の実施態様におけるように、計算
ステップからの不正確なクロック信号の周期数がカウン
トされる（ステップ５３０）。第２のカウント・ステッ
プが完了すると、所望の時間遅延が経過したという事実
が表示される（ステップ５４０）。

【００２８】以上の説明及び添付の図面から、当該技術
者には本発明に対するさまざまな修正が明らかになるで
あろう。従って、本発明は、付属の特許請求の範囲によ
ってのみ制限されるものとする。しかしながら、本発明
の広汎な応用の可能性に鑑み、以下に本発明の実施態様
を幾つか例示する。

【００２９】（実施態様１）較正のために正確なクロッ
ク信号（２８０）を利用する時間遅延システムであっ
て、その周波数が前記正確なクロック信号（２８０）よ
り低い不正確なクロック信号（２１５）を発生する不正
確なクロック回路（２００）と、前記不正確なクロック
信号（２１５）の所定の部分において生じる前記正確な
クロック信号（２８０）の周期数をカウントする第１の
クロック・カウンタ回路（２２０）と、前記第１のクロ
ック・カウンタ回路（２２０）からの正確なクロック信
号（２８０）の周期数、前記不正確なクロック信号（２
１５）の所定の部分における周期数、前記正確なクロッ
ク信号（２８０）の周期、及び、所望の時間遅延を利用
して、前記所望の時間遅延に相当する前記不正確なクロ
ック信号（２１５）の所望の周期数を計算するディジタ
ル処理装置（２４０）と、開始時間遅延信号（２８５）
を受信すると、前記不正確なクロック信号（２１５）の
周期数をカウントし、前記不正確なクロック信号（２１
５）の周期数が、前記ディジタル処理装置（２４０）に
よって計算された前記不正確なクロック信号（２１５）
の前記所望の周期数に達すると、時間遅延事象信号（２
９０）を発生することによって、前記所望の時間遅延が
経過したことを表示する第２のクロック・カウンタ回路
（２６０）が含まれている、時間遅延システム。

【００３０】（実施態様２）前記不正確なクロック信号
（２１５）の周波数が、正確なクロック信号（２８０）
の周波数の０．１％〜１０．０％であることを特徴とす
る、請求項１に記載の時間遅延システム。

【００３１】（実施態様３）前記不正確なクロック信号
（２１５）の前記所定の部分が、全周期の１／２である
ことを特徴とする、請求項１に記載の時間遅延システ
ム。

【００３２】（実施態様４）前記不正確なクロック回路
（２００）に、不正確な発振器信号（２０７）を発生す
る不正確な発振器（２０５）と、前記不正確な発振器信
号（２０７）を入力として受け取り、不正確なクロック
信号（２１５）を発生するディジタル周波数分割器（２
１０）が含まれていることを特徴とする、請求項１に記
載の時間遅延システム。

【００３３】（実施態様５）前記第１のクロック・カウ
ンタ回路（２２０）に、前記正確なクロック信号（２８
０）によって刻時され、前記不正確なクロック信号（２
１５）の前記所定の部分によって使用可能になり、前記
不正確なクロック信号（２１５）の前記所定の部分にお
いて生じた前記正確なクロック信号（２８０）の周期数
を表すカウント値を発生する、第１のディジタル・カウ
ンタ（２２５）と、前記正確なクロック信号（２８０）
によって刻時され、前記不正確なクロック信号（２１
５）によって使用可能になり、前記正確なクロック信号
（２８０）と同期した前記不正確なクロック信号（２１
５）の周期毎に１回ずつ、前記第１のディジタル・カウ
ンタ（２２５）の使用禁止中に、ロード・パルスを送り
出すクロック同期回路（２３０）と、前記クロック同期
回路（２３０）によって送り出される前記ロード・パル
スによって、前記第１のディジタル・カウンタ（２２
５）の前記カウント値がロードされ、前記ディジタル処
理装置（２４０）による読み取りが可能な同期カウント
出力（２４５）を発生することによって、前記不正確な
クロック信号（２１５）の前記所定の部分において生じ
た前記正確なクロック信号（２８０）の周期数を表示す
るディジタル・カウンタ・レジスタ（２３５）がふくま
れていることを特徴とする、請求項１に記載の時間遅延
システム。

【００３４】（実施態様６）前記第２のクロック・カウ
ンタ回路（２６０）に、前記ディジタル処理装置（２４
０）によって計算された前記不正確なクロック信号（２
１５）の前記所望の周期数がロードされる最大カウント
・レジスタ（２６５）と、前記不正確なクロック信号
（２１５）によって刻時され、前記開始時間遅延信号
（２８５）によって始動し、カウント値を発生する第２
のディジタル・カウンタ（２７０）と、前記最大カウン
ト・レジスタ（２６５）からの前記不正確なクロック信
号（２１５）の前記所望の周期数と、前記第２のディジ
タル・カウンタ（２７０）によって発生した前記カウン
ト値を比較して、前記最大カウント・レジスタ（２６
５）からの前記不正確なクロック信号（２１５）の前記
所望の周期数が、前記第２のディジタル・カウンタ（２
７０）によって発生した前記カウント値以上の場合に
は、前記時間遅延事象信号（２９０）を発生するディジ
タル・コンパレータ（２７５）が含まれていることを特
徴とする、請求項１に記載の時間遅延システム。

【００３５】（実施態様７）前記第２のクロック・カウ
ンタ回路（２６０）に、前記ディジタル処理装置（２４
０）によって計算された前記不正確なクロック信号（２
１５）の前記所望の周期数がロードされ、前記不正確な
クロック信号（２１５）によって刻時され、前記開始時
間遅延信号（２８５）によって始動し、前記カウント値
が０に達すると、前記時間遅延事象信号（２９０）を発
生するディジタル・カウントダウン・カウンタ（３０
５）が含まれていることを特徴とする、請求項１に記載
の時間遅延システム。

【００３６】（実施態様８）較正のために正確なクロッ
ク信号（２８０）を利用する時間遅延システムであっ
て、その周波数が前記正確なクロック信号（２８０）よ
り高い不正確なクロック信号（２１５）を発生する不正
確なクロック回路（２００）と、前記正確なクロック信
号（２８０）の所定の部分において生じる前記不正確な
クロック信号（２１５）の周期数をカウントする第１の
クロック・カウンタ回路（２２０）と、前記第１のクロ
ック・カウンタ回路（２２０）からの不正確なクロック
信号（２１５）の周期数、前記正確なクロック信号（２
８０）の所定の部分における周期数、前記正確なクロッ
ク信号（２８０）の周期、及び、所望の時間遅延を利用
して、前記所望の時間遅延に相当する前記不正確なクロ
ック信号（２１５）の所望の周期数を計算するディジタ
ル処理装置（２４０）と、開始時間遅延信号（２８５）
を受信すると、前記不正確なクロック信号（２１５）の
周期数をカウントし、前記不正確なクロック信号（２１
５）の周期数が、前記ディジタル処理装置（２４０）に
よって計算された前記不正確なクロック信号（２１５）
の前記所望の周期数に達すると、時間遅延事象信号（２
９０）を発生することによって、前記所望の時間遅延が
経過したことを表示する第２のクロック・カウンタ回路
（２６０）が含まれている、時間遅延システム。

【００３７】（実施態様９）前記不正確なクロック信号
（２１５）の周波数が、前記正確なクロック信号（２８
０）の周波数の１０〜１０００倍であることを特徴とす
る、請求項８に記載の時間遅延システム。

【００３８】（実施態様１０）前記正確なクロック信号
（２８０）の前記所定の部分が、全周期の１／２である
ことを特徴とする、請求項８に記載の時間遅延システ
ム。

【００３９】（実施態様１１）前記不正確なクロック回
路（２００）に、不正確な発振器信号（２０７）を発生
する不正確な発振器（２０５）と、前記不正確な発振器
信号（２０７）を入力として受け取り、不正確なクロッ
ク信号（２１５）を発生するディジタル周波数分割器
（２１０）が含まれていることを特徴とする、請求項８
に記載の時間遅延システム。

【００４０】（実施態様１２）前記第１のクロック・カ
ウンタ回路（２２０）に、前記不正確なクロック信号
（２１５）によって刻時され、前記正確なクロック信号
（２８０）の前記所定の部分によって使用可能になり、
前記正確なクロック信号（２８０）の前記所定の部分に
おいて生じた前記不正確なクロック信号（２１５）の周
期数を表すカウント値を発生する、第１のディジタル・
カウンタ（２２５）と、前記不正確なクロック信号（２
１５）によって刻時され、前記正確なクロック信号（２
８０）によって使用可能になり、前記不正確なクロック
信号（２１５）と同期した前記正確なクロック信号（２
８０）の周期毎に１回ずつ、前記第１のディジタル・カ
ウンタ（２２５）の使用禁止中に、ロード・パルスを送
り出すクロック同期回路（２３０）と、前記クロック同
期回路（２３０）によって送り出される前記ロード・パ
ルスによって、前記第１のディジタル・カウンタ（２２
５）の前記カウント値がロードされ、前記ディジタル処
理装置（２４０）による読み取りが可能な同期カウント
出力（２４５）を発生することによって、前記正確なク
ロック信号（２８０）の前記所定の部分において生じた
前記不正確なクロック信号（２１５）の周期数を表示す
るディジタル・カウンタ・レジスタ（２３５）がふくま
れていることを特徴とする、請求項８に記載の時間遅延
システム。

【００４１】（実施態様１３）前記第２のクロック・カ
ウンタ回路（２６０）に、前記ディジタル処理装置（２
４０）によって計算された前記不正確なクロック信号
（２１５）の前記所望の周期数がロードされる最大カウ
ント・レジスタ（２６５）と、前記不正確なクロック信
号（２１５）によって刻時され、前記開始時間遅延信号
（２８５）によって始動し、カウント値を発生する第２
のディジタル・カウンタ（２７０）と、前記最大カウン
ト・レジスタ（２６５）からの前記不正確なクロック信
号（２１５）の前記所望の周期数と、前記第２のディジ
タル・カウンタ（２７０）によって発生した前記カウン
ト値を比較して、前記最大カウント・レジスタ（２６
５）からの前記不正確なクロック信号（２１５）の前記
所望の周期数が、前記第２のディジタル・カウンタ（２
７０）によって発生した前記カウント値以上の場合に
は、前記時間遅延事象信号（２９０）を発生するディジ
タル・コンパレータ（２７５）が含まれていることを特
徴とする、請求項８に記載の時間遅延システム。

【００４２】（実施態様１４）前記第２のクロック・カ
ウンタ回路（２６０）に、前記ディジタル処理装置（２
４０）によって計算された前記不正確なクロック信号
（２１５）の前記所望の周期数がロードされ、前記不正
確なクロック信号（２１５）によって刻時され、前記開
始時間遅延信号（２８５）によって始動し、前記カウン
ト値が０に達すると、前記時間遅延事象信号（２９０）
を発生するディジタル・カウントダウン・カウンタ（３
０５）が含まれていることを特徴とする、請求項８に記
載の時間遅延システム。

【００４３】（実施態様１５）較正のために正確なクロ
ック信号（２８０）を利用して、正確な時間遅延を生じ
させる方法であって、その周波数が前記正確なクロック
信号（２８０）より低い不正確なクロック信号（２１
５）を発生するステップと、前記不正確なクロック信号
（２１５）の所定の部分において生じる前記正確なクロ
ック信号（２８０）の周期数をカウントするステップ
と、前記第１のカウント・ステップからの正確なクロッ
ク信号（２８０）の周期数、前記不正確なクロック信号
（２１５）の所定の部分における周期数、前記正確なク
ロック信号（２８０）の周期、及び、所望の時間遅延を
利用して、前記所望の時間遅延に相当する前記不正確な
クロック信号（２１５）の所望の周期数を計算するステ
ップと、前記不正確なクロック信号（２１５）の前記所
望の周期数をカウントするステップと、前記所望の周期
数の前記不正確なクロック信号（２１５）が生じたこと
を表示し、それによって、前記所望の時間遅延が経過し
たことを表示するステップが含まれている、方法。

【００４４】（実施態様１６）前記不正確なクロック信
号（２１５）の周波数が、正確なクロック信号（２８
０）の周波数の０．１％〜１０．０％であることを特徴
とする、請求項１５に記載の方法。

【００４５】（実施態様１７）前記不正確なクロック信
号（２１５）の前記所定の部分が、全周期の１／２であ
ることを特徴とする、請求項１５に記載の方法。

【００４６】（実施態様１８）較正のために正確なクロ
ック信号（２８０）を利用して、正確な時間遅延を生じ
させる方法であって、その周波数が前記正確なクロック
信号（２８０）より高い不正確なクロック信号（２１
５）を発生するステップと、前記正確なクロック信号
（２８０）の所定の部分において生じる前記不正確なク
ロック信号（２１５）の周期数をカウントするステップ
と、前記第１のカウント・ステップからの不正確なクロ
ック信号（２１５）の周期数、前記正確なクロック信号
（２８０）の所定の部分における周期数、前記正確なク
ロック信号（２８０）の周期、及び、所望の時間遅延を
利用して、前記所望の時間遅延に相当する前記不正確な
クロック信号（２１５）の所望の周期数を計算するステ
ップと、前記不正確なクロック信号（２１５）の前記所
望の周期数をカウントするステップと、前記所望の周期
数の前記不正確なクロック信号（２１５）が生じたこと
を表示し、それによって、前記所望の時間遅延が経過し
たことを表示するステップが含まれている、方法。

【００４７】（実施態様１９）前記不正確なクロック信
号（２１５）の周波数が、前記正確なクロック信号（２
８０）の周波数の１０〜１０００倍であることを特徴と
する、請求項１８に記載の方法。

【００４８】（実施態様２０）前記正確なクロック信号
（２８０）の前記所定の部分が、全周期の１／２である
ことを特徴とする、請求項１８に記載の方法。

【図面の簡単な説明】

【図１】先行技術による時間遅延回路の一例を示す図で
ある。

【図２】不正確なクロック信号の周波数が正確なクロッ
ク信号の周波数より低い、本発明の実施態様による時間
遅延回路のブロック図である。

【図３】不正確なクロック信号の周波数が正確なクロッ
ク信号の周波数より低い、本発明のもう１つの実施態様
による時間遅延回路のブロック図である。

【図４】正確なクロック信号、不正確な発振器信号、及
び、図３及び図４の実施態様による２つの信号に関連す
るリアルタイム・カウント値及び保存されたカウント値
の間における関係を示す典型的な波形図である。

【図５】不正確なクロック信号の周波数が正確なクロッ
ク信号の周波数より低い、本発明の実施態様による方法
の流れ図である。

【図６】不正確なクロック信号の周波数が正確なクロッ
ク信号の周波数より高い、本発明の実施態様による時間
遅延回路のブロック図である。

【図７】不正確なクロック信号の周波数が正確なクロッ
ク信号の周波数より高い、本発明のもう１つの実施態様
による時間遅延回路のブロック図である。

【図８】正確なクロック信号、不正確な発振器信号、及
び、図６及び図７の実施態様による２つの信号に関連す
るリアルタイム・カウント値及び保存されたカウント値
の間における関係を示す典型的な波形図である。

【図９】不正確なクロック信号の周波数が正確なクロッ
ク信号の周波数より高い、本発明の実施態様による方法
の流れ図である。

【符号の説明】

２００ 不正確なクロック回路 ２０５ 不正確な発振器 ２１０ ディジタル周波数分割器 ２２０ 第１のクロック・カウンタ回路 ２２５ 第１のディジタル・カウンタ ２３０ クロック同期回路 ２３５ ディジタル・カウンタ・レジスタ ２４０ ディジタル処理回路 ２６０ 第２のクロック・カウンタ回路 ２６５ 最大カウント・レジスタ ２７０ 第２のディジタル・カウンタ ２７５ ディジタル・コンパレータ ３０５ ディジタル・カウントダウン・カウンタ

───────────────────────────────────────────────────── フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ.

Claims (20)

【特許請求の範囲】
1. 【請求項１】較正のために正確なクロック信号を利用す
   る時間遅延システムであって、 その周波数が前記正確なクロック信号より低い不正確な
   クロック信号を発生する不正確なクロック回路と、 前記不正確なクロック信号の所定の部分において生じる
   前記正確なクロック信号の周期数をカウントする第１の
   クロック・カウンタ回路と、 前記第１のクロック・カウンタ回路からの正確なクロッ
   ク信号の周期数、前記不正確なクロック信号の所定の部
   分における周期数、前記正確なクロック信号の周期、及
   び、所望の時間遅延を利用して、前記所望の時間遅延に
   相当する前記不正確なクロック信号の所望の周期数を計
   算するデジタル処理装置と、 開始時間遅延信号を受信すると、前記不正確なクロック
   信号の周期数をカウントし、前記不正確なクロック信号
   の周期数が、前記デジタル処理装置によって計算された
   前記不正確なクロック信号の前記所望の周期数に達する
   と、時間遅延事象信号を発生することによって、前記所
   望の時間遅延が経過したことを表示する第２のクロック
   ・カウンタ回路が含まれている、 時間遅延システム。
2. 【請求項２】前記不正確なクロック信号の周波数が、正
   確なクロック信号の周波数の０．１％〜１０．０％であ
   ることを特徴とする、請求項１に記載の時間遅延システ
   ム。
3. 【請求項３】前記不正確なクロック信号の前記所定の部
   分が、全周期の１／２であることを特徴とする、請求項
   １に記載の時間遅延システム。
4. 【請求項４】前記不正確なクロック回路に、 不正確な発振器信号を発生する不正確な発振器と、 前記不正確な発振器信号を入力として受け取り、不正確
   なクロック信号を発生するデジタル周波数分割器が含ま
   れていることを特徴とする、 請求項１に記載の時間遅延システム。
5. 【請求項５】前記第１のクロック・カウンタ回路に、 前記正確なクロック信号によって刻時され、前記不正確
   なクロック信号の前記所定の部分によって使用可能にな
   り、前記不正確なクロック信号の前記所定の部分におい
   て生じた前記正確なクロック信号の周期数を表すカウン
   ト値を発生する、第１のディジタル・カウンタと、 前記正確なクロック信号によって刻時され、前記不正確
   なクロック信号によって使用可能になり、前記正確なク
   ロック信号と同期した前記不正確なクロック信号の周期
   毎に１回ずつ、前記第１のディジタル・カウンタの使用
   禁止中に、ロード・パルスを送り出すクロック同期回路
   と、 前記クロック同期回路によって送り出される前記ロード
   ・パルスによって、前記第１のディジタル・カウンタの
   前記カウント値がロードされ、前記ディジタル処理装置
   による読み取りが可能な同期カウント出力を発生するこ
   とによって、前記不正確なクロック信号の前記所定の部
   分において生じた前記正確なクロック信号の周期数を表
   示するディジタル・カウンタ・レジスタがふくまれてい
   ることを特徴とする、 請求項１に記載の時間遅延システム。
6. 【請求項６】前記第２のクロック・カウンタ回路に、 前記ディジタル処理装置によって計算された前記不正確
   なクロック信号の前記所望の周期数がロードされる最大
   カウント・レジスタと、 前記不正確なクロック信号によって刻時され、前記開始
   時間遅延信号によって始動し、カウント値を発生する第
   ２のディジタル・カウンタと、 前記最大カウント・レジスタからの前記不正確なクロッ
   ク信号の前記所望の周期数と、前記第２のディジタル・
   カウンタによって発生した前記カウント値を比較して、
   前記最大カウント・レジスタからの前記不正確なクロッ
   ク信号の前記所望の周期数が、前記第２のディジタル・
   カウンタによって発生した前記カウント値以上の場合に
   は、前記時間遅延事象信号を発生するディジタル・コン
   パレータが含まれていることを特徴とする、 請求項１に記載の時間遅延システム。
7. 【請求項７】前記第２のクロック・カウンタ回路に、 前記ディジタル処理装置によって計算された前記不正確
   なクロック信号の前記所望の周期数がロードされ、前記
   不正確なクロック信号によって刻時され、前記開始時間
   遅延信号によって始動し、前記カウント値が０に達する
   と、前記時間遅延事象信号を発生するディジタル・カウ
   ントダウン・カウンタが含まれていることを特徴とす
   る、 請求項１に記載の時間遅延システム。
8. 【請求項８】較正のために正確なクロック信号を利用す
   る時間遅延システムであって、 その周波数が前記正確なクロック信号より高い不正確な
   クロック信号を発生する不正確なクロック信号発生手段
   と、 前記正確なクロック信号の所定の部分において生じる前
   記不正確なクロック信号の周期数をカウントする第１の
   クロック・カウンタ回路と、 前記第１のクロック・カウンタ回路からの不正確なクロ
   ック信号の周期数、前記正確なクロック信号の所定の部
   分における周期数、前記正確なクロック信号の周期、及
   び、所望の時間遅延を利用して、前記所望の時間遅延に
   相当する前記不正確なクロック信号の所望の周期数を計
   算するディジタル処理装置と、 開始時間遅延信号を受信すると、前記不正確なクロック
   信号の周期数をカウントし、前記不正確なクロック信号
   の周期数が、前記ディジタル処理装置によって計算され
   た前記不正確なクロック信号の前記所望の周期数に達す
   ると、時間遅延事象信号を発生することによって、前記
   所望の時間遅延が経過したことを表示する第２のクロッ
   ク・カウンタ回路が含まれている、 時間遅延システム。
9. 【請求項９】前記不正確なクロック信号の周波数が、前
   記正確なクロック信号（２８０）の周波数の１０〜１０
   ００倍であることを特徴とする、請求項８に記載の時間
   遅延システム。
10. 【請求項１０】前記正確なクロック信号の前記所定の部
    分が、全周期の１／２であることを特徴とする、請求項
    ８に記載の時間遅延システム。
11. 【請求項１１】前記不正確なクロック信号発生手段に、 不正確な発振器信号を発生する不正確な発振器と、 前記不正確な発振器信号を入力として受け取り、不正確
    なクロック信号を発生するディジタル周波数分割器が含
    まれていることを特徴とする、 請求項８に記載の時間遅延システム。
12. 【請求項１２】前記第１のクロック・カウンタ回路に、 前記不正確なクロック信号によって刻時され、前記正確
    なクロック信号の前記所定の部分によって使用可能にな
    り、前記正確なクロック信号の前記所定の部分において
    生じた前記不正確なクロック信号の周期数を表すカウン
    ト値を発生する、第１のディジタル・カウンタと、 前記不正確なクロック信号によって刻時され、前記正確
    なクロック信号によって使用可能になり、前記不正確な
    クロック信号と同期した前記正確なクロック信号の周期
    毎に１回ずつ、前記第１のディジタル・カウンタの使用
    禁止中に、ロード・パルスを送り出すクロック同期回路
    と、 前記クロック同期回路によって送り出される前記ロード
    ・パルスによって、前記第１のディジタル・カウンタの
    前記カウント値がロードされ、前記ディジタル処理装置
    による読み取りが可能な同期カウント出力を発生するこ
    とによって、前記正確なクロック信号の前記所定の部分
    において生じた前記不正確なクロック信号の周期数を表
    示するディジタル・カウンタ・レジスタがふくまれてい
    ることを特徴とする、 請求項８に記載の時間遅延システム。
13. 【請求項１３】前記第２のクロック・カウンタ回路に、 前記ディジタル処理装置によって計算された前記不正確
    なクロック信号の前記所望の周期数がロードされる最大
    カウント・レジスタと、 前記不正確なクロック信号によって刻時され、前記開始
    時間遅延信号によって始動し、カウント値を発生する第
    ２のディジタル・カウンタと、 前記最大カウント・レジスタからの前記不正確なクロッ
    ク信号の前記所望の周期数と、前記第２のディジタル・
    カウンタによって発生した前記カウント値を比較して、
    前記最大カウント・レジスタからの前記不正確なクロッ
    ク信号の前記所望の周期数が、前記第２のディジタル・
    カウンタによって発生した前記カウント値以上の場合に
    は、前記時間遅延事象信号を発生するディジタル・コン
    パレータが含まれていることを特徴とする、 請求項８に記載の時間遅延システム。
14. 【請求項１４】前記第２のクロック・カウンタ回路に、 前記ディジタル処理装置によって計算された前記不正確
    なクロック信号の前記所望の周期数がロードされ、前記
    不正確なクロック信号によって刻時され、前記開始時間
    遅延信号によって始動し、前記カウント値が０に達する
    と、前記時間遅延事象信号を発生するディジタル・カウ
    ントダウン・カウンタが含まれていることを特徴とす
    る、 請求項８に記載の時間遅延システム。
15. 【請求項１５】較正のために正確なクロック信号を利用
    して、正確な時間遅延を生じさせる方法であって、 その周波数が前記正確なクロック信号より低い不正確な
    クロック信号を発生するステップと、 前記不正確なクロック信号の所定の部分において生じる
    前記正確なクロック信号の周期数をカウントするステッ
    プと、 前記第１のカウント・ステップからの正確なクロック信
    号の周期数、前記不正確なクロック信号の所定の部分に
    おける周期数、前記正確なクロック信号の周期、及び、
    所望の時間遅延を利用して、前記所望の時間遅延に相当
    する前記不正確なクロック信号の所望の周期数を計算す
    るステップと、 前記不正確なクロック信号の前記所望の周期数をカウン
    トするステップと、 前記所望の周期数の前記不正確なクロック信号が生じた
    ことを表示し、それによって、前記所望の時間遅延が経
    過したことを表示するステップが含まれている、 方法。
16. 【請求項１６】前記不正確なクロック信号の周波数が、
    正確なクロック信号（２８０）の周波数の０．１％〜１
    ０．０％であることを特徴とする、請求項１５に記載の
    方法。
17. 【請求項１７】前記不正確なクロック信号の前記所定の
    部分が、全周期の１／２であることを特徴とする、請求
    項１５に記載の方法。
18. 【請求項１８】較正のために正確なクロック信号を利用
    して、正確な時間遅延を生じさせる方法であって、 その周波数が前記正確なクロック信号より高い不正確な
    クロック信号を発生するステップと、 前記正確なクロック信号の所定の部分において生じる前
    記不正確なクロック信号の周期数をカウントするステッ
    プと、 前記第１のカウント・ステップからの不正確なクロック
    信号の周期数、前記正確なクロック信号の所定の部分に
    おける周期数、前記正確なクロック信号の周期、及び、
    所望の時間遅延を利用して、前記所望の時間遅延に相当
    する前記不正確なクロック信号の所望の周期数を計算す
    るステップと、 前記不正確なクロック信号の前記所望の周期数をカウン
    トするステップと、 前記所望の周期数の前記不正確なクロック信号が生じた
    ことを表示し、それによって、前記所望の時間遅延が経
    過したことを表示するステップが含まれている、 方法。
19. 【請求項１９】前記不正確なクロック信号の周波数が、
    前記正確なクロック信号（２８０）の周波数の１０〜１
    ０００倍であることを特徴とする、請求項１８に記載の
    方法。
20. 【請求項２０】前記正確なクロック信号の前記所定の部
    分が、全周期の１／２であることを特徴とする、請求項
    １８に記載の方法。