JP3338753B2 - デルタシグマ変調回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、音響信号に関して
好適に実施され、該音響信号を１ビットのデジタル信号
で記録、再生および伝送等を行うにあたって、コンパク
トディスクを再生して得られるＰＣＭ（パルス符号変
調）信号などの入力デジタル信号を、デルタシグマ変調
して、前記１ビットの出力信号を作成するためのデルタ
シグマ変調回路に関する。

【０００２】

【従来の技術】図６は、基本的なデルタシグマ変調回路
１の電気的構成を示すブロック図である。このデルタシ
グマ変調回路１は、入力端２から入力された信号を積分
器３において積分し、量子化器４において、所定のサン
プリング周期毎に、その積分値が０以上であるか否かに
対応して、「１」または「０」の１ビットの出力信号を
発生し、この出力信号は、出力端５より出力される。

【０００３】また、前記量子化器４からの出力信号は、
遅延器６に入力され、この遅延器６は、１サンプリング
周期だけ以前の出力信号に応答して、該出力信号が
「１」であるときには＋Δ、「０」であるときには−Δ
であり、予め定める一定レベルで固定の振幅を有する振
幅値を発生する。前記振幅値±Δは、入力端２と積分器
３との間に介在される減算器７において入力信号から減
算され、こうして負帰還が行われている。

【０００４】図７は、上述のようなデルタシグマ変調動
作を説明するための波形図である。この図７は、横軸方
向に時間を取っており、該横軸方向に所定間隔に形成さ
れる縦軸方向の１点鎖線は、それぞれサンプリングタイ
ミングを表す。

【０００５】図７（ａ）において、参照符α１は、入力
信号をアナログ的に示している。また、図７（ａ）にお
いて、白矢印は振幅値Δを表し、上向きの白矢印は−Δ
の減算、すなわちΔの加算を表し、下向きの白矢印は＋
Δの減算を表す。さらにまた、黒矢印は前記サンプリン
グタイミングでの入力信号成分を表し、上向きの黒矢印
は正の成分であることを表し、下向きの黒矢印は負の成
分であることを表し、かつ矢印の長さは波高値に対応し
ている。

【０００６】したがって、白矢印の振幅値の到達点に、
黒矢印の今回の入力信号成分を加算したものが積分器３
の出力情報となり、前記到達点の存在する領域が量子化
器４の量子化出力となる。すなわち、前記量子化器４
は、０ＶのグランドレベルＧＮＤを境に、負側を「０」
領域とし、正側を「１」領域とし、積分器３からの出力
信号がいずれの領域にあるのかを図７（ｂ）で示すよう
に判定し、その判定結果に対応した図７（ｃ）で示す１
ビットの出力信号を導出する。

【０００７】したがって、たとえばサンプリングタイミ
ングＳ１についてみると、前回のサンプリングタイミン
グＳ０での到達点Ｐ０が起点となって、前回のサンプリ
ングタイミングＳ０における出力信号「０」に対応した
振幅値−Δの減算が行われ、白矢印の終点Ｐ１が求めら
れる。この終点Ｐ１を起点として、波高値に対応した黒
矢印Ｆ１が加算され、その到達点Ｐ２の存在する領域が
今回のサンプリングタイミングＳ１での出力信号「１」
となる。また、次回のサンプリングタイミングＳ２で
は、今回の到達点Ｐ２が起点とされ、今回の出力信号
「１」に対応した振幅値＋Δの減算が行われる。このよ
うに１ビットの出力信号に対応した振幅値±Δの負帰還
が行われることによって、入力信号に対応した高精度な
１ビット出力信号が作成される。

【０００８】図８は、マルチビットの入力信号から１ビ
ットの出力信号を得るための典型的な従来技術のデルタ
シグマ変調回路１１の電気的構成を示すブロック図であ
る。このデルタシグマ変調回路１１は、デジタル音響信
号の記録、再生および伝送等を行う機器に搭載され、前
記入力信号は、コンパクトディスクの再生信号などで得
られるマルチビットのＰＣＭ信号である。

【０００９】入力端１２からのマルチビットの入力信号
は、減算器１３において、振幅値発生回路１４からの振
幅値±Δが減算された後、積分器・加算器群１５に入力
される。積分器・加算器群１５は、縦続接続された複数
段の積分器および加算器等を備えて構成されており、マ
ルチビットの入力信号を積分して出力する。積分器・加
算器群１５からの出力は、量子化器１６において、前記
サンプリングタイミング毎に１ビットの出力信号に量子
化され、出力端１７に導出されるとともに、遅延器１８
に入力される。

【００１０】前記振幅値発生回路１４は、レジスタ１９
ａ，１９ｂと、スイッチ２０とを備えて構成されてい
る。レジスタ１９ａは振幅値−Δをストアしており、レ
ジスタ１９ｂは振幅値＋Δをストアしている。スイッチ
２０は、前記レジスタ１９ａまたは１９ｂからの振幅値
−Δまたは＋Δのいずれかを減算器１３へ出力するため
に設けられており、レジスタ１９ａに接続される個別接
点２０ａと、レジスタ１９ｂに接続される個別接点２０
ｂと、減算器１３に接続される共通接点２０ｃとを備え
て構成されている。

【００１１】前記遅延器１８は、前記１ビットの出力信
号が「１」であるときにはスイッチ２０を個別接点２０
ｂに導通し、前記出力信号が「０」であるときにはスイ
ッチ２０を個別接点２０ａに導通する。これによって、
前述のように、前記出力信号が、「１」であるときには
振幅値＋Δが減算され、「０」であるときには振幅値−
Δが減算、すなわち＋Δが加算されることになる。

【００１２】しかしながら、このようなデルタシグマ変
調回路１１では、前記振幅値±Δが固定値であるため
に、マルチビットの入力信号の振幅値に追従した出力信
号しか得ることができないという問題がある。また、前
記振幅値±Δを小さくしておくと、入力信号レベルが大
きいときには、発振してしまうという問題がある。すな
わち、前記図７（ａ）において、入力信号レベルが大き
くなる程、白矢印に比べて逆方向の黒矢印が長くなって
しまい、その状態が継続されると、積分器・加算器群１
５からの出力、すなわち黒矢印の到達点が「１」領域ま
たは「０」領域で飽和してしまい、該デルタシグマ変調
回路１１が発振状態となってしまう。

【００１３】また、ＰＣＭ信号源からの入力信号の最大
値、たとえば前記コンパクトディスクの場合には記録レ
ベルが不揃いであり、該デルタシグマ変調回路１１の前
記ダイナミックレンジおよびＳ／Ｎを生かした効率の良
いデルタシグマ変調を行うためには、前記最大値が該デ
ルタシグマ変調回路１１の発振限界値未満で、かつ略一
致するように、入力信号レベルを制御する必要がある。
このような入力信号レベルを制御可能な他の従来技術
は、図９で示される。

【００１４】図９は、他の従来技術のデルタシグマ変調
回路２１の電気的構成を示すブロック図である。このデ
ルタシグマ変調回路２１において、上述のデルタシグマ
変調回路１１に類似し、対応する部分には同一の参照符
号を付してその説明を省略する。

【００１５】注目すべきは、このデルタシグマ変調回路
２１では、入力端１２と減算器１３との間に、乗算器２
２が介在されていることである。この乗算器２２によっ
て、減算器１３に入力される入力信号の最大値が前記発
振限界値に略等しくなるように、入力信号に係数が乗算
されて入力信号の振幅が制御されている。

【００１６】

【発明が解決しようとする課題】上述のようなデルタシ
グマ変調回路２１では、減算器１３への入力信号の振幅
成分を制御するために乗算器２２が設けられている。こ
の乗算器２２は、構成の複雑なデジタル乗算器と、その
制御用のマイクロプロセッサとなどによって構成されて
おり、構成が煩雑になり、コストが嵩むとともに、電力
消費が増大するという問題がある。また、入力端１２へ
の入力信号のデジタル信号処理によって振幅が制御され
ると、原信号に対して、有限語長で信号処理が行われる
ので、乗算器２２からの乗算後の出力信号には量子化誤
差が生じ、忠実性に欠けるという問題がある。

【００１７】本発明の目的は、低コスト化および低消費
電力化を図ることができるとともに、高い忠実度を得る
ことができるデルタシグマ変調回路を提供することであ
る。

【００１８】

【課題を解決するための手段】本発明にかかるデルタシ
グマ変調回路は、入力信号を、高速標本化してデルタシ
グマ変調を行い、１ビットの出力信号を作成して出力す
るとともに、前記出力信号に応答して予め定める振幅値
を前記入力信号から減算し、前記出力信号を負帰還する
ようにしたデルタシグマ変調回路において、前記入力信
号を一旦保持するメモリと、前記メモリに保持された前
記入力信号のレベルを検知するレベル検知手段とを含
み、前記振幅値を発生する振幅値発生手段は、前記レベ
ル検知手段からの出力に応答して、前記振幅値のレベル
を変化することを特徴とする。

【００１９】また本発明にかかるデルタシグマ変調回路
は、前記レベル検知手段の出力に応答し、振幅値を入力
信号から減算する減算器からの出力信号の最大値が、該
デルタシグマ変調回路の発振限界値未満となるように前
記振幅値の変化幅を設定する制御手段を備えることを特
徴とする。

【００２０】したがって、入力信号に係数を乗算する場
合に比べて、演算処理を簡略化することができ、低コス
ト化を図ることができるとともに、電力消費を低減する
こともできる。また、入力信号に乗算を行うときには、
乗算によって量子化誤差が発生してしまう場合があるの
に対して、そのような不具合がなく、入力信号を高い忠
実度で１ビットの出力信号に変換することができる。

【００２１】また請求項２の発明にかかるデルタシグマ
変調回路は、前記レベル検知手段の出力に応答し、振幅
値を入力信号から減算する減算器からの出力信号の最大
値が、該デルタシグマ変調回路の発振限界値未満となる
ように前記振幅値の変化幅を設定する制御手段を備える
ことを特徴とする。

【００２２】上記の構成によれば、減算器から積分器へ
入力される信号の最大値が発振限界値未満に抑制され
る。

【００２３】したがって、発振を確実に抑えつつ、前記
発振限界値付近までの入力レンジを充分に使用して、ダ
イナミックレンジが広く、かつＳ／Ｎの良好な変調を行
うことができる。

【００２４】さらにまた本発明にかかるデルタシグマ変
調回路は、前記減算器からの出力信号が入力される積分
器の乗算係数を検知する乗算係数検知手段をさらに備
え、前記制御手段が、前記乗算係数検知手段からの出力
に応答し、前記乗算係数の変化に伴って変化する前記発
振限界値に対応して、前期振幅値の変化幅を設定するこ
とを特徴とする。

【００２５】上記の構成によれば、前記発振限界値を決
定するパラメータである乗算係数の変化に応答して、前
記振幅値をさらに変化する。

【００２６】したがって、乗算係数の変化に対しても発
振が生じることなく、常に最も良好なダイナミックレン
ジおよびＳ／Ｎを確保することができる。

【００２７】さらにまた本発明にかかるデルタシグマ変
調回路は、音量値を設定する音量設定手段をさらに備
え、前記制御手段が、前記音量設定手段からの音量値に
応答して、前記振幅値の変化幅を設定することを特徴と
する。

【００２８】上記の構成によれば、音量値に追従させて
前記振幅値をさらに変化する。

【００２９】したがって、音量設定手段によって設定さ
れた音量値に合わせて、出力される１ビット信号の音量
成分のコントロールを可能とすることができる。

【００３０】

【発明の実施の形態】本発明の実施の一形態について、
図１乃至図３に基づいて説明すれば以下のとおりであ
る。

【００３１】図１は、本発明の実施の一形態のデルタシ
グマ変調回路３１の電気的構成を示すブロック図であ
る。このデルタシグマ変調回路３１は、メモリ３２と、
減算器３３と、積分器・加算器群３４と、量子化器３５
と、遅延器３６と、振幅値発生回路３７と、レベル検知
回路３８と、コントロール信号生成回路５３とを備えて
構成されている。

【００３２】コンパクトディスクの再生信号などのマル
チビットの入力信号は、入力端３９からメモリ３２へ入
力されて一旦保持された後、減算器３３に入力される。
減算器３３は、前記入力信号から振幅値±Δを減算し
て、積分器・加算器群３４へ出力する。積分器・加算器
群３４は、減算器３３からの入力を積分して量子化器３
５へ出力する。量子化器３５は、１サンプリング周期毎
に、積分器・加算器群３４からの出力信号が前記グラン
ドレベルＧＮＤの負側にあるかまたは正側にあるかに対
応して、１ビットの出力信号を出力端４０および遅延器
３６へ出力する。

【００３３】図２は、前記積分器・加算器群３４の具体
的な一構成例を示すブロック図である。この積分器・加
算器群３４は、積分器Ｍ１，Ｍ２，…，Ｍ７と、アンプ
Ａ２，Ａ３，…，Ａ７と、アンプＢ１，Ｂ２，Ｂ３と、
加算器Ｃ０，Ｃ１，Ｃ２，Ｃ３とを備えて構成される７
次の積分回路である。積分器Ｍ１〜Ｍ７は縦続接続さ
れ、積分器Ｍ２〜Ｍ７に関して、その前段に、それぞれ
ゲイン設定用のアンプＡ２〜Ａ７が介在されている。ま
た、積分器Ｍ３からの出力は、帰還用のアンプＢ１を介
して、加算器Ｃ１から積分器Ｍ２の入力側に帰還され、
同様に積分器Ｍ５からの出力は、アンプＢ２を介して、
加算器Ｃ２から積分器Ｍ４の入力側に帰還され、積分器
Ｍ７からの出力は、アンプＢ３を介して、加算器Ｃ３か
ら積分器Ｍ６の入力側に帰還される。各積分器Ｍ１〜Ｍ
７からの出力は、加算器Ｃ０で相互に加算されて、量子
化器３５へ出力される。

【００３４】したがって、周波数帯域の高域側になるに
つれて増加する量子化ノイズの分布を、前記各アンプＢ
１，Ｂ２，Ｂ３による部分帰還ループ毎にそれぞれ異な
る周波数を中心としてディップを生じさせることがで
き、所望とする周波数帯域に亘って、所望とするダイナ
ミックレンジが確保されている。

【００３５】前記振幅値発生回路３７は、レジスタ４１
ａ，４１ｂと、スイッチ４２とを備えて構成されてい
る。レジスタ４１ａには振幅値−Δがストアされてお
り、レジスタ４１ｂには振幅値＋Δがストアされてい
る。これに対応して、スイッチ４２は２つの個別接点４
２ａ，４２ｂと共通接点４２ｃとを有し、個別接点４２
ａはレジスタ４１ａに接続され、個別接点４２ｂはレジ
スタ４１ｂに接続され、共通接点４２ｃは減算器３３に
接続される。

【００３６】遅延器３６からは前記１ビットの出力信号
が１サンプリング周期だけ遅延されて出力され、この遅
延された出力信号が、「０」であるときには、スイッチ
４２が個別接点４２ａに導通して振幅値−Δが減算器３
３に入力され、これに対して前記遅延された出力信号が
「１」であるときには、スイッチ４２が個別接点４２ｂ
に導通し、振幅値＋Δが減算器３３に入力される。

【００３７】注目すべきは、本発明では、前記振幅値±
Δのレベルは、レベル検知回路３８によって検知された
入力信号レベルに対応してコントロール信号生成回路５
３で作成されるコントロール信号に応答して変化される
ことである。前記メモリ３２、レベル検知回路３８およ
びコントロール信号生成回路５３は、レベル検知手段を
構成している。

【００３８】メモリ３２は、シフトレジスタ等の小容量
のメモリで実現され、入力端３９からの入力信号を減算
器３３へ出力するとともに、レベル検知回路３８へ出力
する。レベル検知回路３８は、たとえば１６ビットの入
力信号の上位５〜６ビットを検知し、その検知結果に対
応した出力をコントロール信号生成回路５３へ出力す
る。コントロール信号生成回路５３は、前記入力信号レ
ベルを監視し、積分器・加算器群３４に入力される信号
レベルが、該デルタシグマ変調回路３１の発振限界値未
満で、かつ略等しくなるようなコントロール信号をレジ
スタ４１ａ，４１ｂへ出力する。

【００３９】前記コントロール信号に応答して、振幅値
発生回路３７では、入力信号レベルが大きくなる程、前
記振幅値±Δを大きな値とする。これによって、減算器
３３から積分器・加算器群３４への入力信号の振幅は、
見掛け上小さくなる。これに対して、入力信号レベルが
小さいときには、前記振幅値±Δが小さくなり、これに
よって減算器３３から積分器・加算器群３４への入力信
号の振幅は、見掛け上大きくなる。

【００４０】このようにして、前述の乗算器などのよう
な繁雑な構成を用いることなく、入力信号のレベルを検
知するための簡単な構成のメモリ３２、レベル検知回路
３８およびコントロール信号生成回路５３を設けるだけ
で、積分器・加算器群３４への入力信号レベルを発振限
界値未満にレベル抑制することができ、低コスト化およ
び低消費電力化を図ることができる。また、そのような
レベル抑制を行っても、入力信号には抑制に伴うノイズ
が生じることはなく、高い忠実度でデルタシグマ変調を
行うことができる。

【００４１】また、コントロール信号生成回路５３は、
前記振幅値±Δを変化するにあたって、ふらつきなどの
聴感上の問題が生じない程度の変化幅で変化を行わせる
ようなコントロール信号を生成する。すなわち、前記乗
算係数および入力信号レベルに対応して決定されるべき
振幅値±Δは予め定める値以上とする。さらに、前記聴
感上の問題を無くすために、コントロール信号生成回路
５３は、前記振幅値±Δの減少開始時には、予め定める
時間Ｔ、たとえば５０ｍｓｅｃだけ、減少開始時点の値
を保持した後、該振幅値±Δを減少するように、前記コ
ントロール信号を生成する。

【００４２】したがって、該デルタシグマ変調回路３１
への入力信号波形と前記振幅値±Δとは、アナログ的に
表すと、図３においてそれぞれ参照符β１，β２で示す
ようになり、入力信号のエンベローブを描くように、減
算器３３へ帰還される振幅値±Δが追従して変化する。

【００４３】本発明の実施の他の形態について、図４に
基づいて説明すれば以下のとおりである。

【００４４】図４は、本発明の実施の他の形態のデルタ
シグマ変調回路５１の電気的構成を示すブロック図であ
る。このデルタシグマ変調回路５１は、前述のデルタシ
グマ変調回路３１に類似し、対応する部分には同一の参
照符号を付してその説明を省略する。

【００４５】このデルタシグマ変調回路５１では、積分
器・加算器群３４に関連して、乗算係数検知回路５２が
設けられている。デルタシグマ変調における量子化ノイ
ズの分布は、積分器・加算器群の乗算係数によって決定
されることが知られており、たとえば特定の周波数のみ
のダイナミックレンジを大きくするなどの使用目的に応
じて、該乗算係数は変更される。またこの乗算係数によ
って、前記発振限界値も決定される。前記乗算係数検知
回路５２は、予め決定されている複数種類の各乗算係数
の設定パターンのうち、どのパターンに設定されている
かを検知し、前記コントロール信号生成回路５３へ出力
する。

【００４６】コントロール信号生成回路５３は、減算器
３３から積分器・加算器群３４への入力信号レベルを、
前記乗算係数によって決定される発振限界値未満で、か
つ略等しくなるように、入力信号レベルに対応した振幅
値±Δを発生させることができるコントロール信号を振
幅値発生回路３７へ出力する。

【００４７】このようにして、乗算係数の変化に対して
も、積分器・加算器群３４への入力信号レベルを常に発
振限界値未満に保持しつつ、ダイナミックレンジおよび
Ｓ／Ｎの良好な効率の良いデルタシグマ変調を行うこと
ができる。

【００４８】なお、上述の例では、乗算係数検知回路５
２によって乗算係数の変化を自動的に検知して、振幅値
±Δを変化するようにしたけれども、たとえば前記乗算
係数が音楽の種類の切換スイッチなどに連動して変化す
る場合には、その切換スイッチの手動操作に応答して、
変化するようにしても良い。

【００４９】また、前記図３において、振幅値±Δは、
最小値Δｄから、入力信号の振幅の最大値まで変化する
ように、すなわちたとえば１６ビットの入力信号に対し
て、前述のように上位５ビット程度が追従した値であっ
たけれども、本発明の実施のさらに他の形態として、こ
の振幅値±Δの最小値を前記発振限界値とし、前記１６
ビットの入力信号に対して３２ビットの振幅値±Δを制
御するようにしても良い。このように振幅値±Δの制御
範囲を拡げることによって、該デルタシグマ変調回路３
１，５１から出力される１ビットの出力信号の振幅を、
前記発振限界値に対応した最大値から、最小値の０レベ
ルまで制御することが可能になる。こうして、音量調整
を行うこともできるようになる。

【００５０】このような音量調整を行うための実施の形
態について、図５に基づいて説明すれば以下のとおりで
ある。

【００５１】図５は、本発明の実施のさらに他の形態の
デルタシグマ変調回路６１の電気的構成を示すブロック
図である。このデルタシグマ変調回路６１は、前述のデ
ルタシグマ変調回路３１に類似し、対応する部分には同
一の参照符号を付してその説明を省略する。

【００５２】このデルタシグマ変調回路６１では、デル
タシグマ変調回路６１から出力される１ビット信号の音
量成分を調整する音量設定部６２が設けられ、この音量
設定部６２は設定された音量値を前記コントロール信号
生成回路６３へ出力する。

【００５３】コントロール信号生成回路６３は、前記音
量設定部６２によって設定された音量値が最大値である
とき、減算器３３から積分器・加算器群３４への入力信
号レベルがデルタシグマ変調回路６１の発振限界値未満
で略等しくなるように、入力信号レベルに対応した振幅
値±Δを発生させ、以下前記音量設定部６２によって設
定された音量値に対応した３２ビットの振幅値±Δを発
生させることができるコントロール信号を振幅値発生回
路３７へ出力する。

【００５４】このようにして、デルタシグマ変調回路６
１から出力される１ビット信号の音量成分を、音量設定
部６２によって設定された音量値に合わせてコントロー
ルすることができる。

【００５５】

【発明の効果】本発明に係るデルタシグマ変調回路は、
以上のように、入力信号を高速標本化してデルタシグマ
変調を行うにあたって、入力信号自体の振幅を制御する
のではなく、該入力信号のレベルに応じて、負帰還用の
振幅値のレベルを変化する。

【００５６】それゆえ、入力信号に係数を乗算する場合
に比べて、演算処理を簡略化することができ、低コスト
化を図ることができるとともに、電力消費を低減するこ
ともできる。また、入力信号に乗算を行うときには、乗
算によって量子化誤差が発生してしまう場合があるのに
対して、そのような不具合がなく、入力信号を、高い忠
実度で１ビットの出力信号に変換することができる。

【００５７】また本発明に係るデルタシグマ変調回路
は、以上のように、減算器から積分器へ入力されるデー
タの最大値を発振限界値未満に抑制する。

【００５８】それゆえ、発振を確実に抑えつつ、前記発
振限界値付近までの入力レンジを充分に使用して、ダイ
ナミックレンジが広く、かつＳ／Ｎの良好な変調を行う
ことができる。

【００５９】さらにまた本発明に係るデルタシグマ変調
回路では、以上のように、前記発振限界値を決定するパ
ラメータである積分器の乗算係数の変化に応答して、前
記振幅値をさらに変化する。

【００６０】それゆえ、乗算係数の変化に対しても発振
が生じることなく、常に最も良好なダイナミックレンジ
およびＳ／Ｎを確保することができる。

【００６１】さらにまた本発明に係るデルタシグマ変調
回路では、以上のように、音量値に追従させて前記振幅
値をさらに変化する。

【００６２】それゆえ、デルタシグマ変調回路から出力
される１ビット信号の音量成分を、設定された音量値に
合わせてコントロールすることができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態のデルタシグマ変調回路
の電気的構成を示すブロック図である。

【図２】図１で示すデルタシグマ変調回路における積分
器・加算器群の具体的な一構成例を示すブロック図であ
る。

【図３】図１で示すデルタシグマ変調回路の動作を説明
するための波形図である。

【図４】本発明の実施の他の形態のデルタシグマ変調回
路の電気的構成を示すブロック図である。

【図５】本発明の実施のさらに他の形態のデルタシグマ
変調回路の電気的構成を示すブロック図である。

【図６】基本的なデルタシグマ変調回路の電気的構成を
示すブロック図である。

【図７】デルタシグマ変調動作を説明するための波形図
である。

【図８】典型的な従来技術のデルタシグマ変調回路の電
気的構成を示すブロック図である。

【図９】他の従来技術のデルタシグマ変調回路の電気的
構成を示すブロック図である。

【符号の説明】

３１ デルタシグマ変調回路 ３２ メモリ（レベル検知手段） ３３ 減算器 ３４ 積分器・加算器群 ３５ 量子化器 ３６ 遅延器 ３７ 振幅値発生回路（振幅値発生手段） ３８ レベル検知回路（レベル検知手段） ４１ａ，４１ｂ レジスタ ４２ スイッチ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号を、高速標本化してデルタシグ
   マ変調を行い、１ビットの出力信号を作成して出力する
   とともに、前記出力信号に応答して予め定める振幅値を
   前記入力信号から減算し、前記出力信号を負帰還するよ
   うにしたデルタシグマ変調回路において、前記入力信号を一旦保持するメモリと、 前記メモリに保持された 前記入力信号のレベルを検知す
   るレベル検知手段とを含み、 前記振幅値を発生する振幅値発生手段は、前記レベル検
   知手段からの出力に応答して、前記振幅値のレベルを変
   化することを特徴とするデルタシグマ変調回路。
2. 【請求項２】 入力信号を、高速標本化してデルタシグ
   マ変調を行い、１ビットの出力信号を作成して出力する
   とともに、前記出力信号に応答して予め定める振幅値を
   前記入力信号から減算し、前記出力信号を負帰還するよ
   うにしたデルタシグマ変調回路において、 前記入力信号のレベルを検知するレベル検知手段を含
   み、 前記振幅値を発生する振幅値発生手段は、前記レベル検
   知手段からの出力に応答して、前記振幅値のレベルを変
   化するとともに、当該変化後の振幅値を予め定める値以
   上とすることを特徴とするデルタシグマ変調回路。
3. 【請求項３】 入力信号を、高速標本化してデルタシグ
   マ変調を行い、１ビットの出力信号を作成して出力する
   とともに、前記出力信号に応答して予め定める振幅値を
   前記入力信号から減算し、前記出力信号を負帰還するよ
   うにしたデルタシグマ変調回路において、 前記入力信号のレベルを検知するレベル検知手段を含
   み、 前記振幅値を発生する振幅値発生手段は、前記レベル検
   知手段からの出力に応答して、前記振幅値のレベルを変
   化するとともに、前記振幅値の減少開始時には、予め定
   める時間だけ、減少開始時点の値を保持した後、該振幅
   値を減少することを特徴とするデルタシグマ変調回路。
4. 【請求項４】 入力信号を、高速標本化してデルタシグ
   マ変調を行い、１ビ ットの出力信号を作成して出力する
   とともに、前記出力信号に応答して予め定める振幅値を
   前記入力信号から減算し、前記出力信号を負帰還するよ
   うにしたデルタシグマ変調回路において、 前記入力信号のレベルを検知するレベル検知手段と、 前記減算器からの出力信号が入力される積分器の乗算係
   数を検知する乗算係数検知手段と、 前記レベル検知手段および前記乗算係数検知手段の出力
   に応答し、振幅値を入力信号から減算する減算器からの
   出力信号の最大値が、前記乗算係数の変化に伴って変化
   する該デルタシグマ変調回路の発振限界値未満となるよ
   うに前記振幅値の変化幅を設定する制御手段とを含み、 前記振幅値を発生する振幅値発生手段は、前記制御手段
   からの出力に応答して、前記振幅値のレベルを変化する
   ことを特徴とするデルタシグマ変調回路。
5. 【請求項５】 入力信号を、高速標本化してデルタシグ
   マ変調を行い、１ビットの出力信号を作成して出力する
   とともに、前記出力信号に応答して予め定める振幅値を
   前記入力信号から減算し、前記出力信号を負帰還するよ
   うにしたデルタシグマ変調回路において、 前記入力信号のレベルを検知するレベル検知手段と、 前記レベル検知手段の出力に応答し、振幅値を入力信号
   から減算する減算器からの出力信号の最大値が、該デル
   タシグマ変調回路の発振限界値未満となるように前記振
   幅値の変化幅を設定する制御手段と、 音量値を設定する音量設定手段とを含み、 前記制御手段は、前記音量設定手段からの音量値に応答
   して、前記振幅値の変化幅を設定することを特徴とする
   デルタシグマ変調回路。