KR101570460B1 - 델타·시그마 ａｄ 변환 회로 및 배터리팩 - Google Patents

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Abstract

ΔΣ AD 변환 회로는 아날로그 신호를 펄스 밀도 변조하여 PDM 데이터를 생성하는 변조기와, 상기 PDM 데이터를 PCM 데이터로 변환하는 필터 처리부를 포함하고, 상기 변조부는 상기 PDM 데이터를 클록에 동기하여 격납하고 시프트하는 시프트 레지스터와, 상기 시프트 레지스터의 시프트 횟수의 카운트값이 모드에 따른 소정값에 도달하면, 레지스터 격납 지시 신호와 독출 요구 신호를 생성하는 카운터와, 상기 시프트 레지스터의 유지 데이터를 분할하여 복수의 데이터로서 격납하고, 상기 복수의 데이터를 각각 개별로 독출 가능하게 유지 가능한 복수의 레지스터를 포함하고, 상기 복수의 레지스터의 1개 또는 복수는 상기 레지스터 격납 지시 신호에 응답하여, 상기 시프트 레지스터가 유지하는 상기 PDM 데이터를 격납하고, 상기 필터 처리부는 상기 독출 요구 신호에 응답하여, 상기 복수의 레지스터 중 상기 모드에 따른 1개 또는 복수로부터 상기 PDM 데이터를 독출한다.

Description

델타·시그마 ＡＤ 변환 회로 및 배터리팩{DELTA-SIGMA AD CONVERTER CIRCUIT AND BATTERY PACK}
본 개시는 일반적으로 델타·시그마 AD 변환 회로 및 배터리팩에 관한 것으로, 상세하게는 아날로그 신호를 디지털 신호로 변환하는 델타·시그마 AD 변환 회로 및 델타·시그마 AD 변환 회로를 구비한 배터리팩에 관한 것이다.
최근, 리튬이온전지를 사용한 배터리팩이 디지털카메라 등의 휴대 기기에 탑재되어 있다. 리튬이온전지는 일반적으로 그 전압에 의해 전지 잔량을 검출하는 것이 어렵게 되어 있다. 이 때문에, 마이크로컴퓨터 등에 의해 전지의 충방전 전류를 검출하고, 검출한 충방전 전류를 적산함으로써 전지 잔량을 측정하는 방법이 채용되어 있다.
이와 같이 하여 전지 잔량을 측정하기 위한 연료 게이지 IC에는 고정밀도 A/D 변환 회로 등의 아날로그 회로와, 계측한 전류값을 적산하는 CPU나 타이머 등의 디지털 회로가 포함된다. 이들 아날로그 회로와 디지털 회로가 1칩의 반도체 집적 회로 장치에 탑재되어 있다.
상기 아날로그 회로에 있어서, 아날로그 신호를 디지털 신호로 변환하는 AD변환 회로의 하나로서 델타·시그마 AD 변환 회로가 있다(예를 들면 특허문헌 1 참조).
일본 특허 공개 평9-307451호 공보
연료 게이지 IC에서는 배터리팩이 휴대 기기에 접속되어 방전하는 경우나, 배터리팩을 충전하는 경우에는 CPU가 고속 동작을 행한다. 그것에 반해, 배터리팩이 휴대 기기에 접속되어 있지 않는 경우 CPU는 저속 동작이 된다.
델타·시그마 AD 변환 회로는 아날로그 신호를 펄스 밀도 변조하여 펄스 밀도 변조 데이터를 출력하는 변조부와, 펄스 밀도 변조 데이터를 디지털 신호인 펄스 코드 변조 데이터로 변환하는 필터 처리부를 포함한다. 이 필터 처리부의 처리를 CPU에서 실행하는 것이 생각된다. 이러한 구성에 있어서는, CPU가 고속 동작을 행하고 있는 경우, 델타·시그마 AD 변환 회로의 변조부로부터 필터 처리를 행하는 CPU에 공급하는 펄스 밀도 변조 데이터의 비트수를 작게 하는 것이 바람직하다. 또 CPU가 저속 동작을 행하고 있는 경우, 변조부로부터 필터 처리를 행하는 CPU에 공급하는 펄스 밀도 변조 데이터의 비트수를 크게 하는 것이 바람직하다.
이상을 감안하면, 필터 처리부의 동작 속도에 따라서 변조부로부터 필터 처리부에 공급하는 펄스 밀도 변조 데이터의 비트수를 가변할 수 있는 델타·시그마 AD 변환 회로를 제공하는 것이 요망된다.
일 실시예에 의하면, 델타·시그마 AD 변환 회로는, 아날로그 신호를 펄스 밀도 변조하여 펄스 밀도 변조 데이터를 생성하는 변조부와, 상기 펄스 밀도 변조 데이터를 펄스 코드 변조 데이터로 변환하는 필터 처리부를 포함하고, 상기 변조부는 상기 펄스 밀도 변조 데이터를 클록에 동기하여 격납함과 아울러 시프트하는 시프트 레지스터와, 상기 시프트 레지스터의 시프트 횟수를 카운트한 카운트값이 모드에 따른 소정값에 도달하면, 레지스터 격납 지시 신호와 독출 요구 신호를 생성하는 카운터와, 상기 시프트 레지스터의 유지 데이터를 분할하여 복수의 데이터로서 격납하고, 상기 복수의 데이터를 각각 별개로 독출 가능한 형태로 유지 가능한 복수의 레지스터를 포함하고, 상기 복수의 레지스터의 1개 또는 복수는 상기 레지스터 격납 지시 신호에 응답하여, 상기 시프트 레지스터가 유지하는 상기 펄스 밀도 변조 데이터를 격납하고, 상기 필터 처리부는 상기 독출 요구 신호에 응답하여, 상기 복수의 레지스터 중 상기 모드에 따른 1개 또는 복수로부터 상기 펄스 밀도 변조 데이터를 독출하는 것을 특징으로 한다.
또 다른 실시예에 의하면, 배터리팩은 배터리와, 상기 배터리의 충방전 전류를 검출하는 전류 센서와, 상기 전류 센서가 생성하는 아날로그 신호를 펄스 변조하여 펄스 밀도 변조 데이터를 생성하는 델타·시그마 변조기와, 상기 펄스 밀도 변조 데이터에 기초하여 상기 충방전 전류값의 디지털값을 구하는 CPU를 포함하고, 상기 델타·시그마 변조기는 상기 펄스 밀도 변조 데이터를 클록에 동기하여 격납함과 아울러 시프트하는 시프트 레지스터와, 상기 시프트 레지스터의 시프트 횟수를 카운트한 카운트값이 모드에 따른 소정값에 도달하면, 레지스터 격납 지시 신호와 독출 요구 신호를 생성하는 카운터와, 상기 시프트 레지스터의 유지 데이터를 분할하여 복수의 데이터로서 격납하고, 상기 복수의 데이터를 각각 별개로 독출 가능한 형태로 유지 가능한 복수의 레지스터를 포함하고, 상기 복수의 레지스터의 1개 또는 복수는 상기 레지스터 격납 지시 신호에 응답하여, 상기 시프트 레지스터가 유지하는 상기 펄스 밀도 변조 데이터를 격납하고, 상기 CPU는 상기 독출 요구 신호에 응답하여, 상기 복수의 레지스터 중 상기 모드에 따른 1개 또는 복수로부터 상기 펄스 밀도 변조 데이터를 독출하고, 독출한 상기 펄스 밀도 변조 데이터에 기초하여 구한 상기 충방전 전류값의 디지털값에 기초하여 상기 배터리의 전지 잔량을 계산하는 것을 특징으로 한다.
본 발명에 의하면, 필터 처리부의 동작 속도에 따라서 변조부로부터 필터 처리부에 공급하는 펄스 밀도 변조 데이터의 비트수를 가변으로 할 수 있다.
도 1은 본 발명의 델타·시그마 AD 변환 회로의 일 실시형태의 블록 구성도이다.
도 2는 델타·시그마 변조기의 일 실시형태의 블록도이다.
도 3은 32비트 모드에 있어서의 신호 타이밍차트이다.
도 4는 16비트 모드에 있어서의 신호 타이밍차트이다.
도 5는 연료 게이지 IC를 적용한 배터리팩의 일 실시형태의 블록도이다.
이하, 도면에 기초하여 본 발명의 실시형태에 대해서 설명한다.
<델타·시그마 AD 변환 회로의 일 실시형태>
도 1은, 본 발명의 델타·시그마 AD 변환 회로의 일 실시형태를 나타내는 블록 구성도이다. 도 1 중, 델타·시그마 AD 변환 회로는 변조부(10)와 CPU(30)와 메모리(31)와 인터럽트 제어부(35)를 가지고 있다. CPU(30)가 필터 처리부에 상당한다.
변조부(10)의 단자(11-1~11-n)로부터 입력되는 아날로그 신호는 멀티플렉서(12)에 공급된다. 멀티플렉서(12)는 제어 레지스터(13)로부터의 선택 신호에 기초하여 단자(11-1~11-n)의 입력 중 어느 하나의 아날로그 신호를 선택하여 델타·시그마 변조기(15)에 공급한다.
서브 클록 내부 발진기(16)는 예를 들면 주파수 38.4kHz의 서브 클록을 발생한다. 이 서브 클록은 분주기(17)로 1/4 분주되어 주파수 9.6kHz의 클록이 된다. 분주된 클록은 델타·시그마 변조기(15), 시프트 레지스터(18), 변환 비트 카운터(19)에 공급된다.
델타·시그마 변조기(15)는 제어 레지스터(13)로부터 변환 개시 신호가 공급되면, 멀티플렉서(12)로부터 공급되는 아날로그 신호의 펄스 밀도 변조(PDM)를 행한다. 델타·시그마 변조기(15)는 펄스 밀도 변조에 의해 1비트 디지털 변조한 신호를 출력한다. 델타·시그마 변조기(15)가 출력하는 신호는 시프트 레지스터(18)에 공급된다.
변환 비트 카운터(19)는 제어 레지스터(13)로부터 변환 개시 신호와 32비트 모드 또는 16비트 모드를 지시하는 모드 신호가 공급된다. 변환 비트 카운터(19)는 변환 개시 신호가 예를 들면 하이 레벨이면 카운터 동작을 개시한다. 변환 비트 카운터(19)는 모드 신호에 따라서 32펄스 또는 16펄스의 클록을 카운트하면, 독출 요구 신호로서의 변환 종료 인터럽트 요구 신호와 데이터 격납 신호를 생성한다. 변환 비트 카운터(19)는 변환 종료 인터럽트 요구 신호를 제어 레지스터(13) 및 인터럽트 제어부(35)에 공급하고, 데이터 격납 신호를 변환 결과 레지스터(21, 22)에 공급한다.
제어 레지스터(13)에는 32비트 모드 또는 16비트 모드의 설정, 및 변환 개시 신호의 리셋의 유무 등이 CPU(30)로부터 설정된다. 32비트 모드 또는 16비트 모드의 설정과 변환 개시 신호의 리셋의 유무의 설정에 따라, 제어 레지스터(13)는 변환 개시 신호 및 모드 신호를 델타·시그마 변조기(15) 및 변환 비트 카운터(19)에 각각 공급한다.
또 제어 레지스터(13)는 변환 비트 카운터(19)로부터 변환 종료 인터럽트 요구 신호가 공급되면, 변환 개시 신호의 리셋 있음이 설정되어 있는 경우에는 변환 개시 신호를 리셋한다. 변환 개시 신호의 리셋 없음이 설정되어 있는 경우, 제어 레지스터(13)는 변환 개시 신호의 리셋을 행하지 않는다.
시프트 레지스터(18)는 32비트 구성이며, 델타·시그마 변조기(15)로부터의 1비트의 디지털 신호를 클록에 동기하여 격납함과 아울러 시프트한다. 시프트 레지스터(18)의 상위 16비트가 패럴렐로 변환 결과 레지스터(21)에 공급되고, 하위 16비트가 패럴렐로 변환 결과 레지스터(22)에 공급된다.
변환 결과 레지스터(21, 22) 각각은 CPU(30)로부터 독출이 요구되면, 유지하고 있는 16비트의 펄스 밀도 변조 데이터를 16비트 폭의 버스를 통하여 CPU(30)에 공급한다.
CPU(30)는 고속 동작을 행하고 있는 경우에는 제어 레지스터(13)에 16비트 모드를 지시하는 설정을 행한다. 또 CPU(30)는 저속 동작을 행하고 있는 경우에는 제어 레지스터(13)에 32비트 모드를 지시하는 설정을 행한다.
또, CPU(30)는 인터럽트 제어부(35)로부터 변환 종료 인터럽트 요구가 공급되면, 32비트 모드에서는 변환 결과 레지스터(21, 22)가 유지하는 펄스 밀도 변조 데이터를 순서대로 판독한다(합계 32비트). 16비트 모드에서는, CPU(30)는 변환 결과 레지스터(21)가 유지하는 펄스 밀도 변조 데이터(16비트)만을 판독한다. CPU(30)는 펄스 밀도 변조 데이터를 디지털 신호인 펄스 코드 변조 데이터로 변환하는 필터 처리, 즉, 데시메이션 필터 처리를 실행한다. 또한, 메모리(31)에 CPU(30)가 실행하는 데시메이션 필터 처리 프로그램이 격납되어 있다.
인터럽트 제어부(35)는 변환 비트 카운터(19)로부터의 변환 종료 인터럽트 요구 신호 이외에 복수의 인터럽트 요구 신호가 공급되고 있다. 동시에 복수의 인터럽트 요구가 있는 경우, 인터럽트 제어부(35)는 우선도가 높은 인터럽트 요구를 선택하여 CPU(30)에 인터럽트 요구를 행한다.
<델타·시그마 변조기>
도 2는, 델타·시그마 변조기(15)의 일 실시형태를 나타내는 블록도이다. 도 2 중, 단자(40)에 아날로그 전압(Vin)이 공급되어 적분 회로(41)에 공급된다. 적분 회로(41)는 입력 저항(42), 귀환 저항(43), 적분 용량(44), 연산 증폭기(45)를 포함한다. 적분 회로(41)는 아날로그 전압(Vin)으로부터 연산 증폭기(49)의 출력 전압을 감산하여 얻어지는 차분을 적분한다.
적분 회로(41)의 출력 신호는 연산 증폭기(46)로 구성되는 콤퍼레이터로 양자화된다. 양자화 후의 신호는 D형 플립플롭(47)으로 1클록만큼 지연된 후, 단자(48)로부터 출력된다. 또, 단자(48)의 출력은 1비트의 DA 컨버터를 구성하는 연산 증폭기(49)를 통하여 적분 회로(41)에 귀환된다.
<신호 타이밍차트>
도 3은, 32비트 모드에 있어서의 신호 타이밍차트이다. 도 3의 (B)에 나타내는 변환 개시 신호가 하이 레벨이 된 후, 변환 비트 카운터(19)는 도 3의 (A)에 나타내는 클록 펄스의 카운트를 개시한다. 도 3의 (C)에 나타내는 바와 같이 32펄스를 카운트한 시점에서, 변환 비트 카운터(19)는 도 3의 (D)에 나타내는 데이터 격납 신호와, 도 3의 (G)에 나타내는 변환 종료 인터럽트 요구 신호를 생성한다.
이것에 의해, 도 3의 (E), (F)에 나타내는 바와 같이 변환 결과 레지스터(21, 22)의 각각에 시프트 레지스터(18)의 상위 16비트, 하위 16비트가 격납된다. 또, 도 3의 (G)에 나타내는 변환 종료 인터럽트 요구 신호에 응답하여, CPU(30)는 변환 결과 레지스터(21, 22)로부터 펄스 밀도 변조 데이터를 판독한다.
또한, 도 3의 예에서는, 제어 레지스터(13)에 변환 개시 신호의 리셋 있음이 설정되어 있기 때문에, 변환 종료 인터럽트 요구 신호에 의해 도 3의 (B)에 나타내는 변환 개시 신호는 로우 레벨이 된다. 변환 개시 신호의 리셋 없음이 설정되어 있는 경우에는, 변환 종료 인터럽트 요구 신호가 공급되어도 변환 개시 신호는 하이 레벨을 유지하고, 변환 비트 카운터(19)는 다시 1로부터 카운트를 개시한다.
도 4는, 16비트 모드에 있어서의 신호 타이밍차트이다. 도 4의 (B)에 나타내는 변환 개시 신호가 하이 레벨이 된 후, 변환 비트 카운터(19)는 도 4의 (A)에 나타내는 클록 펄스의 카운트를 개시한다. 도 4의 (C)에 나타내는 바와 같이 16펄스를 카운트한 시점에서, 변환 비트 카운터(19)는 도 4의 (D)에 나타내는 데이터 격납 신호와, 도 4의 (G)에 나타내는 변환 종료 인터럽트 요구 신호를 생성한다.
이것에 의해, 도 4의 (E)에 나타내는 바와 같이 변환 결과 레지스터(21)에 시프트 레지스터(18)의 상위 16비트가 격납된다. 또, 도 4의 (G)에 나타내는 변환 종료 인터럽트 요구 신호에 응답하여, CPU(30)는 변환 결과 레지스터(21)로부터 펄스 밀도 변조 데이터를 판독한다.
또한, 도 4의 예에서는, 제어 레지스터(13)에 변환 개시 신호의 리셋 있음이 설정되어 있기 때문에, 변환 종료 인터럽트 요구 신호에 의해 도 4의 (B)에 나타내는 변환 개시 신호는 로우 레벨이 된다. 변환 개시 신호의 리셋 없음이 설정되어 있는 경우에는, 변환 종료 인터럽트 요구 신호가 공급되어도 변환 개시 신호는 하이 레벨을 유지하고, 변환 비트 카운터(19)는 다시 1로부터 카운트를 개시한다.
이와 같이 하여, CPU(30)가 고속 동작을 행하고 있는 경우에는, 델타·시그마 AD 변환 회로의 변조부(10)로부터 CPU(30)에 공급하는 펄스 밀도 변조 데이터의 비트수를 크게 한다. 또, CPU(30)가 저속 동작을 행하고 있는 경우에는, 변조부(10)로부터 CPU(30)에 공급하는 펄스 밀도 변조 데이터의 비트수를 작게 한다.
<배터리팩>
도 5는, 연료 게이지 IC를 적용한 배터리팩의 일 실시형태를 나타내는 블록도이다. 도 5 중, 연료 게이지 IC(200)는 디지털부(210)와 아날로그부(250)를 주로 포함한다.
디지털부(210)는 CPU(211), ROM(212), RAM(213), EEPROM(214), 인터럽트 제어부(215), 버스 제어부(216), I2C부(217), 시리얼 통신부(218), 타이머부(219), 파워온 리셋부(220), 레지스터(221), 테스트 단자 상태 설정 회로(222), 테스트 제어 회로(223), 필터 회로(290)를 포함한다. 상기한 CPU(211), ROM(212), RAM(213), EEPROM(214), 인터럽트 제어부(215), 버스 제어부(216), I2C부(217), 시리얼 통신부(218), 타이머부(219), 레지스터(221)는 내부 버스에서 상호 접속되어 있다.
또한, CPU(211)는 도 1의 CPU(30)에 상당하고, ROM(212)은 도 1의 메모리(31)에 상당한다. 또 인터럽트 제어부(215)는 도 1의 인터럽트 제어부(35)에 상당한다.
CPU(211)는 ROM(212)에 기억되어 있는 프로그램을 실행하여 연료 게이지 IC(200) 전체를 제어한다. CPU(211)는 배터리의 충방전 전류를 적산하여 배터리 잔량을 산출하는 처리 등을 실행한다. 이 때에 RAM(213)이 작업 영역으로서 사용된다. EEPROM(214)에는 트리밍 정보 등이 기억된다.
인터럽트 제어부(215)는 연료 게이지 IC(200)의 각 부로부터 인터럽트 요구가 공급된다. 인터럽트 제어부(215)는 각 인터럽트 요구의 우선도에 따라 인터럽트를 발생시키고, CPU(211)에 통지한다. 버스 제어부(216)는 어느 회로부가 내부 버스를 사용할지의 제어를 행한다.
I2C부(217)는 포트(231, 232)를 통하여 통신 라인에 접속되어 2선식의 시리얼 통신을 행한다. 시리얼 통신부(218)는 포트(233)를 통하여 도시하지 않는 통신 라인에 접속되어 1선식의 시리얼 통신을 행한다.
타이머부(219)는 시스템 클록을 카운트한다. 그 카운트값은 CPU(211)에 의해 참조된다. 파워온 리셋부(220)는 필터 회로(290)를 통하여 접속되어 있는 포트(235)에 공급되는 전원(Vdd)이 상승한 것을 검출하여 리셋 신호를 발생한다. 리셋 신호는 연료 게이지 IC(200)의 각 부에 공급된다.
레지스터(221)에는 EEPROM(214)으로부터의 정보가 전송된다. 테스트 단자 상태 설정 회로(222)는 레지스터(221)에 유지된 정보에 따라 테스트 단자(237, 238)와 테스트 제어 회로(223) 사이를 접속한다. 테스트 단자 상태 설정 회로(222)는 테스트 포트(237, 238)에 대응하는 테스트 제어 회로(223)의 입력을 소정의 레벨로 설정한다.
테스트 제어 회로(223)는 테스트 포트(237, 238)의 입력이 공급되면, 그 입력에 따라서 내부 회로의 상태를 변화시킨다. 이것에 따라, 연료 게이지 IC(200)의 내부 회로의 테스트가 가능해진다.
아날로그부(250)는 발진 회로(251), 수정 발진 회로(252), 선택 제어 회로(253), 분주기(254), 전압 센서(255), 온도 센서(256), 전류 센서(257), 멀티플렉서(258), 델타·시그마 변조기(259)를 포함한다. 또한, 델타·시그마 변조기(259)는 도 1의 변조부(10)에 상당한다.
발진 회로(251)는 PLL을 가지는 발진기이며 수MHz의 발진 신호를 출력한다. 수정 발진 회로(252)는 포트(271, 272)에 수정 진동자가 외부 부착되어 발진을 행하고, 수MHz의 발진 신호를 출력한다. 수정 발진 회로(252)의 발진 주파수는 발진 회로(251)에 대하여 고정밀도이다.
선택 제어 회로(253)는 포트(273)로부터 공급되는 선택 신호에 기초하여 발진 회로(251)와 수정 발진 회로(252)의 어느 일방이 출력하는 발진 주파 신호를 선택한다. 선택된 발신 주파 신호는 시스템 클록으로서 연료 게이지 IC(200)의 각 부에 공급됨과 아울러 분주기(254)에 공급된다. 또, 선택 제어 회로(253)는 리셋 신호(RST)와 제어 신호(CNT)를 생성하고 있다. 선택 제어 회로(253)는 포트(273)로부터 선택 신호가 공급되지 않는 경우에는 예를 들면 발진 회로(251)가 출력하는 발진 주파 신호를 선택한다. 분주기(254)는 시스템 클록을 분주하여 각종 클록을 생성하고, 연료 게이지 IC(200)의 각 부에 공급한다.
전압 센서(255)는 포트(274, 275) 각각에 외부 부착되는 배터리(301, 302)의 전압을 검출하고, 아날로그의 검출 전압을 멀티플렉서(258)에 공급한다. 온도 센서(256)는 연료 게이지 IC(200)의 환경 온도를 검출하고 아날로그의 검출 온도를 멀티플렉서(258)에 공급한다.
포트(276, 277)에는 전류 검출용의 저항(303)의 양단이 접속되어 있다. 전류 센서(257)는 포트(276, 277) 각각의 전위차로부터 저항(303)을 흐르는 전류를 검출한다. 전류 센서(257)는 아날로그의 검출 전류를 멀티플렉서(258)에 공급한다.
멀티플렉서(258)는 아날로그의 검출 전압, 아날로그의 검출 온도, 아날로그의 검출 전류를 순차 선택하여 델타·시그마 변조기(259)에 공급한다. 델타·시그마 변조기(259)는 각 검출값을 델타·시그마 변환함으로써 펄스 밀도 변조 데이터를 내부 버스를 통과시켜 CPU(211)에 공급한다. CPU(211)는 디지털 필터 처리를 행하여 검출 전압, 검출 온도, 검출 전류 각각의 디지탈화를 행한다. 또, CPU(211)는 배터리의 충방전 전류를 적산함으로써 배터리 잔량을 산출한다. 이 때 검출 온도는 온도 보정을 위해서 사용된다.
상기한 연료 게이지 IC(200)는 배터리(301, 302), 전류 검출용의 저항(303), 레귤레이터·보호 회로(304), 저항(305) 및 스위치(306)와 함께 광체(310)에 수납되어 배터리팩(300)이 구성되어 있다. 배터리팩(300)의 단자(311)에 배터리(301)의 정전극 및 레귤레이터·보호 회로(304)의 전원 입력 단자가 접속된다. 레귤레이터·보호 회로(304)의 전원 출력 단자가 연료 게이지 IC(200)의 전원(Vdd)의 포트(235)에 접속되어 있다. 단자(312)는 저항(305)을 통하여 레귤레이터·보호 회로(304)의 접지 단자에 접속됨과 아울러, 스위치(306)를 통하여 전류 검출용의 저항(303)의 포트(277)와의 접속점에 접속되어 있다. 레귤레이터·보호 회로(304)는 단자(311, 312) 사이의 전압을 안정화함과 아울러, 이 전압이 소정 범위 밖이 된 경우에 스위치(306)를 차단하여 보호를 행한다.
또, 전류 검출용의 저항(303)의 포트(276)와의 접속점은 연료 게이지 IC(200)의 전원(Vss)의 포트(236)가 접속된다. 배터리팩(300)의 단자(313, 314)에는 연료 게이지 IC(200)의 포트(231, 232)가 접속되어 있다.
이상, 본 발명을 실시예에 기초하여 설명했는데, 본 발명은 상기 실시예에 한정되는 것은 아니며, 특허청구의 범위에 기재된 범위 내에서 다양한 변형이 가능하다.
또한 본 출원은 일본 특허청에 출원된 기초출원 2009-006162에 기초하는 것이며, 그 전 내용은 여기에 참조에 의해 포함된다.
11-1~11-n…단자 12…멀티플렉서
13…제어 레지스터 15…델타·시그마 변조기
16…서브 클록 내부 발진기 17…분주기
18…시프트 레지스터 19…변환 비트 카운터
21, 22…변환 결과 레지스터 30…CPU
31…메모리 35…인터럽트 제어부

Claims (11)

  1. 아날로그 신호를 펄스 밀도 변조하여 펄스 밀도 변조 데이터를 생성하는 변조부와,
    상기 펄스 밀도 변조 데이터를 펄스 코드 변조 데이터로 변환하는 필터 처리부,를 포함하고,
    상기 변조부는,
    상기 펄스 밀도 변조 데이터를 클록에 동기하여 격납함과 아울러 시프트하는 시프트 레지스터와,
    상기 시프트 레지스터의 시프트 횟수를 카운트한 카운트값이 모드에 따른 소정값에 도달하면, 레지스터 격납 지시 신호와 독출 요구 신호를 생성하는 카운터와,
    상기 시프트 레지스터의 유지 데이터를 분할하여 복수의 데이터로서 격납하고, 상기 복수의 데이터를 각각 별개로 독출 가능한 형태로 유지 가능한 복수의 레지스터를 포함하고,
    상기 복수의 레지스터의 1개 또는 복수는 상기 레지스터 격납 지시 신호에 응답하여, 상기 시프트 레지스터가 유지하는 상기 펄스 밀도 변조 데이터를 격납하고, 상기 필터 처리부는 상기 독출 요구 신호에 응답하여, 상기 복수의 레지스터 중 상기 모드에 따른 1개 또는 복수로부터 상기 펄스 밀도 변조 데이터를 독출하는 것을 특징으로 하는 델타·시그마 AD 변환 회로.
  2. 제 1 항에 있어서, 상기 모드는 상기 필터 처리부에 의해 설정되는 것을 특징으로 하는 델타·시그마 AD 변환 회로.
  3. 제 1 항에 있어서, 상기 변조부는 상기 필터 처리부에 의한 설정에 따라, 상기 카운터로부터 독출 요구 신호가 공급되었을 때에 상기 카운터의 동작을 지시하는 변환 개시 신호를 리셋하는 리셋 회로를 포함하는 것을 특징으로 하는 델타·시그마 AD 변환 회로.
  4. 제 1 항에 있어서, 상기 필터 처리부는 상기 모드가 제1 모드인 경우에 제1 비트수의 상기 펄스 밀도 변조 데이터를 독출하고, 상기 모드가 제2 모드인 경우에 상기 제1 비트수와는 상이한 제2 비트수의 상기 펄스 밀도 변조 데이터를 독출하는 것을 특징으로 하는 델타·시그마 AD 변환 회로.
  5. 제 1 항에 있어서, 상기 복수의 레지스터의 1개 또는 복수는 상기 모드가 제1 모드인 경우에 제1 비트수의 상기 펄스 밀도 변조 데이터를 격납하고, 상기 모드가 제2 모드인 경우에 상기 제1 비트수와는 상이한 제2 비트수의 상기 펄스 밀도 변조 데이터를 격납하는 것을 특징으로 하는 델타·시그마 AD 변환 회로.
  6. 제 1 항에 있어서, 상기 필터 처리부는 CPU인 것을 특징으로 하는 델타·시그마 AD 변환 회로.
  7. 배터리와,
    상기 배터리의 충방전 전류를 검출하는 전류 센서와,
    상기 전류 센서가 생성하는 아날로그 신호를 펄스 변조하여 펄스 밀도 변조 데이터를 생성하는 델타·시그마 변조기와,
    상기 펄스 밀도 변조 데이터에 기초하여 상기 충방전 전류값의 디지털값을 구하는 CPU를 포함하고,
    상기 델타·시그마 변조기는,
    상기 펄스 밀도 변조 데이터를 클록에 동기하여 격납함과 아울러 시프트하는 시프트 레지스터와,
    상기 시프트 레지스터의 시프트 횟수를 카운트한 카운트값이 모드에 따른 소정값에 도달하면, 레지스터 격납 지시 신호와 독출 요구 신호를 생성하는 카운터와,
    상기 시프트 레지스터의 유지 데이터를 분할하여 복수의 데이터로서 격납하고, 상기 복수의 데이터를 각각 별개로 독출 가능한 형태로 유지 가능한 복수의 레지스터를 포함하고,
    상기 복수의 레지스터의 1개 또는 복수는 상기 레지스터 격납 지시 신호에 응답하여, 상기 시프트 레지스터가 유지하는 상기 펄스 밀도 변조 데이터를 격납하고, 상기 CPU는 상기 독출 요구 신호에 응답하여, 상기 복수의 레지스터 중 상기 모드에 따른 1개 또는 복수로부터 상기 펄스 밀도 변조 데이터를 독출하고, 독출한 상기 펄스 밀도 변조 데이터에 기초하여 구한 상기 충방전 전류값의 디지털값에 기초하여 상기 배터리의 전지 잔량을 계산하는 것을 특징으로 하는 배터리팩.
  8. 제 7 항에 있어서, 상기 모드는 상기 CPU에 의해 설정되는 것을 특징으로 하는 배터리팩.
  9. 제 7 항에 있어서, 상기 델타·시그마 변조기는 상기 CPU에 의한 설정에 따라, 상기 카운터로부터 독출 요구 신호가 공급되었을 때에 상기 카운터의 동작을 지시하는 변환 개시 신호를 리셋하는 리셋 회로를 포함하는 것을 특징으로 하는 배터리팩.
  10. 제 7 항에 있어서, 상기 CPU는 상기 모드가 제1 모드인 경우에 제1 비트수의 상기 펄스 밀도 변조 데이터를 독출하고, 상기 모드가 제2 모드인 경우에 상기 제1 비트수와는 상이한 제2 비트수의 상기 펄스 밀도 변조 데이터를 독출하는 것을 특징으로 하는 배터리팩.
  11. 제 7 항에 있어서, 상기 복수의 레지스터의 1개 또는 복수는 상기 모드가 제1 모드인 경우에 제1 비트수의 상기 펄스 밀도 변조 데이터를 격납하고, 상기 모드가 제2 모드인 경우에 상기 제1 비트수와는 상이한 제2 비트수의 상기 펄스 밀도 변조 데이터를 격납하는 것을 특징으로 하는 배터리팩.
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