JPH07114523A - 並列処理装置 - Google Patents
並列処理装置Info
- Publication number
- JPH07114523A JPH07114523A JP25878393A JP25878393A JPH07114523A JP H07114523 A JPH07114523 A JP H07114523A JP 25878393 A JP25878393 A JP 25878393A JP 25878393 A JP25878393 A JP 25878393A JP H07114523 A JPH07114523 A JP H07114523A
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- cpu
- processing
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- sub cpu
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Abstract
(57)【要約】 （修正有）
【目的】 サブＣＰＵにて処理した処理結果をＤＭＡ転
送するのに、メインＣＰＵ及びサブＣＰＵの動作に関係
なく、又メインＣＰＵ及びサブＣＰＵの動作を停めず行
うことが出来る並列処理装置の提供。 【構成】 メインＣＰＵ１よりサブＣＰＵ２にタスク処
理をさせる時は、コマンド及びタスク処理に必要な情報
をＤＰーＲＡＭ３に書き込むと共にタスク処理用データ
を双方向バッフア４を介してメモリ９に書込み処理させ
る並列処理装置において、サブバス１６に、サブＣＰＵ
２の制御にて動作する制御バッフア７の入力側を接続
し、制御バッフア７の出力側に、サブＣＰＵ２にて処理
された処理結果のデータを格納する処理結果格納バッフ
ア８とＤＭＡコントローラ６及び、読出側がメインバス
１５に接続されたＦＩＦＯ５の書込み側が接続されたＤ
ＭＡ転送バス１７を接続した構成とする。
送するのに、メインＣＰＵ及びサブＣＰＵの動作に関係
なく、又メインＣＰＵ及びサブＣＰＵの動作を停めず行
うことが出来る並列処理装置の提供。 【構成】 メインＣＰＵ１よりサブＣＰＵ２にタスク処
理をさせる時は、コマンド及びタスク処理に必要な情報
をＤＰーＲＡＭ３に書き込むと共にタスク処理用データ
を双方向バッフア４を介してメモリ９に書込み処理させ
る並列処理装置において、サブバス１６に、サブＣＰＵ
２の制御にて動作する制御バッフア７の入力側を接続
し、制御バッフア７の出力側に、サブＣＰＵ２にて処理
された処理結果のデータを格納する処理結果格納バッフ
ア８とＤＭＡコントローラ６及び、読出側がメインバス
１５に接続されたＦＩＦＯ５の書込み側が接続されたＤ
ＭＡ転送バス１７を接続した構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、サブＣＰＵと、サブＣ
ＰＵの処理も管理するメインＣＰＵとを有し、並列処理
をする並列処理装置の改良に関する。
ＰＵの処理も管理するメインＣＰＵとを有し、並列処理
をする並列処理装置の改良に関する。
【０００２】並列処理装置としては、サブＣＰＵ２にて
処理した処理結果をＤＭＡ転送するのに、メインＣＰＵ
及びサブＣＰＵの動作に関係なく、又メインＣＰＵ及び
サブＣＰＵの動作を停めることもなく行うことが出来、
高速処理が可能なものであることが望まれている。
処理した処理結果をＤＭＡ転送するのに、メインＣＰＵ
及びサブＣＰＵの動作に関係なく、又メインＣＰＵ及び
サブＣＰＵの動作を停めることもなく行うことが出来、
高速処理が可能なものであることが望まれている。
【０００３】
【従来の技術】図４は従来例の並列処理装置のブロック
図、図５は図４の処理のフローチャートである。
図、図５は図４の処理のフローチャートである。
【０００４】図４では、メインＣＰＵ１，メモリ１０，
デュアルポートラム（以下ＤＰーＲＡＭと称す）３，処
理データ格納バッフア１４，ＤＭＡコントローラ６はメ
インバス１５に接続され、サブＣＰＵ２，メモリ９，Ｄ
ＰーＲＡＭ３はサブバス１６に接続され、メインバス１
５とサブバス１６間は双方向バッフア４にて接続され、
又ＤＰーＲＡＭ３より、メインＣＰＵ１へは割込み信号
線１１があり、サブＣＰＵ２へは割込み信号線１２があ
る。
デュアルポートラム（以下ＤＰーＲＡＭと称す）３，処
理データ格納バッフア１４，ＤＭＡコントローラ６はメ
インバス１５に接続され、サブＣＰＵ２，メモリ９，Ｄ
ＰーＲＡＭ３はサブバス１６に接続され、メインバス１
５とサブバス１６間は双方向バッフア４にて接続され、
又ＤＰーＲＡＭ３より、メインＣＰＵ１へは割込み信号
線１１があり、サブＣＰＵ２へは割込み信号線１２があ
る。
【０００５】以下図４の処理を図５に従って説明する。
メインＣＰＵ１の動作としては、ステップ（以下Ｓと称
す）１にて、サブＣＰＵ２の処理が完了していれば、Ｓ
２に進み、サブＣＰＵ２用のタスクがあれば、Ｓ３に進
み、Ｓ３，Ｓ４にて、ＤＰーＲＡＭ３にコマンド及びタ
スク処理に必要な情報を書込み、Ｓ５にてメモリ９にタ
スク処理用のデータを書込み、Ｓ６にてＤＰーＲＡＭ３
の割込み発生アドレスをアクセスし、Ｓ７にて、サブＣ
ＰＵ２に割込み信号線１２を介して割込み信号送る。
メインＣＰＵ１の動作としては、ステップ（以下Ｓと称
す）１にて、サブＣＰＵ２の処理が完了していれば、Ｓ
２に進み、サブＣＰＵ２用のタスクがあれば、Ｓ３に進
み、Ｓ３，Ｓ４にて、ＤＰーＲＡＭ３にコマンド及びタ
スク処理に必要な情報を書込み、Ｓ５にてメモリ９にタ
スク処理用のデータを書込み、Ｓ６にてＤＰーＲＡＭ３
の割込み発生アドレスをアクセスし、Ｓ７にて、サブＣ
ＰＵ２に割込み信号線１２を介して割込み信号送る。
【０００６】すると、サブＣＰＵ２はＳ８にて、ＤＰー
ＲＡＭ３よりコマンド及びタスク処理に必要な情報を読
出し、Ｓ９にてメモリ９よりタスク処理用のデータを読
出し、Ｓ１０にてタスク処理を開始する。
ＲＡＭ３よりコマンド及びタスク処理に必要な情報を読
出し、Ｓ９にてメモリ９よりタスク処理用のデータを読
出し、Ｓ１０にてタスク処理を開始する。
【０００７】そしてＳ１１にて、タスク処理結果のデー
タをメモリ９に書込み、Ｓ１２にてＤＰーＲＡＭ３の割
込み発生アドレスをアクセスし、Ｓ１３にてメインＣＰ
Ｕ１に割込み信号線１１を介して割込み信号送る。
タをメモリ９に書込み、Ｓ１２にてＤＰーＲＡＭ３の割
込み発生アドレスをアクセスし、Ｓ１３にてメインＣＰ
Ｕ１に割込み信号線１１を介して割込み信号送る。
【０００８】割込み信号を受信したメインＣＰＵ１は、
Ｓ１４にてサブＣＰＵ２のタスク完了フラグをオンと
し、Ｓ１５にて割込み信号待ちとする。このサブＣＰＵ
２のタスク完了フラグがオンとなると、Ｓ１６にてサブ
ＣＰＵ２のタスク処理が完了となるので、メインＣＰＵ
１は、Ｓ１７にてＤＭＡコントローラ６を起動し、Ｓ１
８にてメインバス１５をＤＭＡコントローラ６に渡し、
Ｓ１９にてＤＭＡコントローラ６がメモリ９内のタスク
処理結果データを、処理データ格納バッフア１４にＤＭ
Ａ転送し、Ｓ２０にてメインバス１５をメインＣＰＵ１
に返し（Ｓ１８からＳ２０の間メインＣＰＵ１及びサブ
ＣＰＵ２の動作を停める）、Ｓ２１にてメインＣＰＵ１
は処理結果を処理し、Ｓ２２に進みメインの処理をし、
Ｓ１に帰る。
Ｓ１４にてサブＣＰＵ２のタスク完了フラグをオンと
し、Ｓ１５にて割込み信号待ちとする。このサブＣＰＵ
２のタスク完了フラグがオンとなると、Ｓ１６にてサブ
ＣＰＵ２のタスク処理が完了となるので、メインＣＰＵ
１は、Ｓ１７にてＤＭＡコントローラ６を起動し、Ｓ１
８にてメインバス１５をＤＭＡコントローラ６に渡し、
Ｓ１９にてＤＭＡコントローラ６がメモリ９内のタスク
処理結果データを、処理データ格納バッフア１４にＤＭ
Ａ転送し、Ｓ２０にてメインバス１５をメインＣＰＵ１
に返し（Ｓ１８からＳ２０の間メインＣＰＵ１及びサブ
ＣＰＵ２の動作を停める）、Ｓ２１にてメインＣＰＵ１
は処理結果を処理し、Ｓ２２に進みメインの処理をし、
Ｓ１に帰る。
【０００９】尚Ｓ１にてサブＣＰＵ２のタスク処理が完
了しない時、Ｓ２にてサブＣＰＵ２用のタスクがない場
合はＳ１６に進み、Ｓ１６にてサブＣＰＵ２のタスク処
理が完了していればＳ１７に進み、サブＣＰＵ２のタス
ク処理が完了していなければＳ２２に進みメイン処理を
行う。
了しない時、Ｓ２にてサブＣＰＵ２用のタスクがない場
合はＳ１６に進み、Ｓ１６にてサブＣＰＵ２のタスク処
理が完了していればＳ１７に進み、サブＣＰＵ２のタス
ク処理が完了していなければＳ２２に進みメイン処理を
行う。
【００１０】このようにして、サブＣＰＵ２はメインＣ
ＰＵ１の管理にて、メインＣＰＵ１と並列処理を行う。
ＰＵ１の管理にて、メインＣＰＵ１と並列処理を行う。
【００１１】
【発明が解決しようとする課題】しかしながら、ＤＭＡ
コントローラ６がＤＭＡ転送するには、図５のＳ１６〜
Ｓ２０に示す如く、サブＣＰＵ２のタスク処理が完了し
たかどうかを見、完了した時、メインＣＰＵ１及びサブ
ＣＰＵ２の動作を停めて行はねばならず高速処理が出来
ない問題点がある。
コントローラ６がＤＭＡ転送するには、図５のＳ１６〜
Ｓ２０に示す如く、サブＣＰＵ２のタスク処理が完了し
たかどうかを見、完了した時、メインＣＰＵ１及びサブ
ＣＰＵ２の動作を停めて行はねばならず高速処理が出来
ない問題点がある。
【００１２】本発明は、サブＣＰＵ２にて処理した処理
結果をＤＭＡ転送するのに、メインＣＰＵ及びサブＣＰ
Ｕの動作に関係なく、又メインＣＰＵ及びサブＣＰＵの
動作を停めず行うことが出来る並列処理装置の提供を目
的としている。
結果をＤＭＡ転送するのに、メインＣＰＵ及びサブＣＰ
Ｕの動作に関係なく、又メインＣＰＵ及びサブＣＰＵの
動作を停めず行うことが出来る並列処理装置の提供を目
的としている。
【００１３】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、メインＣＰＵ１とＤＰ
ーＲＡＭ３が接続されているメインバス１５と、サブＣ
ＰＵ２とメモリ９及びＤＰーＲＡＭ３が接続されている
サブバス１６とが双方向バッフア４にて接続され、メイ
ンＣＰＵ１よりサブＣＰＵ２にタスク処理をさせる時
は、コマンド及びタスク処理に必要な情報をＤＰーＲＡ
Ｍ３に書き込むと共にタスク処理用データを双方向バッ
フア４を介してメモリ９に書込み処理させる並列処理装
置において、サブバス１６に、サブＣＰＵ２の制御にて
動作する制御バッフア７の入力側を接続し、制御バッフ
ア７の出力側に、サブＣＰＵ２にて処理された処理結果
のデータを格納する処理結果格納バッフア８とＤＭＡコ
ントローラ６及び、読出側がメインバス１５に接続され
た先入先出メモリ（以下ＦＩＦＯと称す）５の書込み側
が接続されたＤＭＡ転送バス１７を接続し、ＤＭＡコン
トローラ６にてＤＭＡ転送する時は、サブＣＰＵ２の制
御により制御バッフア７にてサブバス１６とＤＭＡ転送
バス１７とを切離し、処理結果格納バッフア８に格納さ
れた処理結果のデータをＤＭＡ転送バス１７を介してＦ
ＩＦＯ５に転送するようにした構成とする。
ック図である。図１に示す如く、メインＣＰＵ１とＤＰ
ーＲＡＭ３が接続されているメインバス１５と、サブＣ
ＰＵ２とメモリ９及びＤＰーＲＡＭ３が接続されている
サブバス１６とが双方向バッフア４にて接続され、メイ
ンＣＰＵ１よりサブＣＰＵ２にタスク処理をさせる時
は、コマンド及びタスク処理に必要な情報をＤＰーＲＡ
Ｍ３に書き込むと共にタスク処理用データを双方向バッ
フア４を介してメモリ９に書込み処理させる並列処理装
置において、サブバス１６に、サブＣＰＵ２の制御にて
動作する制御バッフア７の入力側を接続し、制御バッフ
ア７の出力側に、サブＣＰＵ２にて処理された処理結果
のデータを格納する処理結果格納バッフア８とＤＭＡコ
ントローラ６及び、読出側がメインバス１５に接続され
た先入先出メモリ（以下ＦＩＦＯと称す）５の書込み側
が接続されたＤＭＡ転送バス１７を接続し、ＤＭＡコン
トローラ６にてＤＭＡ転送する時は、サブＣＰＵ２の制
御により制御バッフア７にてサブバス１６とＤＭＡ転送
バス１７とを切離し、処理結果格納バッフア８に格納さ
れた処理結果のデータをＤＭＡ転送バス１７を介してＦ
ＩＦＯ５に転送するようにした構成とする。
【００１４】
【作用】本発明によれば、サブＣＰＵ２にて処理した処
理結果は処理結果格納バッフア８に格納し、ＤＭＡコン
トローラ６にてＤＭＡ転送をする時は、サブＣＰＵ２の
制御により制御バッフア７にて、サブバス１６とＤＭＡ
転送バス１７を切離して、メインＣＰＵ１，サブＣＰＵ
２側とは関係なくし、処理結果格納バッフア８に格納し
た処理結果を、ＤＭＡ転送バス１７を介してＦＩＦＯ５
に転送する。
理結果は処理結果格納バッフア８に格納し、ＤＭＡコン
トローラ６にてＤＭＡ転送をする時は、サブＣＰＵ２の
制御により制御バッフア７にて、サブバス１６とＤＭＡ
転送バス１７を切離して、メインＣＰＵ１，サブＣＰＵ
２側とは関係なくし、処理結果格納バッフア８に格納し
た処理結果を、ＤＭＡ転送バス１７を介してＦＩＦＯ５
に転送する。
【００１５】従って、ＤＭＡ転送をするのに、メインＣ
ＰＵ１，サブＣＰＵ２の動作に関係なく、又メインＣＰ
Ｕ１，サブＣＰＵ２の動作を停めることなく行うことが
出来高速に処理が出来るようになる。
ＰＵ１，サブＣＰＵ２の動作に関係なく、又メインＣＰ
Ｕ１，サブＣＰＵ２の動作を停めることなく行うことが
出来高速に処理が出来るようになる。
【００１６】
【実施例】図２は本発明の実施例の並列処理装置のブロ
ック図、図３は図２の処理のフローチャートである。
ック図、図３は図２の処理のフローチャートである。
【００１７】図２で図４の従来例と異なる点は、メイン
バス１５に接続されていたＤＭＡコントローラ６と、処
理データ格納バッフア１４の接続をはずし、サブバス１
６に、サブＣＰＵ２の制御にて動作する制御バッフア７
の入力側を接続し、制御バッフア７の出力側に、サブＣ
ＰＵ２にて処理された処理結果のデータを格納する処理
結果格納バッフア８とＤＭＡコントローラ６及び、読出
側がメインバス１５に接続されたＦＩＦＯ５の書込み側
が接続されたＤＭＡ転送バス１７を接続した点である。
バス１５に接続されていたＤＭＡコントローラ６と、処
理データ格納バッフア１４の接続をはずし、サブバス１
６に、サブＣＰＵ２の制御にて動作する制御バッフア７
の入力側を接続し、制御バッフア７の出力側に、サブＣ
ＰＵ２にて処理された処理結果のデータを格納する処理
結果格納バッフア８とＤＭＡコントローラ６及び、読出
側がメインバス１５に接続されたＦＩＦＯ５の書込み側
が接続されたＤＭＡ転送バス１７を接続した点である。
【００１８】以下図２の処理を図３に従って説明する。
メインＣＰＵ１の動作は、Ｓ１からＳ１０迄は、図４に
示す従来例と同じく、Ｓ１にてサブＣＰＵ２の処理が完
了していれば、Ｓ２に進み、サブＣＰＵ２用のタスクが
あれば、Ｓ３に進み、Ｓ３，Ｓ４にて、ＤＰーＲＡＭ３
にコマンド及びタスク処理に必要な情報を書込み、Ｓ５
にてメモリ９にタスク処理用のデータを書込み、Ｓ６に
てＤＰーＲＡＭ３の割込み発生アドレスをアクセスし、
Ｓ７にて、サブＣＰＵ２に割込み信号線１２を介して割
込み信号送る。
メインＣＰＵ１の動作は、Ｓ１からＳ１０迄は、図４に
示す従来例と同じく、Ｓ１にてサブＣＰＵ２の処理が完
了していれば、Ｓ２に進み、サブＣＰＵ２用のタスクが
あれば、Ｓ３に進み、Ｓ３，Ｓ４にて、ＤＰーＲＡＭ３
にコマンド及びタスク処理に必要な情報を書込み、Ｓ５
にてメモリ９にタスク処理用のデータを書込み、Ｓ６に
てＤＰーＲＡＭ３の割込み発生アドレスをアクセスし、
Ｓ７にて、サブＣＰＵ２に割込み信号線１２を介して割
込み信号送る。
【００１９】すると、サブＣＰＵ２はＳ８にて、ＤＰー
ＲＡＭ３よりコマンド及びタスク処理に必要な情報を読
出し、Ｓ９にてメモリ９よりタスク処理用のデータを読
出し、Ｓ１０にてタスク処理を開始する。
ＲＡＭ３よりコマンド及びタスク処理に必要な情報を読
出し、Ｓ９にてメモリ９よりタスク処理用のデータを読
出し、Ｓ１０にてタスク処理を開始する。
【００２０】そして、Ｓ１１にて、メモリ９に記憶され
ている処理結果を制御バッフア７を介し処理結果格納バ
ッフア８に書込み、Ｓ１２にてＤＭＡコントローラ６を
起動し、Ｓ１３にて制御バッフア７の動作を停め、サブ
バス１６とＤＭＡ転送バス１７を切離し、Ｓ１４にてＤ
ＰーＲＡＭ３の割込み発生アドレスをアクセスしＳ１４
にて割込み制御部１３を介して割込み信号線１１にてメ
インＣＰＵ１に割込み信号を送り、又サブバス１６とＤ
ＭＡ転送バス１７を切離すとＳ１６にて処理結果格納バ
ッフア８よりＦＩＦＯ５にＤＭＡ転送し、Ｓ１７にてＦ
ＩＦＯ５にデータを全部書き込んだことを示すフルフラ
グを割込み制御部１３に送り割込み信号線１１にてメイ
ンＣＰＵ１に割込み信号を送る。
ている処理結果を制御バッフア７を介し処理結果格納バ
ッフア８に書込み、Ｓ１２にてＤＭＡコントローラ６を
起動し、Ｓ１３にて制御バッフア７の動作を停め、サブ
バス１６とＤＭＡ転送バス１７を切離し、Ｓ１４にてＤ
ＰーＲＡＭ３の割込み発生アドレスをアクセスしＳ１４
にて割込み制御部１３を介して割込み信号線１１にてメ
インＣＰＵ１に割込み信号を送り、又サブバス１６とＤ
ＭＡ転送バス１７を切離すとＳ１６にて処理結果格納バ
ッフア８よりＦＩＦＯ５にＤＭＡ転送し、Ｓ１７にてＦ
ＩＦＯ５にデータを全部書き込んだことを示すフルフラ
グを割込み制御部１３に送り割込み信号線１１にてメイ
ンＣＰＵ１に割込み信号を送る。
【００２１】するとメインＣＰＵ１はＳ２１にて、ＤＭ
Ａ転送が終わっていれば、Ｓ２２にてタスク完了フラグ
をオンとし、Ｓ１８にてサブＣＰＵ２のタスク処理が完
了したかが判るようにしてＳ２４に進み割込み信号待ち
とする。
Ａ転送が終わっていれば、Ｓ２２にてタスク完了フラグ
をオンとし、Ｓ１８にてサブＣＰＵ２のタスク処理が完
了したかが判るようにしてＳ２４に進み割込み信号待ち
とする。
【００２２】Ｓ２１にてＤＭＡ転送が終わっていなくと
も、サブＣＰＵ２が空きならサブＣＰＵ２の起動を許可
しＳ２４に進み割込み信号待ちとする。Ｓ１８にてサブ
ＣＰＵ２の処理が完了していれば、Ｓ１９にてＦＩＦＯ
５よりタスク処理結果データを読出し処理しＳ２０に進
みメイン処理をしＳ１に帰る。
も、サブＣＰＵ２が空きならサブＣＰＵ２の起動を許可
しＳ２４に進み割込み信号待ちとする。Ｓ１８にてサブ
ＣＰＵ２の処理が完了していれば、Ｓ１９にてＦＩＦＯ
５よりタスク処理結果データを読出し処理しＳ２０に進
みメイン処理をしＳ１に帰る。
【００２３】尚Ｓ１にてサブＣＰＵ２のタスク処理が完
了していない時、Ｓ２にてサブＣＰＵ２用のタスクがな
い時はＳ１８に進み、Ｓ１８にてサブＣＰＵ２の処理が
完了していなければＳ２０に進みメイン処理を行いＳ１
に帰る。
了していない時、Ｓ２にてサブＣＰＵ２用のタスクがな
い時はＳ１８に進み、Ｓ１８にてサブＣＰＵ２の処理が
完了していなければＳ２０に進みメイン処理を行いＳ１
に帰る。
【００２４】即ち、サブＣＰＵ２にて処理した処理結果
は処理結果格納バッフア８に格納し、ＤＭＡコントロー
ラ６にてＤＭＡ転送をする時は、サブＣＰＵ２の制御に
より制御バッフア７にて、サブバス１６とＤＭＡ転送バ
ス１７を切離して、メインＣＰＵ１，サブＣＰＵ２側と
は関係なくし、処理結果格納バッフア８に格納した処理
結果を、ＤＭＡ転送バス１７を介してＦＩＦＯ５に転送
する。
は処理結果格納バッフア８に格納し、ＤＭＡコントロー
ラ６にてＤＭＡ転送をする時は、サブＣＰＵ２の制御に
より制御バッフア７にて、サブバス１６とＤＭＡ転送バ
ス１７を切離して、メインＣＰＵ１，サブＣＰＵ２側と
は関係なくし、処理結果格納バッフア８に格納した処理
結果を、ＤＭＡ転送バス１７を介してＦＩＦＯ５に転送
する。
【００２５】従って、サブＣＰＵ２にて処理した処理結
果をＤＭＡ転送するのに、メインＣＰＵ１，サブＣＰＵ
２の動作に関係なく又メインＣＰＵ１，サブＣＰＵ２の
動作を停めることなく行うことが出来高速処理が出来る
ようになる。る。
果をＤＭＡ転送するのに、メインＣＰＵ１，サブＣＰＵ
２の動作に関係なく又メインＣＰＵ１，サブＣＰＵ２の
動作を停めることなく行うことが出来高速処理が出来る
ようになる。る。
【００２６】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、サブＣＰＵ２にて処理した処理結果をＤＭＡ転送す
るのに、メインＣＰＵ及びサブＣＰＵの動作に関係な
く、又メインＣＰＵ及びサブＣＰＵの動作を停めず行う
ことが出来高速処理が出来るようになる効果がある。
ば、サブＣＰＵ２にて処理した処理結果をＤＭＡ転送す
るのに、メインＣＰＵ及びサブＣＰＵの動作に関係な
く、又メインＣＰＵ及びサブＣＰＵの動作を停めず行う
ことが出来高速処理が出来るようになる効果がある。
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例の並列処理装置のブロック
図、
図、
【図３】は図２の処理のフローチャート、
【図４】は従来例の並列処理装置のブロック図、
【図５】は図４の処理のフローチャートである。
【符号の説明】 １はメインＣＰＵ、 ２はサブＣＰＵ、 ３はデュアルポートラム、 ４は双方向バッフア、 ５は先入先出メモリ、 ６はＤＭＡコントローラ、 ７は制御バッフア、 ８は処理結果格納バッフア、 ９，１０はメモリ、 １１，１２は割込み信号線、 １３は割込み制御部、 １４は処理データ格納バッフア、 １５はメインバス、 １６はサブバスを示す。
Claims (1)
- 【請求項１】 メインＣＰＵ（１）とデュアルポートラ
ム（３）が接続されているメインバス（１５）と、サブ
ＣＰＵ（２）とメモリ（９）及び該デュアルポートラム
（３）が接続されているサブバス（１６）とが双方向バ
ッフア（４）にて接続され、該メインＣＰＵ（１）より
該サブＣＰＵ（２）にタスク処理をさせる時は、コマン
ド及びタスク処理に必要な情報を該デュアルポートラム
（３）に書き込むと共にタスク処理用データを該双方向
バッフア（４）を介して該メモリ（９）に書込み処理さ
せる並列処理装置において、該サブバス（１６）に、該
サブＣＰＵ（２）の制御にて動作する制御バッフア
（７）の入力側を接続し、該制御バッフア（７）の出力
側に、該サブＣＰＵ（２）にて処理された処理結果のデ
ータを格納する処理結果格納バッフア（８）とＤＭＡコ
ントローラ（６）及び、読出側が該メインバス（１５）
に接続された先入先出メモリ（５）の書込み側が接続さ
れたＤＭＡ転送バス（１７）を接続し、該ＤＭＡコント
ローラ（６）にてＤＭＡ転送する時は、該サブＣＰＵ
（２）の制御により該制御バッフア（７）にて該サブバ
ス（１６）と該ＤＭＡ転送バス（１７）とを切離し、該
処理結果格納バッフア（８）に格納された処理結果のデ
ータを該ＤＭＡ転送バス（１７）を介して該先入先出メ
モリ（５）に転送するようにしたことを特徴とする並列
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25878393A JPH07114523A (ja) | 1993-10-18 | 1993-10-18 | 並列処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25878393A JPH07114523A (ja) | 1993-10-18 | 1993-10-18 | 並列処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07114523A true JPH07114523A (ja) | 1995-05-02 |
Family
ID=17325020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25878393A Withdrawn JPH07114523A (ja) | 1993-10-18 | 1993-10-18 | 並列処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114523A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014120050A (ja) * | 2012-12-18 | 2014-06-30 | Renesas Electronics Corp | 半導体装置 |
-
1993
- 1993-10-18 JP JP25878393A patent/JPH07114523A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014120050A (ja) * | 2012-12-18 | 2014-06-30 | Renesas Electronics Corp | 半導体装置 |
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