JP2014120050A - 半導体装置 - Google Patents

Abstract

【課題】従来の半導体装置では、マルチスタンダード、マルチチャネルに対応するために回路規模が大きくなる問題があった。
【解決手段】一実施の形態によれば、半導体装置は、受信データに基づき構成設定信号を生成する第１の演算部を少なくとも含む複数の演算部１０〜１２と、入出力処理が同時に行われる少なくとも１つの共有メモリ１５ａ、１５ｂと、少なくとも１つのＦＩＦＯメモリ１４ａ、１４ｂと、複数の演算部１０〜１２と、共有メモリ１４ａ、１４ｂ及びＦＩＦＯメモリ１５ａ、１５ｂと、の接続関係を構成設定信号ＴＣ１に応じて切り替えるクロスバースイッチ１３と、を有する。
【選択図】図１

Description

本発明は半導体装置に関し、例えば通信方式の違いに応じて回路構成を再構成する半導体装置に関する。

近年、放送受信機、無線機器等の無線信号によりデータの送受信を行う機器において１つの半導体装置によって複数の通信規格に対応するマルチスタンダード機能への要求が高まっている。また、放送受信機では、複数の放送チャンネルを同時に受信して、複数番組を視聴或いは録画するマルチチャンネル機能への要求がある。このようなマルチスタンダード機能及びマルチチャンネル機能を実現するためには、ハードウェアとして複数の通信方式に対応可能な複数の処理回路を備える手法、ソフトウェアで処理内容を切り替えることより対応する手法等がある。

ハードウェアとして複数の処理回路を備える手法では、回路規模が大きくなり、歩留まりが低下する問題、コストが上昇する問題、及び、通信方式の変更への対応が困難である問題がある。一方、ソフトウェアで処理内容を切り替えることより対応する手法では、ハードウェア構成の工夫による手法に比べて問題が少ないため、マルチスタンダード機能及びマルチチャンネル機能の実現手法としてより現実的である。

しかしながら、ソフトウェアで処理内容を切り替えることより対応する手法を採用した場合にも、ソフトウェアを実行する半導体装置は、要求される性能のうち最も処理量が多い処理に対応できるハードウェアを備えていなければならない。

例えば、特許文献１、２には、共有メモリとＦＩＦＯメモリとを有し、２つの演算部の間のデータ通信量に応じて共有メモリとＦＩＦＯメモリとを使い分ける技術が開示されている。

特開平２−８２３４２号公報 特開平７−８４９６８号公報

しかしながら、特許文献１、２に示すように、半導体装置における処理量の最大値に対応可能なハードウェアを備えた場合、演算部の間のデータ通信量が多い場合にはＦＩＦＯメモリが無駄になり、演算部間のデータ通信量の少ない場合には共有メモリが無駄になる問題がある。つまり、特許文献１、２のように、半導体装置における処理量の最大値に対応可能なハードウェアを固定的に備えた場合、半導体装置の回路面積が大きくなる問題がある。

その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、受信データに基づき構成設定信号を生成する第１の演算部を少なくとも含む複数の演算部と、入出力処理が同時に行われる少なくとも１つの共有メモリと、少なくとも１つのＦＩＦＯメモリと、前記複数の演算部と、前記共有メモリ及び前記ＦＩＦＯメモリと、の接続関係を前記構成設定信号に応じて切り替えるクロスバースイッチと、を有する。

なお、上記実施の形態の装置を方法やシステムに置き換えて表現したもの、該装置または該装置の一部の処理をコンピュータに実行せしめるプログラムなども、本発明の態様としては有効である。

前記一実施の形態によれば、通信方式に応じて回路構成を再構成し、非動作の回路を極力少なくした半導体装置を実現できる。

実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかる半導体装置のクロスバースイッチ、共有メモリ及びＦＩＦＯメモリのブロック図である。 実施の形態１にかかる半導体装置のクロスバースイッチの第１の動作状態を示すブロック図である。 実施の形態１にかかる半導体装置のクロスバースイッチの第２の動作状態を示すブロック図である。 実施の形態１にかかる半導体装置の適用例の１つである通信方式の処理内容を示すブロック図である。 図５で示した処理を実施する場合に実施の形態１にかかる半導体装置が回路構成を決定する処理を示すフローチャートである。 同期検出状態における実施の形態１にかかる半導体装置の回路構成を示すブロック図である。 実施の形態１にかかる半導体装置の同期維持状態におけるメモリ空間を示す概略図である。 同期維持状態における実施の形態１にかかる半導体装置の回路構成を示すブロック図である。 同期維持状態における実施の形態１にかかる半導体装置の動作を示すタイミングチャートである。 実施の形態２にかかる半導体装置のブロック図である。 実施の形態２にかかる半導体装置において実施の形態１にかかる半導体装置とは異なる処理を行う場合のメモリ空間を示す概略図である。 同期維持状態における実施の形態２にかかる半導体装置の回路構成を示すブロック図である。 同期維持状態における実施の形態２にかかる半導体装置の動作を示すタイミングチャートである。 実施の形態３にかかる半導体装置のブロック図である。 実施の形態３にかかる半導体装置において実施の形態１にかかる半導体装置とは異なる処理を行う場合のメモリ空間を示す概略図である。 同期維持状態における実施の形態３にかかる半導体装置の回路構成を示すブロック図である。 同期維持状態における実施の形態３にかかる半導体装置の動作を示すタイミングチャートである。 実施の形態４にかかる半導体装置のブロック図である。 実施の形態５にかかる半導体装置のブロック図である。 実施の形態６にかかる半導体装置のブロック図である。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。従、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組み合わせによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（ｔａｎｇｉｂｌｅ ｓｔｏｒａｇｅ ｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

実施の形態１
実施の形態１にかかる半導体装置１のブロック図を図１に示す。半導体装置１は、様々な処理に用いることができるが、受信信号の復調処理及び復号処理を行うデモジュレータ或いは送信信号の符号化処理及び変調処理を行うモジュレータにより好適に用いることが出来るものである。そこで、以下の説明では、半導体装置１をデモジュレータとして利用する場合を中心に説明を行う。

また、実施の形態１にかかる半導体装置１は、処理を実施する処理部（例えば、同期検出処理部１０、復調処理部１１、復号処理部１２）を有するが、この処理部は、プログラムを実行するＤＳＰ（Digital Signal Processor）等の演算部により実現されるものである。また、半導体装置１では、演算部において実行されるプログラムの違いにより処理部が実施する処理内容が異なる。この演算部は、同じ構成のものでも良く、異なる構成のものであっても良い。

図１に示すように半導体装置１は、同期検出処理部１０、復調処理部１１、復号処理部１２、クロスバースイッチ１３、ＦＩＦＯ（First In First Out）メモリ１４ａ、１４ｂ、共有メモリ１５ａ、１５ｂを有する。

同期検出処理部１０、復調処理部１１、復号処理部１２は、いずれもＤＳＰ等の演算部により実装されるものである。また、同期検出処理部１０は、外部から入力される信号を受信し、受信データに基づき構成設定信号ＴＣ１を生成する第１の演算部として機能する。また、復調処理部１１及び復号処理部１２は、それぞれ第１の演算部とは異なる処理を実施する第２の演算部として機能する。つまり、実施の形態１にかかる半導体装置では、第２の演算部が処理毎に異なる演算部を有する。また、実施の形態１にかかる半導体装置では、同期検出処理部１０は、復調処理部１１及び復号処理部１２の動作タイミングを指示するタイミング制御信号ＴＣ２、ＴＣ３を出力する。なお、同期検出処理部１０、復調処理部１１、復号処理部１２が行う処理は、本実施の形態で説明するデモジュレータにおける処理であって、詳細な処理内容は後述する。

クロスバースイッチ１３は、複数の演算部と、共有メモリ１５ａ、１５ｂ及びＦＩＦＯメモリ１４ａ、１４ｂと、の接続関係を構成設定信号ＴＣ１に応じて切り替える。実施の形態１では、同期検出処理部１０が、受信データにより指定される通信方式に応じて構成設定信号ＴＣ１により指定する回路構成値を変更する。そして、クロスバースイッチ１３は、同期検出処理部１０から与えられた回路構成値に応じて共有メモリ１５ａ、１５ｂ及びＦＩＦＯメモリ１４ａ、１４ｂと、の接続関係を切り替える。このクロスバースイッチ１３の詳細については後述する。

ＦＩＦＯメモリ１４ａ、１４ｂは、データを入力された順に出力する先入れ先出し型のメモリである。ＦＩＦＯメモリは、共有メモリとして利用するＲＡＭ（Random Access Memory）よりも記憶容量が小さく設定される。また、ＦＩＦＯメモリ１４ａ、１４ｂは、ポインタによりアドレスが指定されるものであり、ＲＡＭのようにランダムなアドレスによる活性領域の指定を行わないためＲＡＭに比べて回路規模が小さくなる。なお、図１に示した例では２つのＦＩＦＯメモリを示したが、ＦＩＦＯメモリは少なくとも１つあれば良く、ＦＩＦＯメモリの数は、半導体装置１に求められる性能により増減するものである。

また、ＦＩＦＯメモリ１４ａ、１４ｂは、演算部の出力データのアクセスアドレスに基づき記憶領域に保持されているデータ量を検出し、検出したデータ量に応じてビジー信号ＦＢを出力する。このとき、実施の形態１にかかる半導体装置１では、演算部が出力データのアクセスアドレスとしてＲＡＭに対応したものしか出力しない構成となっている。そのため、ＦＩＦＯメモリ１４ａ、１４ｂは、共有メモリに対するアクセスアドレスに基づきビジー信号を出力するか否かは判断する機能を有する。このＦＩＦＯメモリ１４ａ、１４ｂの詳細な回路構成については後述する。

共有メモリ１５ａ、１５ｂは、入力ポートと出力ポートとを少なくとも１つずつ備え、入出力処理が同時に行われるデュアルポートメモリである。また、共有メモリ１５ａ、１５ｂは、活性領域の指定がランダムなアドレスにより指定可能なＲＡＭである。なお、図１に示した例では２つの共有メモリを示したが、共有メモリは少なくとも１つあれば良く、共有メモリの数は、半導体装置１に求められる性能により増減するものである。共有メモリは、デュアルポートメモリを利用する方法の他、１ポートメモリを利用し、当該１ポートメモリの２つのバンクを切り替えて利用する方法など、入力処理と出力処理とを並列して利用可能な様々なメモリ構成により実現することが可能である。また、実施の形態１にかかる半導体装置１は、演算部の数に対して、共有メモリとＦＩＦＯメモリの総数が多くなるような回路構成を有する。演算部の数よりも多くのメモリを備えることで取り得る回路構成のバリエーションを多様化させることができる。

ここで、実施の形態１にかかる半導体装置のクロスバースイッチ１３、共有メモリ及びＦＩＦＯメモリの詳細について説明する。図２に実施の形態１にかかる半導体装置のクロスバースイッチ１３、共有メモリ及びＦＩＦＯメモリの詳細なブロック図を示す。なお、図２で示したクロスバースイッチ１３は、２つの演算部の間で２つのメモリ（例えば、１つのＦＩＦＯメモリと、１つの共有メモリ）のいずれを利用するかを切り替えるものである。しかし、実施の形態１にかかるクロスバースイッチ１３は、複数の演算部と、複数のメモリとの接続関係を自由に切り替えることができるものである。また、図２では、ＦＩＦＯメモリとしてＦＩＦＯメモリ１４ａのみを示し、共有メモリとして共有メモリ１５ａのみを示した。しかし、実施の形態１にかかる半導体装置１では、クロスバースイッチ１３は、図１で示した４つのメモリを接続先として選択可能である。つまり、図２で示した例は、実際のクロスバースイッチ１３の構成を簡略化したものである。また、図２で示した例は、メモリとしてＦＩＦＯメモリ１４ａと共有メモリ１５ａを代表例として挙げたものである。

図２に示すように、クロスバースイッチ１３は、複数のクロスバースイッチと、レジスタ２０と、を有する。図２に示す例では、複数のクロスバースイッチとしてクロスバースイッチ２１〜２６を示した。これは、共有メモリの書き込みに３種類の信号が必要であり、かつ、共有メモリの読み出しに３種類の信号が必要になるため、これら信号の種別毎に１つのクロスバースイッチが必要になるためである。レジスタ２０には、回路構成値ＭＯＤＥ＿ＲＥＧが格納される。クロスバースイッチ２１〜２６は、レジスタ２０に格納された回路構成値ＭＯＤＥ＿ＲＥＧに応じて入力される信号の分配先を切り替える。

クロスバースイッチ２１は、２つの演算部から出力される書き込みイネーブル信号ＷＥ１、ＷＥ２をそれぞれＦＩＦＯメモリ１４ａと共有メモリ１５ａとのいずれかに分配する。クロスバースイッチ２２は、２つの演算部から出力される書き込みアクセスアドレスＷＡＤ１、ＷＡＤ２をそれぞれＦＩＦＯメモリ１４ａと共有メモリ１５ａとのいずれかに分配する。クロスバースイッチ２３は、２つの演算部から出力されるライトデータＷＤＴ１、ＷＤＴ２をそれぞれＦＩＦＯメモリ１４ａと共有メモリ１５ａとのいずれかに分配する。

クロスバースイッチ２４は、２つの演算部から出力される読み出しイネーブル信号ＲＥ１、ＲＥ２をそれぞれＦＩＦＯメモリ１４ａと共有メモリ１５ａとのいずれかに分配する。クロスバースイッチ２５は、２つの演算部から出力される読み出しアクセスアドレスＲＡＤ１、ＲＡＤ２をそれぞれＦＩＦＯメモリ１４ａと共有メモリ１５ａとのいずれかに分配する。クロスバースイッチ２６は、ＦＩＦＯメモリ１４ａと共有メモリ１５ａから出力されるリードデータＲＤＴ１、ＲＤＴ２をそれぞれ２つの演算部のいずれかに分配する。

なお、図２に示したクロスバースイッチ１３の構成を図１で示したクロスバースイッチ１３として利用可能な構成に拡張した場合、クロスバースイッチ２１〜２５は、３つの演算部から出力される信号及び外部から入力される信号を回路構成値ＭＯＤＥ＿ＲＥＧで指定されるメモリに分配する構成となる。また、クロスバースイッチ２６は、４つのメモリから出力される信号を回路構成値ＭＯＤＥ＿ＲＥＧで指定される演算部又は出力先に分配する構成となる。

ＦＩＦＯメモリ１４ａは、ＦＩＦＯコア部３０、スイッチ３１、３２、アクセス制御部３３を有する。ＦＩＦＯコア部３０は、データを保持する保持部である。また、ＦＩＦＯコア部３０は、書き込みイネーブル信号ＷＥが入力された場合にはライトデータＷＤＴを順次記憶する。また、ＦＩＦＯコア部３０は、読み出しイネーブル信号ＲＥが入力された場合には先に書き込まれたデータから順に読み出してリードデータＲＤＴとして出力する。

スイッチ３１は、後述する第１のビジー検出部３６が出力するスイッチ制御信号に応じてクロスバースイッチ２１から出力される書き込みイネーブル信号をＦＩＦＯコア部３０に伝達するか遮断するかを切り替える。スイッチ３２は、後述する第２のビジー検出部３７が出力するスイッチ制御信号に応じてクロスバースイッチ２４から出力される読み出しイネーブル信号をＦＩＦＯコア部３０に伝達するか遮断するかを切り替える。

アクセス制御部３３は、複数の演算部の出力データのアクセスアドレスに基づきＦＩＦＯコア部３０に保持されているデータ量を検出し、検出したデータ量に応じてビジー信号ＦＢを出力する。このように、アクセスアドレスに基づきＦＩＦＯメモリに保持されたデータ量を検出することで演算器側からポインタ制御をする必要がなくなる。図２で示す例では、ＦＩＦＯコア部３０に保持されているデータ量が保持最大値に達したことを通知するビジー信号ＦＢ１と、ＦＩＦＯコア部３０に保持されているデータ量がゼロになったことを通知するビジー信号ＦＢ２と、を示した。図１に示したビジー信号ＦＢは、ビジー信号ＦＢ１とビジー信号ＦＢ２とを含むものである。また、実施の形態１にかかる半導体装置１では、第１の演算部（例えば、同期検出処理部１０）は、ビジー信号ＦＢに応じて第２の演算部（例えば、復調処理部１１及び復号処理部１２）の動作タイミングを制御するタイミング制御信号ＴＣ２、ＴＣ３を出力する。

アクセス制御部３３は、レジスタ３４、加算器３５、第１のビジー検出部３６、第２のビジー検出部３７を有する。レジスタ３４には、ＦＩＦＯメモリ１４ａで保持可能なデータ量の最大値ＯＦＦＳＥＴが格納される。加算器３５は、クロスバースイッチ２２が出力する書き込みアクセスアドレスと、クロスバースイッチ２５が出力する読み出しアクセスアドレスを負の値とした値と、を加算して、書き込みアクセスアドレスと読み出しアクセスアドレスとの差分ｘを算出する。

第１のビジー検出部３６は、加算器３５から出力される差分ｘと最大値ＯＦＦＳＥＴとを比較し、差分ｘが最大値ＯＦＦＳＥＴよりも大きくなった場合にビジー信号ＦＢ１を出力する。また、第１のビジー検出部３６はビジー信号ＦＢ１を出力する場合、スイッチ３１を遮断状態とするようにスイッチ制御信号を出力する。つまり、第１のビジー検出部３６は、ＦＩＦＯコア部３０に格納されているデータ量が最大値に達したか否かを判断し、当該判断に基づきビジー信号ＦＢ１を出力するか否か、及び、スイッチ３１を遮断状態とするか否かを制御する。

第２のビジー検出部３７は、加算器３５から出力される差分ｘと最大値ＯＦＦＳＥＴとを比較し、差分ｘがゼロよりも小さくなった場合にビジー信号ＦＢ２を出力する。また、第２のビジー検出部３７はビジー信号ＦＢ２を出力する場合、スイッチ３２を遮断状態とするようにスイッチ制御信号を出力する。つまり、第２のビジー検出部３７は、ＦＩＦＯコア部３０に格納されているデータが無くなったか否かを判断し、当該判断に基づきビジー信号ＦＢ２を出力するか否か、及び、スイッチ３２を遮断状態とするか否かを制御する。

続いて、実施の形態１にかかるクロスバースイッチ１３の動作について説明する。まず、第１の動作状態としてＦＩＦＯメモリ１４ａを介して復調処理部１１と復号処理部１２とがデータの転送を行う場合について説明する。そこで、図３に実施の形態１にかかる半導体装置のクロスバースイッチの第１の動作状態を示すブロック図を示す。

図３に示すように、第１の動作状態では、クロスバースイッチ１３は、復調処理部１１が出力する書き込みイネーブル信号ＷＥ１、書き込みアクセスアドレスＷＡＤ１及びライトデータＷＤＴ１がＦＩＦＯメモリ１４ａに伝達する。また、第１の動作状態では、クロスバースイッチ１３は、復号処理部１２が出力する読み出しイネーブル信号ＲＥ２及び読み出しアクセスアドレスＷＡＤ２をＦＩＦＯメモリ１４ａに伝達し、ＦＩＦＯメモリ１４ａが出力するリードデータＲＤＴをリードデータＲＤＴ２として復号処理部１２に出力する。

次いで、第２の動作状態として共有メモリ１５ａを介して復調処理部１１と復号処理部１２とがデータの転送を行う場合について説明する。そこで、図４に実施の形態１にかかる半導体装置のクロスバースイッチの第２の動作状態を示すブロック図を示す。

図４に示すように、第２の動作状態では、クロスバースイッチ１３は、復調処理部１１が出力する書き込みイネーブル信号ＷＥ１、書き込みアクセスアドレスＷＡＤ１及びライトデータＷＤＴ１が共有メモリ１５ａに伝達する。また、第２の動作状態では、クロスバースイッチ１３は、復号処理部１２が出力する読み出しイネーブル信号ＲＥ２及び読み出しアクセスアドレスＷＡＤ２を共有メモリ１５ａに伝達し、共有メモリ１５ａが出力するリードデータＲＤＴをリードデータＲＤＴ２として復号処理部１２に出力する。

上記したように、実施の形態１にかかる半導体装置１では、複数の演算部がいずれのメモリを用いて処理を実施するかをクロスバースイッチ１３によって切り替えることで、様々な処理を実施することができる。

また、実施の形態１にかかる半導体装置１では、メモリとして、記憶容量、データの入出力タイミング及び回路規模が異なるＦＩＦＯメモリ及び共有メモリを有する。これにより、実施の形態１にかかる半導体装置１は、演算部で行われる処理に要求される性能に応じて利用するメモリの種類を適宜選択することができる。例えば、記憶容量よりも入出力遅延時間を短縮する処理を行う場合にはＦＩＦＯメモリを利用し、入出力遅延時間よりも記憶容量が要求される処理を行う場合には共有メモリを利用することができる。このようなメモリの使い分けを複数の演算部で行われる種類に応じて行うことで、実施の形態１にかかる半導体装置１は、無駄なハードウェア資源を備えることなく複数の処理を実行することができる。

上記した実施の形態１にかかる半導体装置１の効果をさらに説明するために具体的な利用例を挙げて当該効果について説明する。実施の形態１にかかる半導体装置１は、特にデモジュレータ及びモジュレータに好適であるため、以下では、実施の形態１にかかる半導体装置１をデモジュレータとして利用する場合について説明する。そこで、具体例として、地上デジタル放送の規格の１つであるＩＳＤＢ−Ｔ規格に対応するデモジュレータの処理フローを示すデモジュレータのブロック図を図５に示す。

図５に示すように、デモジュレータは、まずアンテナ１００によりＲＦ（Radio Frequency）信号を受信する。ＲＦ信号は、ミキサ１０１に入力される。ミキサ１０１では、発振器１０２により生成されたローカル信号によりＲＦ信号を変調する。そして、ミキサ１０１から出力された信号は、ＩＦ回路１０３に入力される。ＩＦ回路１０３では、ミキサ１０１で変調された信号からＩＦ信号を抽出する。そして、ＩＦ信号は、ミキサ１０４において発振器１０５で生成されたローカル信号によりさら変調されベースバンド信号となる。ベースバンド信号は、その後、アナログデジタル変換処理１０６によりデジタルデータに変換される。アナログデジタル変換処理１０６までの処理は、アナログ信号に対する処理であるため、個別の半導体装置で行われる処理である。一方、アナログデジタル変換処理１０６以降の処理は、デジタル信号に対する処理であるため、例えばＤＳＰ等を用いたソフトウェアによる処理が可能である。

アナログデジタル変換処理１０６において生成されたデジタルデータに対して直交復調処理１０７を施すことにより選択したチャンネルのデータが抽出される。その後、チャンネル選択されたデジタルデータに対してＦＦＴ（Fast Fourier Transform）処理１０８が施される。ＦＦＴ処理１０８では、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing）シンボルのうち、有効シンボルに相当する期間についてＦＦＴ処理を実施する。その際、受信信号のマルチパスの状況を考慮し、適切な期間でＦＦＴ処理が実施される。

続いて、ＦＦＴ処理がなされたデジタルデータからフレーム抽出処理１０９が行われる。フレーム抽出処理１０９では、ＦＦＴ処理の出力のＴＭＣＣ（Transmission and Multiplexing Configuration Control）信号のうちのフレーム同期信号を抽出する。フレーム同期信号には、モード及びガードインターバル長に関する情報が含まれる。ここで、モード及びガードインターバル長は、送信機器側で付加される情報であり、パルチパスの影響を低減するために利用されるものである。そして、同期再生処理１１０では、モード及びガードインターバル長に応じてＯＦＤＭシンボル同期及びＦＦＴサンプル周波数を再生する。

また、フレーム抽出処理１０９では、ＴＭＣＣ信号をＴＭＣＣ復号処理１１１に渡す。ＴＭＣＣ復号処理１１１では、ＴＭＣＣ信号からＴＭＣＣ情報を抽出し、各種制御を実施する。

ＡＣ復号処理１１２では、ＦＦＴ処理１０８の出力のセグメントＮｏ．０のＡＣ信号のうち構成識別が地震動警報情報の伝送であることを示すとき（「００１」、「１１０」）、地震動警報情報を抽出する。構成識別がそれ以外である場合には、ＡＣ信号を復号しない。なお、地震動警報情報とは、ＡＲＩＢ ＳＴＤ−Ｂ３１「地上デジタルテレビジョン放送の伝送方式標準規格」の定義に基づくものである。

また、ＦＦＴ処理１０８で生成されたデジタルデータに対してキャリア復調処理１１３を行う。キャリア復調処理１１３では、ＴＭＣＣ情報に応じ、ＤＱＰＳＫ（Differential Quadrature Phase Shift Keying）用に差動復調や、ＱＰＳＫ（Quadrature Phase Shift Keying）、１６ＱＡＭ（16 Quadrature Amplitude Modulation）、６４ＱＡＭ（64 Quadrature Amplitude Modulation）用にスキャッタードパイロット（ＳＰ）を用いた同期復調を行い、振幅、及び位相情報を検出する。

続いて、周波数デインターリーブ処理１１４及び時間デインターリーブ処理１１５を行う。周波数デインターリーブ処理１１４では、ＦＦＴ処理１０８で生成されたデータを周波数軸上で並び替える。時間デインターリーブ処理１１５では、周波数デインターリーブ処理されたデータを、さらに、時間軸上で並び替える。このデインターリーブ処理における並べ替えアルゴリズムは、送信機器側で行われる周波数インターリーブ処理及び時間インターリーブ処理の並べ替えアルゴリズムの逆のアルゴリズムである。

続いて、デマッピング処理１１６を行う。デマッピング処理１１６では、キャリア復調された情報からＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭのデマッピングを実施し、ビット情報を抽出する。

続いて、階層分割処理１１７を行う。階層分割処理１１７では、ＴＭＣＣ情報に基づき伝送特性の異なる複数の階層を同時に伝送する階層伝送により無線信号を受信していることが判明した場合にデマッピング処理されたデータを各階層に分割する。なお、分割は、ＴＳパケットの同期バイト（４７Ｈ）の次のバイトから、次のＴＳパケットの同期バイトまでの２０４バイトを単位とする。

続いて、ビットデインターリーブ処理１１８〜１２０を行う。ビットデインターリーブ処理１１８〜１２０では、分割された階層毎にビットデインターリーブ処理を行う。

続いて、デパンクチャ処理１２１〜１２３を行う。デパンクチャ処理１２１〜１２３では、分割された階層毎に、ＴＭＣＣ情報により指定された畳み込み符号化率に応じ、畳み込み符号のビット補間を行う。

続いて、階層合成処理１２４を行う。階層合成処理１２４では、階層分割されたデータを合成して１つのデータを生成する。そして、ビタビ復号処理１２５において階層合成されたデータに対してビタビ復号処理を施す。図１に示す方式では、ビタビ復号処理１２５において、デパンクチャ処理されたデータから符号化率１／２のビタビ復号を実施する。ビタビ復号では性能向上のため軟判定処理を行う。また、畳み込み符号による誤り伝播を避けるため、ＴＳパケットの同期バイト（４７Ｈ）が既知であることを利用し終端処理を行う。

続いて、階層分割処理１２６を再度行う。この階層分割処理１２６は、階層分割処理１１７と同じ処理である。その後、バイトデインターリーブ処理１２７〜１２９を行う。バイトデインターリーブ処理１２７〜１２９では、分割された階層毎にデインターリーブ処理を行う。また、バイトデインターリーブ処理では、バイト単位でデインターリーブ処理を行う。

続いて、エネルギー逆拡散処理１３０〜１３２を行う。エネルギー逆拡散処理１３０〜１３２は、分割された階層毎にエネルギー逆拡散処理を行う。エネルギー逆拡散処理１３０〜１３２では、１５次のＭ系列ＰＮ信号と、ＴＳパケットの同期バイトを除くビット単位で排他的論理和により逆拡散を行う。なお、同期バイト期間もシフトレジスタは動作し、ＯＦＤＭ伝送フレーム毎に初期化する。

続いて、ＴＳ再生処理１３３を行う。ＴＳ再生処理１３３では、トランスポートストリーム再生のための処理を行う。この際、ＴＳパケットの順番及びＰＣＲの時間的位置が送信側と同じに保たれなければならない。その後、ＲＳ復号処理１３４を行うことで再生可能なＴＳストリームデータが生成される。ＲＳ復号処理１３４では、短縮化リードソロモン符号ＲＳの復号を行う。その際、訂正後の誤りが検出された場合には、トランスポートストリームの先頭から９ビット目（２バイト目のＭＳＢ）のtransport_error_indicator を「１」にセットする。

このように、受信機を用いた通信システムでは、送信信号を生成する際にインターリーブ処理を施し、受信時にデインターリーブ処理を施すことで、送信時に発生するエラーが復号後のデータの１つに偏在してしまうことを防止する。インターリーブ処理及びデインターリーブ処理によりエラーを複数のデータに分散させることで、通信システムにおけるエラー訂正能力を向上させることができる。

ここで、実施の形態１にかかる半導体装置１では、第１の演算部により実現される同期検出処理部１０においてＦＦＴ処理１０８、フレーム抽出処理１０９及び同期再生処理１１０を実行する。また、第２の演算部の１つにより実現される復調処理部１１において、キャリア復調処理１１３、周波数デインターリーブ処理１１４、時間デインターリーブ処理１１５及びデマッピング処理１１６を実行する。さらに、第２の演算部の１つにより実現される復号処理部１２において、ＴＭＣＣ復号処理１１１、ＡＣ復号処理１１２、階層分割処理１１７、ビットデインターリーブ処理１１８〜１２０、デパンクチャ処理１２１〜１２３、階層合成処理１２４、ビタビ復号処理１２５、階層分割処理１２６、バイトインターリーブ処理１２７〜１２９、エネルギー拡散処理１３０〜１３２、ＴＳ再生処理１３３及びＲＳ復号処理１３４を実行する。つまり、実施の形態１にかかる半導体装置１では、第１の演算部によって前記受信データに基づき前記第２の演算部の動作条件を抽出する同期検出処理を行い、第２の演算部によって信データに対して復調処理及び復号処理を行って出力データ（例えば、処理対象データＤｏｕｔ）を生成する。

実施の形態１では、デモジュレータにおける処理を上記のように演算部に割り当てたが、この割り当ては一例であり、他の割り当て方法であっても良い。また、上記割り当てでは、複雑なメモリアクセスが必要なＦＦＴ処理及び各種デインターリーブ処理に共有メモリが利用できるようにした。さらに、ＩＳＤＢ−Ｔではフレーム単位で演算処理を実施することが求められるが、上記割り当てでは、１フレーム単位の処理が予め決められたフレーム処理期間内で完了するように、演算部の演算能力を考慮して処理を分割した。なお、デモジュレータの処理をいずれの演算部に割り当てるかは任意に設定可能である。

続いて、図５に示したデモジュレータの処理を実施する実施の形態１にかかる半導体装置１の動作について説明する。そこで、図５に示したデモジュレータの処理を実施する実施の形態１にかかる半導体装置１の動作手順を示すフローチャートを図６に示す。図６に示すように実施の形態１にかかる半導体装置１では、まず、受信処理を開始すると同期検出処理を実行する（ステップＳ１）。この同期検出処理を実行することで、同期検出処理部１０は、受信信号の通信方式を認識して、当該通信方式に対応したパラメータを抽出する。また、同期検出処理では、抽出したパラメータを復調処理部１１及び復号処理部１２に与える。ここで、ステップＳ１では、半導体装置１は、通信方式を特定する同期検出期間は、通信方式に関わらず予め設定された回路構成値を出力するように同期検出処理部１０を動作させる。

次いで、実施の形態１にかかる半導体装置１は、同期検出処理において抽出されたパラメータが設定された同期維持状態で復調処理部１１による復調処理と復号処理部１２による復号処理とを実施する（ステップＳ２）。

実施の形態１にかかる半導体装置１では、受信信号の通信方式に応じて回路構成を決定するが、この回路構成の決定をステップＳ１で行い、ステップＳ２ではステップＳ１で決定した回路構成に基づき復調処理及び復号処理を行う。なお、ステップＳ２の処理においても同期検出処理が行われるが、回路構成を維持したまま処理が継続される。また、ステップＳ１の同期検出処理は、フレーム処理の回数が予め設定された回数に達する毎に実施し手も良い。

上記ステップＳ１の処理とステップＳ２の処理とでは、利用する演算部とメモリの組み合わせが異なる。そこで、ステップＳ１の同期検出状態の回路構成と、ステップＳ２の同期維持状態の回路構成とをそれぞれ説明する。

まず、図７に同期検出状態の回路構成を示すブロック図を示す。図７に示すように、同期検出状態では、同期検出処理部１０及び復号処理部１２が有効になる。また、同期検出状態では、ＦＩＦＯメモリ１４ａが同期検出処理部１０の入力に割り当てられ、共有メモリ１５ｂが同期検出処理部１０と復号処理部１２との間に割り当てられる。これにより、半導体装置１は、ＦＦＴ処理１０８、フレーム抽出処理１０９、同期再生処理１１０及びＴＭＣＣ復号処理１１１を行う。

続いて、上記同期検出状態で抽出されたパラメータにおいて決定される半導体装置１のメモリ空間の概略図を図８に示す。図８に示すように、半導体装置１の同期維持状態におけるメモリ空間では、ＦＩＦＯメモリ１４ａに直交変換処理１０７により生成されるＲＦ入力信号が与えられ、同期検出処理部１０がＦＩＦＯメモリ１４ａから受信データを読み取るように定義される。共有メモリ１５ａは、同期検出処理部１０から入力信号を受け、復調処理部１１にデータを出力するように定義される。共有メモリ１５ｂは、復調処理部１１から入力信号を受け、復号処理部１２にデータを出力するように定義される。ＦＩＦＯメモリ１４ｂは、復号処理部１２から入力信号を受け、出力信号Ｄｏｕｔを出力するように定義される。

図８に示したメモリ空間に基づき動作する同期維持状態における実施の形態１にかかる半導体装置１のブロック図を図９に示す。図９に示すように、同期維持状態における半導体装置１では、クロスバースイッチ１３が、ＲＦ入力信号が与えられる入力端子と同期検出処理部１０との間にＦＩＦＯメモリ１４ａを接続する。クロスバースイッチ１３は、同期検出処理部１０と復調処理部１１との間に共有メモリ１５ａを接続する。クロスバースイッチ１３は、復調処理部１１と復号処理部１２との間に共有メモリ１５ｂを接続する。クロスバースイッチ１３は、復号処理部１２と出力信号Ｄｏｕｔが出力される出力端子との間にＦＩＦＯメモリ１４ｂを接続する。

続いて、同期維持状態における実施の形態１にかかる半導体装置１の動作を示すタイミングチャートを図１０に示す。図１０に示すように、半導体装置１では、各演算部でそれぞれ処理を行うが、各演算部の１回の処理は１フレーム処理期間ＦＬＴＭ以内に完了する。

図１０に示す例では、３つのフレームについての処理を示している。タイミングＴＡ〜ＴＢの期間について説明する。タイミングＴＡ〜ＴＢの期間では、タイミングＴＡにおいて１フレーム目のＲＦ入力信号がＦＩＦＯメモリ１４ａに蓄積され、ＦＩＦＯメモリ１４ａへのデータの蓄積が完了したことをビジー信号ＦＢにより検出すると（タイミングＴＡ１）同期検出処理部１０が１フレーム目の同期検出処理を実施する。そして、タイミングＴＢに達する前のタイミングＴＡ２で同期検出処理が完了する。

続いて、タイミングＴＢ〜ＴＣの期間について説明する。タイミングＴＢ〜ＴＣの期間では、タイミングＴＢにおいて２フレーム目のＲＦ入力信号がＦＩＦＯメモリ１４ａに蓄積され、ＦＩＦＯメモリ１４ａへのデータの蓄積が完了したことをビジー信号ＦＢにより検出すると（タイミングＴＢ１）同期検出処理部１０が２フレーム目の同期検出処理を実施する。そして、タイミングＴＣに達する前のタイミングＴＢ２で同期検出処理が完了する。また、タイミングＴＢ〜ＴＣの期間では、タイミングＴＢから復調処理部１１が１フレーム目のデータに対して復調処理を実行する。この復調処理は、タイミングＴＢ２で終了する。

続いて、タイミングＴＣ〜ＴＤの期間について説明する。タイミングＴＣ〜ＴＤの期間では、タイミングＴＣにおいて３フレーム目のＲＦ入力信号がＦＩＦＯメモリ１４ａに蓄積され、ＦＩＦＯメモリ１４ａへのデータの蓄積が完了したことをビジー信号ＦＢにより検出すると（タイミングＴＣ１）同期検出処理部１０が３フレーム目の同期検出処理を実施する。そして、タイミングＴＤに達する前のタイミングＴＣ２で同期検出処理が完了する。また、タイミングＴＢ〜ＴＣの期間では、タイミングＴＣから復調処理部１１が２フレーム目のデータに対して復調処理を実行する。この復調処理は、タイミングＴＣ２で終了する。タイミングＴＣ〜ＴＤの期間では、タイミングＴＣから復号処理部１２が１フレーム目のデータに対して復号処理を実行する。この復号処理は、タイミングＴＣ２で終了する。そして、ＦＩＦＯメモリ１４ｂがタイミングＴＣ２からタイミングＴＣ３で１フレーム目の出力信号Ｄｏｕｔを出力する。

続いて、タイミングＴＤ〜ＴＥの期間について説明する。タイミングＴＤ〜ＴＥの期間では、タイミングＴＤから復調処理部１１が３フレーム目のデータに対して復調処理を実行する。この復調処理は、タイミングＴＤ１で終了する。タイミングＴＤ〜ＴＥの期間では、タイミングＴＤから復号処理部１２が２フレーム目のデータに対して復号処理を実行する。この復号処理は、タイミングＴＤ１で終了する。そして、ＦＩＦＯメモリ１４ｂがタイミングＴＤ１からタイミングＴＤ２で２フレーム目の出力信号Ｄｏｕｔを出力する。

続いて、タイミングＴＥ〜ＴＦの期間について説明する。タイミングＴＥ〜ＴＦの期間では、タイミングＴＥから復号処理部１２が３フレーム目のデータに対して復号処理を実行する。この復号処理は、タイミングＴＥ１で終了する。そして、ＦＩＦＯメモリ１４ｂがタイミングＴＥ１からタイミングＴＥ２で３フレーム目の出力信号Ｄｏｕｔを出力する。

また、図１０に示すように、実施の形態１にかかる半導体装置１では、フレームデータの受信データ（例えば、ＲＦ入力信号）として入力されてから処理データ（例えば、出力信号Ｄｏｕｔ）として出力されるまでのフレーム処理遅延が３フレーム処理期間以下になっている。

上記説明より、実施の形態１にかかる半導体装置１では、複雑なメモリアクセスが不要な処理が行われる部分についてはＦＩＦＯメモリを利用することで、回路規模の大きな共有メモリの数を減らすことができる。

また、実施の形態１にかかる半導体装置１では、クロスバースイッチ１３により演算部が利用するメモリの種類を処理内容に応じて切り替えることが出来るため、演算部に割り当てられる処理内容に変更があった場合においても対応することができる。さらに、実施の形態１にかかる半導体装置１では、クロスバースイッチ１３による回路構成の変更を受信データにより解析された受信データの通信方式に応じて切り替えることが出来る。

また、実施の形態１にかかる半導体装置１では、クロスバースイッチ１３が演算部の間のデータ転送を仲介するメモリとして少なくとも１つＦＩＦＯメモリを利用することで、すべてのメモリをＲＡＭとした場合に比べて短縮することができる。デモジュレータでは各処理部がフレーム処理期間内に入力された１フレーム分の処理を完了させなければならいが、実施の形態１にかかる半導体装置１では、ＦＩＦＯメモリを用いることで短い時間で完了できる処理を複数処理することができる。例えば、実施の形態１では、図１０で示したＲＦ入力信号の受信処理と同期検出処理の２つの処理を１フレーム処理期間内に完了して、処理時間を短縮することができる。

特に、マルチスタンダードに対応させた場合、受信した信号の規格に応じて１フレーム分の処理にかかる時間が異なるが、実施の形態１にかかる半導体装置１を用いることで、１フレーム処理期間中にいずれの処理を行うかを処理内容に応じて適宜選択することができる。つまり、実施の形態１にかかる半導体装置１は、マルチスタンダードに対応した半導体装置を形成する場合においてより顕著な効果を得ることができる。また、処理のステージ毎の処理内容を考慮して、１つのステージの処理時間に余裕がある場合には、複数チャネルの処理を行うことができる。つまり、実施の形態１にかかる半導体装置１は、マルチチャネルに対応した半導体装置を形成する場合により顕著な効果を得ることができる。

実施の形態２
実施の形態２にかかる半導体装置２のブロック図を図１１に示す。図１１に示すように、実施の形態２にかかる半導体装置２は、実施の形態１にかかる半導体装置１にＦＩＦＯメモリ１４ｃを追加したものである。実施の形態２にかかるクロスバースイッチ１３は、ＦＩＦＯメモリ１４ａ〜１４ｃ及び共有メモリ１５ａ、１５ｂと、演算部１０〜１２と、の間の接続関係を切り替える。

この実施の形態２にかかる半導体装置２においても、実施の形態１にかかる半導体装置１と同じ構成要素が含まれるため、実施の形態１の半導体装置１と同じ動作を行うことが可能である。実施の形態２にかかる半導体装置２では、実施の形態１にかかる半導体装置１とは異なる動作をＦＩＦＯメモリ１４ｃを用いて行うことができる。そこで、ＦＩＦＯメモリ１４ｃを用いた実施の形態２にかかる半導体装置２の特有の動作について以下で背説明する。

そこで、実施の形態２にかかる半導体装置２において、ＦＩＦＯメモリ１４ｃを用いた動作を行う場合のメモリ空間の一例の概略図を図１２に示す。図１２に示すように、実施の形態２にかかる半導体装置２では、共有メモリ１５ａに代えてＦＩＦＯメモリ１４ｃを用いることができる。

次いで、図１２に示したメモリ空間に従って動作する半導体装置２のブロック図を図１３に示す。なお、図１３に示す例は、図９に示した実施の形態１にかかる半導体装置１の動作と同じ動作を行うものである。図１３に示す例では、半導体装置２は、同期検出処理部１０と復調処理部１１と間のデータ転送をＦＩＦＯメモリ１４ｃを用いて行う。

次いで、図１３に示したブロック図に基づき動作する半導体装置２の動作のタイミングチャートを図１４に示す。図１４に示すように、実施の形態２にかかる半導体装置２では、ＦＩＦＯメモリ１４ｃにより同期検出処理部１０と復調処理部１１の間のデータ転送を行うことで、同期検出処理と復調処理とが１フレーム処理期間内に完了する。これにより、実施の形態２にかかる半導体装置２は、実施の形態１にかかる半導体装置１よりもフレーム処理遅延が１フレーム分短くなっている。

上記説明より、実施の形態２にかかる半導体装置２では、実施の形態１にかかる半導体装置１よりも多くのＦＩＦＯメモリを有する。そして、当該ＦＩＦＯメモリを用いることで、実施の形態２にかかる半導体装置２は、実施の形態１にかかる半導体装置１よりもフレーム処理遅延時間を短縮することができる。また、実施の形態２にかかる半導体装置２は、実施の形態１にかかる半導体装置１よりも多くのＦＩＦＯメモリを有することで、実施の形態１にかかる半導体装置１よりも柔軟な回路構成を実現することができる。

また、実施の形態２にかかる半導体装置２は、利用しないメモリが存在するため、例えば、受信処理に利用しないハードウェア資源をマルチチャネル処理に割り当てることができる。

実施の形態３
実施の形態３にかかる半導体装置３のブロック図を図１５に示す。図１５に示すように、実施の形態３にかかる半導体装置３は、実施の形態２にかかる半導体装置２に共有メモリ１５ｃ及び第２の復調処理部１１ｂとして機能する演算部を追加したものである。また、図１５に示した第１の復調処理部１１ｂは、実施の形態１、２の復調処理部１１と実質的に同じものである。実施の形態３にかかるクロスバースイッチ１３は、ＦＩＦＯメモリ１４ａ〜１４ｃ及び共有メモリ１５ａ〜１５ｃと、演算部１０、１１ａ、１１ｂ、１２と、の間の接続関係を切り替える。

この実施の形態３にかかる半導体装置３においても、上記実施の形態の半導体装置１、２と同じ構成要素が含まれるため、半導体装置１、２と同じ動作を行うことが可能である。実施の形態３にかかる半導体装置３では、上記実施の形態の半導体装置１、２とは異なる動作を第２の復調処理部１１ｂを用いて行うことができる。そこで、第２の復調処理部１１ｂを用いた実施の形態３にかかる半導体装置３の特有の動作について以下で背説明する。

そこで、実施の形態３にかかる半導体装置３において、共有メモリ１５ｃ、ＦＩＦＯメモリ１４ｃ及び第２の復調処理部１１ｂを用いた動作を行う場合のメモリ空間の一例の概略図を図１６に示す。図１６に示すように、実施の形態３にかかる半導体装置３では、同期検出処理部１０が共有メモリ１５ａ及び。ＦＩＦＯメモリ１４ｃにデータを書き込む。そして、第１の復調処理部１１ａは、共有メモリ１５ａからデータを読み出して、共有メモリ１５ｂにデータを書き込む。第２の復調処理部１１ｂは、ＦＩＦＯメモリ１４ｃからデータを読み出して、共有メモリ１５ｃにデータを書き込む。また、復号処理部１２は、共有メモリ１５ｂ及び共有メモリ１５ｃからデータを読み出して、ＦＩＦＯメモリ１４ｂにデータを書き込む。

次いで、図１６に示したメモリ空間に従って動作する半導体装置３のブロック図を図１７に示す。なお、図１７に示す例は、図９に示した実施の形態１にかかる半導体装置１の動作と実質的に同じ処理を行うものである。図１７に示す例では、半導体装置３は、同期検出処理部１０と第２の復調処理部１１ｂと間のデータ転送をＦＩＦＯメモリ１４ｃを介して行う。一方、半導体装置３は、同期検出処理部１０と第１の復調処理部１１ａとの間のデータ転送は、共有メモリ１５ａを介して行う。
また、図１７に示す例では、第１の復調処理部１１ａは、共有メモリ１５ｂにデータを書き込み、第２の復調処理部１１ｂは、共有メモリ１５ｃにデータを書き込む。そして、実施の形態３にかかる半導体装置３では、復号処理部１２は、共有メモリ１５ｂ、１５ｃからデータを読み出す。

次いで、図１７に示したブロック図に基づき動作する半導体装置３の動作のタイミングチャートを図１８に示す。図１８に示すように、実施の形態３にかかる半導体装置３では、ＦＩＦＯメモリ１４ｃを介すことにより同期検出処理部１０と第２の復調処理部１１の同期検出処理と復調処理とが１フレーム処理期間内に完了する。一方、第１の復調処理部１１ａの処理は、同期検出処理とは異なるフレーム処理期間により行われる。そして、復号処理部１２は、異なるフレーム処理期間で処理されたデータを１つのフレーム処理期間で処理する。また、ＦＩＦＯメモリ１４ｂからは１つのフレームデータが蓄積した時点で処理データが出力される。これにより、実施の形態３にかかる半導体装置３は、実施の形態１にかかる半導体装置１よりも多くのフレームデータの処理を行うことができる。

上記説明より、実施の形態３にかかる半導体装置３では、実施の形態１、２にかかる半導体装置１、２よりも多くの演算部及びメモリを有する。そして、当該演算部及びメモリを用いることで、実施の形態３にかかる半導体装置３は、実施の形態１、２にかかる半導体装置１、２よりも多くのデータ処理を実施することができる。また、実施の形態３にかかる半導体装置３は、実施の形態１、２にかかる半導体装置１、２よりも多くの演算部及びメモリを有することで、実施の形態１、２にかかる半導体装置１、２よりも柔軟な回路構成を実現することができる。

実施の形態４
実施の形態４にかかる半導体装置４のブロック図を図１９に示す。図１９に示すように、半導体装置４は、クロスバースイッチ１３、ＦＩＦＯメモリ１４ａ〜１４ｄ、共有メモリ１５ａ、１５ｂ、同期検出処理部１０ａ、復調処理部１１、復号処理部１２及びブレイクポイント検出部１６を有する。

ここで、ＦＩＦＯメモリ１４ａ〜１４ｄ、共有メモリ１５ａ、１５ｂ、復調処理部１１及び復号処理部１２は、実施の形態１にかかるクロスバースイッチ１３、ＦＩＦＯメモリ１４ａ、１４ｂ、共有メモリ１５ａ、１５ｂ、復調処理部１１及び復号処理部１２と実質的に同じものであるためここでは説明を省略する。同期検出処理部１０ａは、第１の演算部であるが、外部に接続されるデバッグ装置との通信インタフェースを有する。また、ブレイクポイント検出部１６は、複数の演算部の出力データのアクセスアドレスのうち予め設定されたブレイクポイントに合致するアドレスを検出して割り込み要求信号ＩＮＳＴを出力する。同期検出処理部１０ａは、割り込み要求信号ＩＮＳＴを受信した場合、割り込み処理を実行してデバック制御信号をデバック装置に出力する。また、実施の形態４では黒くバースイッチ１３は、ブレイクポイント検出部１６にアクセスアドレスを伝達し、複数の演算部とＦＩＦＯメモリとを接続し、複数の演算部のうちデバッグ対象の演算部に共有メモリ１５ａ、１５ｂを接続する。

実施の形態４にかかる半導体装置４では、上記構成を有することで、ソフトウェアの実行過程を共有メモリ１５ａ、１５ｂにログとして保存することができる。また、実施の形態４にかかる半導体装置４は、当該ログを参照してデバッグ装置を用いたソフトウェアデバッグ機能を実現することができる。さらに、実施の形態４にかかる半導体装置４においても、実施の形態１にかかる半導体装置１と同じ回路構成を実現できる。つまり、実施の形態４にかかる半導体装置４においても、実施の形態１にかかる半導体装置１と同様に回路構成を受信信号の通信方式に応じて変更しながら、回路規模を小さくすることができる。

実施の形態５
実施の形態５にかかる半導体装置５のブロック図を図２０に示す。図２０に示すように、半導体装置５では、復調処理部１１及び復号処理部１２における処理を、ソフトウェア処理ではなくハードウェアにより実現した復調処理回路１７及び復号処理回路１８を有する。

このように、演算部としてソフトウェア処理によらず予め処理に特化して構成されたハードウェアを用いることも可能である。この場合、処理の柔軟性は低下するものの、ハードウェアの回路規模を削減することができる。このような構成とする場合、ハードウェアで処理を実現する部分を対応する通信方式に共通する部分のみをハードウェア処理により実現することで、処理の柔軟性の低下を防止することができる。

実施の形態６
実施の形態６にかかる半導体装置６のブロック図を図２１に示す。図２１に示すように、実施の形態６にかかる半導体装置６は、実施の形態１にかかる半導体装置１に第２の演算部とＦＩＦＯメモリ１４ｃとを１つずつ追加したもである。

実施の形態６にかかる半導体装置６では、追加した第２の演算部を送信信号生成処理部１９として機能させる。送信信号生成処理部１９は、外部に送信する送信対象データＤｉｎに対して符号化処理及び変調処理を行って送信データＲＦｏｕｔを生成する。そして、クロスバースイッチ１３は、同期検出処理部１０、復調処理部１１、復号処理部１２、送信信号生成処理部１９と、ＦＩＦＯメモリ１４ａ〜１４ｃ及び共有メモリ１５ａ、１５ｂと、の接続関係を同期検出処理部１０が出力するタイミング制御信号ＴＣ１に応じて切り替える。

このように、実施の形態６にかかる半導体装置６は、送信信号生成処理部１９を有することで、デモジュレータとしての動作に加えて、モジュレータとしても機能する。また、実施の形態６にかかる半導体装置６は、クロスバースイッチ１３により演算部とメモリとの接続関係を切り替えることで、例えば、実施の形態２にかかる半導体装置２と同様に受信処理及び送信処理に利用しない回路ブロックがある場合には、マルチチャネル処理に割り当てることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１〜６ 半導体装置
１０、１０ａ 同期検出処理部
１１、１１ａ、１１ｂ 復調処理部
１２ 復号処理部
１３ クロスバースイッチ
１４ ＦＩＦＯメモリ
１５ 共有メモリ
１６ ブレイクポイント検出部
１７ 復調処理回路
１８ 復号処理回路
１９ 送信信号生成処理部
２０ レジスタ
２１〜２６ クロスバースイッチ
３０ ＦＩＦＯコア部
３１、３２ スイッチ
３３ アクセス制御部
３４ レジスタ
３５ 加算器
３６ 第１のビジー検出部
３７ 第２のビジー検出部
１００ アンテナ
１０１ ミキサ
１０２ 発振器
１０３ ＩＦ回路
１０４ ミキサ
１０５ 発振器
１０６ アナログデジタル変換処理
１０７ 直交復調処理
１０８ ＦＦＴ処理
１０９ フレーム抽出処理
１１０ 同期再生処理
１１１ ＴＭＣＣ復号処理
１１２ ＡＣ復号処理
１１３ キャリア復調処理
１１４ 周波数デインターリーブ処理
１１５ 時間デインターリーブ処理
１１６ デマッピング処理
１１７ 階層分割処理
１１８〜１２０ ビットデインターリーブ処理
１２１〜１２３ デパンクチャ処理
１２４ 階層合成処理
１２５ ビタビ復号処理
１２６ 階層分割処理
１２７〜１２９ バイトインターリーブ処理
１３０〜１３２ エネルギー拡散処理
１３３ ＴＳ再生処理
１３４ ＲＳ復号処理

Claims (13)

1. 外部から入力される信号を受信し、受信データに基づき構成設定信号を生成する第１の演算部と、前記第１の演算部とは異なる処理を実施する第２の演算部と、を少なくとも含む複数の演算部と、
   入力ポートと出力ポートとを少なくとも１つずつ備え、入出力処理が同時に行われる少なくとも１つの共有メモリと、
   データを入力された順に出力する少なくとも１つのＦＩＦＯメモリと、
   前記複数の演算部と、前記共有メモリ及び前記ＦＩＦＯメモリと、の接続関係を前記構成設定信号に応じて切り替えるクロスバースイッチと、
   を有する半導体装置。
2. 前記第１の演算部は、前記受信データにより指定される通信方式に応じて前記構成設定信号により指定する回路構成値を変更し、
   前記クロスバースイッチは、前記回路構成値に応じて前記複数の演算部と、前記共有メモリ及び前記ＦＩＦＯメモリと、の接続関係を切り替える請求項１に記載の半導体装置。
3. 前記第１の演算部は、前記通信方式を特定する同期検出期間は前記通信方式に関わらず予め設定された回路構成値を出力する請求項２に記載の半導体装置。
4. 前記第１の演算部は、前記第２の演算部の動作タイミングを指示するタイミング制御信号を出力する請求項１に記載の半導体装置。
5. 前記演算部の数は、前記共有メモリと前記ＦＩＦＯメモリとの総数よりも少ない請求項１に記載の半導体装置。
6. 前記クロスバースイッチは、前記複数の演算部に対して少なくとも１つのＦＩＦＯメモリを接続する請求項１に記載の半導体装置。
7. 前記ＦＩＦＯメモリは、
   データを保持するＦＩＦＯコア部と、
   前記複数の演算部の出力データのアクセスアドレスに基づき前記ＦＩＦＯコア部に保持されているデータ量を検出し、検出した前記データ量に応じてビジー信号を出力するアクセス制御部と、を有し、
   前記第１の演算部は、前記ビジー信号に応じて前記第２の演算部の動作タイミングを制御するタイミング制御信号を出力する請求項１に記載の半導体装置。
8. 前記複数の演算部の出力データのアクセスアドレスのうち予め設定されたブレイクポイントに合致するアドレスを検出して割り込み要求信号を出力するブレイクポイント検出部を有し、
   前記第１の演算部は、前記割り込み要求信号に応じて外部に接続されるデバッグ装置にデバック制御信号を出力し、
   前記クロスバースイッチは、前記ブレイクポイント検出部に前記アクセスアドレスを伝達し、前記複数の演算部と前記ＦＩＦＯメモリとを接続し、前記複数の演算部のうちデバッグ対象の演算部に前記共有メモリを接続する請求項１に記載の半導体装置。
9. 前記複数の演算部は、プログラムに応じて各種処理を実行する請求項１に記載の半導体装置。
10. 前記複数の演算部の少なくとも１つは、予めハードウェア構成が決定され、当該ハードウェア構成に応じた処理を実行する請求項１に記載の半導体装置。
11. 前記第１の演算部は、前記受信データに基づき前記第２の演算部の動作条件を抽出する同期検出処理を行い、
    前記第２の演算部は、前記受信データに対して復調処理及び復号処理を行って処理対象データを生成する請求項１に記載の半導体装置。
12. 前記第２の演算部は、処理毎に異なる演算部を有する請求項１１に記載の半導体装置。
13. 前記複数の演算部は、外部に送信する送信対象データに対して符号化処理及び変調処理を行って送信データを生成する演算部を含む請求項１に記載の半導体装置。

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