JPH0784968A - プロセッサ間の通信方法及び情報処理装置 - Google Patents
プロセッサ間の通信方法及び情報処理装置Info
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- JPH0784968A JPH0784968A JP22430593A JP22430593A JPH0784968A JP H0784968 A JPH0784968 A JP H0784968A JP 22430593 A JP22430593 A JP 22430593A JP 22430593 A JP22430593 A JP 22430593A JP H0784968 A JPH0784968 A JP H0784968A
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Abstract
(57)【要約】
【目的】 コマンドに最適なインターフェイスを選択す
ることができ、高速な通信を可能とすることができるプ
ロセッサ間の通信方法及び情報処理装置を提供すること
を目的とする。 【構成】 複数のプロセッサから構成される情報処理装
置におけるプロセッサ間の通信方法であって、プロセッ
サ間に、固定長以下の通信データを通信する第１の通信
部（１０３）と可変長の通信データを通信する第２の通
信部（１０２）とを設け、通信データのサイズが前記固
定長以下の場合は、前記第１の通信部を選択し、通信デ
ータのサイズが前記固定長を越える場合は、前記第２の
通信部を選択することにより、コマンドに応じた最適な
インタフェースを選択することができ、高速な通信を可
能とする。
ることができ、高速な通信を可能とすることができるプ
ロセッサ間の通信方法及び情報処理装置を提供すること
を目的とする。 【構成】 複数のプロセッサから構成される情報処理装
置におけるプロセッサ間の通信方法であって、プロセッ
サ間に、固定長以下の通信データを通信する第１の通信
部（１０３）と可変長の通信データを通信する第２の通
信部（１０２）とを設け、通信データのサイズが前記固
定長以下の場合は、前記第１の通信部を選択し、通信デ
ータのサイズが前記固定長を越える場合は、前記第２の
通信部を選択することにより、コマンドに応じた最適な
インタフェースを選択することができ、高速な通信を可
能とする。
Description
【０００１】
【産業上の利用分野】本発明は、少なくとも２つのプロ
セッサを備えてその間で通信を行う機能を備えた情報処
理装置及びその情報処理装置でのプロセッサ間の通信方
法に関するものである。
セッサを備えてその間で通信を行う機能を備えた情報処
理装置及びその情報処理装置でのプロセッサ間の通信方
法に関するものである。
【０００２】
【従来の技術】従来、複数のプロセッサを用いた情報処
理装置におけるプロセッサ間の通信は、従来では図７の
ように１つの通信手段によって行われていた。つまり、
ＣＰＵ７００とＣＰＵ７０１との通信は、シリアル通信
あるいはパラレル通信などの汎用の通信手段を用いる
か、あるいは共有メモリ空間でのデータ交換という通信
手段を用いるかのどちらかによって行われていた。
理装置におけるプロセッサ間の通信は、従来では図７の
ように１つの通信手段によって行われていた。つまり、
ＣＰＵ７００とＣＰＵ７０１との通信は、シリアル通信
あるいはパラレル通信などの汎用の通信手段を用いる
か、あるいは共有メモリ空間でのデータ交換という通信
手段を用いるかのどちらかによって行われていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
１つの通信手段を用いてデータの転送を行うという方法
では、以下のような欠点を有した。
１つの通信手段を用いてデータの転送を行うという方法
では、以下のような欠点を有した。
【０００４】（１）通信手段に共有メモリ空間を用いた
時には、双方が共有メモリ空間を任意にＲＥＡＤ／ＷＲ
ＩＴＥすることができるが、共用メモリ空間を越えるよ
うな大容量のデータを転送する際は、メモリ空間を超し
たデータの通信プロトコルが複雑となり、通信に時間か
かってしまう。
時には、双方が共有メモリ空間を任意にＲＥＡＤ／ＷＲ
ＩＴＥすることができるが、共用メモリ空間を越えるよ
うな大容量のデータを転送する際は、メモリ空間を超し
たデータの通信プロトコルが複雑となり、通信に時間か
かってしまう。
【０００５】（２）通信手段のシリアル通信、あるいは
パラレル通信を用いた時には、シリアル通信から送られ
てくるビット単位、パラレル通信から送られてくるバイ
ト単位のデータを必要なデータ型に変換しなくてはいけ
ないので効率が悪く、また転送側と受信側で同期をとら
なくてはいけないので通信の際のプロトコルが必要とな
り、任意にそれぞれのプロセッサが保持するデータに対
してアクセスすることができなくなる。
パラレル通信を用いた時には、シリアル通信から送られ
てくるビット単位、パラレル通信から送られてくるバイ
ト単位のデータを必要なデータ型に変換しなくてはいけ
ないので効率が悪く、また転送側と受信側で同期をとら
なくてはいけないので通信の際のプロトコルが必要とな
り、任意にそれぞれのプロセッサが保持するデータに対
してアクセスすることができなくなる。
【０００６】本発明は、前記従来の欠点を除去し、複数
の通信手段を効率的に使用して高速な通信を可能とする
プロセッサ間の通信方法及び情報処理装置を提供する。
の通信手段を効率的に使用して高速な通信を可能とする
プロセッサ間の通信方法及び情報処理装置を提供する。
【０００７】
【課題を解決するための手段】この課題を解決するため
に、本発明のプロセッサ間の通信方法は、複数のプロセ
ッサから構成される情報処理装置におけるプロセッサ間
の通信方法であって、プロセッサ間に、固定長以下の通
信データを通信する第１の通信手段と可変長の通信デー
タを通信する第２の通信手段とを設け、通信データのサ
イズが前記固定長以下の場合は、前記第１の通信手段を
選択し、通信データのサイズが前記固定長を越える場合
は、前記第２の通信手段を選択することを特徴とする。
に、本発明のプロセッサ間の通信方法は、複数のプロセ
ッサから構成される情報処理装置におけるプロセッサ間
の通信方法であって、プロセッサ間に、固定長以下の通
信データを通信する第１の通信手段と可変長の通信デー
タを通信する第２の通信手段とを設け、通信データのサ
イズが前記固定長以下の場合は、前記第１の通信手段を
選択し、通信データのサイズが前記固定長を越える場合
は、前記第２の通信手段を選択することを特徴とする。
【０００８】また、本発明の情報処理装置は、複数のプ
ロセッサから構成される情報処理装置であって、プロセ
ッサ間で固定長以下の通信データを通信する第１の通信
手段と、プロセッサ間で可変長の通信データを通信する
第２の通信手段と、実行されるコマンドの種類を基に、
通信データのサイズが小さいと想定される場合は前記第
１の通信手段を選択し、通信データのサイズが大きいと
想定される場合は前記第２の通信手段を選択する制御手
段とを備えることを特徴とする。
ロセッサから構成される情報処理装置であって、プロセ
ッサ間で固定長以下の通信データを通信する第１の通信
手段と、プロセッサ間で可変長の通信データを通信する
第２の通信手段と、実行されるコマンドの種類を基に、
通信データのサイズが小さいと想定される場合は前記第
１の通信手段を選択し、通信データのサイズが大きいと
想定される場合は前記第２の通信手段を選択する制御手
段とを備えることを特徴とする。
【０００９】
＜情報処理装置の構成＞図１は、情報処理装置内に設け
られているＣＰＵ１００をマスタ、ＣＰＵ１０１をスレ
ーブとしたマスタ，スレーブ通信を行うＣＰＵ間通信の
機能ブロック図を示したものである。尚、本実施例で
は、情報処理装置として画像データのような多量データ
の伝送を必要とする画像処理装置を例に説明するが、画
像処理装置に限定されない。
られているＣＰＵ１００をマスタ、ＣＰＵ１０１をスレ
ーブとしたマスタ，スレーブ通信を行うＣＰＵ間通信の
機能ブロック図を示したものである。尚、本実施例で
は、情報処理装置として画像データのような多量データ
の伝送を必要とする画像処理装置を例に説明するが、画
像処理装置に限定されない。
【００１０】ＣＰＵ１００のプログラムＲＯＭは１１０
であり、ＣＰＵ１００のワークＲＡＭは１１１である。
またＣＰＵ１０１のプログラムＲＯＭは１１２であり、
ＣＰＵ１００のワークＲＡＭは１１３である。１１４は
プリンタコントローラである。ここで、コマンド情報や
パラメータ，ステータスなどのデータを転送するコマン
ドが外部装置から選択された場合は、デュアルポートＲ
ＡＭ１０３を用いてＣＰＵ間の通信を行い、画像データ
や大容量のパラメータなどのデータを転送するコマンド
が外部装置から選択された場合には、ＦＩＦＯ１０２を
用いてＣＰＵ間の通信を行う。
であり、ＣＰＵ１００のワークＲＡＭは１１１である。
またＣＰＵ１０１のプログラムＲＯＭは１１２であり、
ＣＰＵ１００のワークＲＡＭは１１３である。１１４は
プリンタコントローラである。ここで、コマンド情報や
パラメータ，ステータスなどのデータを転送するコマン
ドが外部装置から選択された場合は、デュアルポートＲ
ＡＭ１０３を用いてＣＰＵ間の通信を行い、画像データ
や大容量のパラメータなどのデータを転送するコマンド
が外部装置から選択された場合には、ＦＩＦＯ１０２を
用いてＣＰＵ間の通信を行う。
【００１１】＜コマンド処理例＞次に、ＣＰＵ１００か
ら発行されるコマンドを４タイプ（情報送信コマンド，
情報要求コマンド，画像データ送信コマンド，画像デー
タ要求コマンド）に分けて、各々のコマンドについてＣ
ＰＵ間の通信方法を説明していく。
ら発行されるコマンドを４タイプ（情報送信コマンド，
情報要求コマンド，画像データ送信コマンド，画像デー
タ要求コマンド）に分けて、各々のコマンドについてＣ
ＰＵ間の通信方法を説明していく。
【００１２】［情報送信コマンド］このタイプのコマン
ドは、ＣＰＵ１００よりＣＰＵ１０１へコマンド情報、
パラメータ、データを送信し、ＣＰＵ１０１からはＣＰ
Ｕ１００へ処理結果のみを送信するものである。図２は
この時の制御の流れと、ＣＰＵ間のデータの流れを示し
た図である。まず、ＧＰＩＢコントローラ１０８かＳＣ
ＳＩコントローラ１０９を介して外部装置１０７から転
送されてきたＳＣＳＩフォーマットのコマンド情報は、
ＣＰＵ１００でコマンドパケットの形に直される。そし
て、このコマンドパケットとコマンドコードをＣＰＵバ
ス１０５を介してデュアルポートＲＡＭ１０３の指定領
域に書き込み、割り込みポート１０６を用いて割り込み
を発生させる。これに対し、ＣＰＵ１０１は、この割り
込みをトリガとして指定されたコマンドの実行を行い、
その結果をＣＰＵバス１０５を介してデュアルポートＲ
ＡＭ１０３の指定番地に書き込む。そして、割り込みを
かけることによって実行終了をＣＰＵ１００に知らせ
る。ＣＰＵ１００はこれをトリガとしてデュアルポート
ＲＡＭに書かれている実行結果をＧＰＩＢコントローラ
１０８かＳＣＳＩコントローラ１０９を介して外部装置
１０７に通知し、通信を終える。
ドは、ＣＰＵ１００よりＣＰＵ１０１へコマンド情報、
パラメータ、データを送信し、ＣＰＵ１０１からはＣＰ
Ｕ１００へ処理結果のみを送信するものである。図２は
この時の制御の流れと、ＣＰＵ間のデータの流れを示し
た図である。まず、ＧＰＩＢコントローラ１０８かＳＣ
ＳＩコントローラ１０９を介して外部装置１０７から転
送されてきたＳＣＳＩフォーマットのコマンド情報は、
ＣＰＵ１００でコマンドパケットの形に直される。そし
て、このコマンドパケットとコマンドコードをＣＰＵバ
ス１０５を介してデュアルポートＲＡＭ１０３の指定領
域に書き込み、割り込みポート１０６を用いて割り込み
を発生させる。これに対し、ＣＰＵ１０１は、この割り
込みをトリガとして指定されたコマンドの実行を行い、
その結果をＣＰＵバス１０５を介してデュアルポートＲ
ＡＭ１０３の指定番地に書き込む。そして、割り込みを
かけることによって実行終了をＣＰＵ１００に知らせ
る。ＣＰＵ１００はこれをトリガとしてデュアルポート
ＲＡＭに書かれている実行結果をＧＰＩＢコントローラ
１０８かＳＣＳＩコントローラ１０９を介して外部装置
１０７に通知し、通信を終える。
【００１３】［情報要求コマンド］このタイプのコマン
ドは、ＣＰＵ１００からの要求に従って、ＣＰＵ１０１
が保持する各種パラメータをＣＰＵ１００へ返送するも
のである。図３はこの時の制御の流れと、ＣＰＵ間のデ
ータの流れを示した図である。まず、ＧＰＩＢコントロ
ーラ１０８かＳＣＳＩコントローラ１０９を介して外部
装置１０７から転送されてきたＳＣＳＩフォーマットの
コマンド情報は、ＣＰＵ１００でコマンドパケットの形
に直される。そして、このコマンドパケットとコマンド
コードをＣＰＵバス１０５を介してデュアルポートＲＡ
Ｍ１０３の指定領域に書き込み、割り込みポート１０６
を用いて割り込みを発生させる。これに対し、ＣＰＵ１
０１はこの割り込みをトリガとして指定されたコマンド
の実行を行い、ＣＰＵバス１０５を介してデュアルポー
トＲＡＭ１０３の指定領域に対応するパラメータ，デー
タ等を指定番地に書き込み、次にその処理結果を指定番
地に書き込む。そして、割り込みをかけることによって
実行終了をＣＰＵ１００に知らせる。ＣＰＵ１００はこ
れをトリガとして送られてきたパラメータ，データ等を
ＳＣＳＩフォーマットに直し、実行結果と共にＧＰＩＢ
コントローラ１０８かＳＣＳＩコントローラ１０９を介
して外部装置１０７に転送し、通信を終える。
ドは、ＣＰＵ１００からの要求に従って、ＣＰＵ１０１
が保持する各種パラメータをＣＰＵ１００へ返送するも
のである。図３はこの時の制御の流れと、ＣＰＵ間のデ
ータの流れを示した図である。まず、ＧＰＩＢコントロ
ーラ１０８かＳＣＳＩコントローラ１０９を介して外部
装置１０７から転送されてきたＳＣＳＩフォーマットの
コマンド情報は、ＣＰＵ１００でコマンドパケットの形
に直される。そして、このコマンドパケットとコマンド
コードをＣＰＵバス１０５を介してデュアルポートＲＡ
Ｍ１０３の指定領域に書き込み、割り込みポート１０６
を用いて割り込みを発生させる。これに対し、ＣＰＵ１
０１はこの割り込みをトリガとして指定されたコマンド
の実行を行い、ＣＰＵバス１０５を介してデュアルポー
トＲＡＭ１０３の指定領域に対応するパラメータ，デー
タ等を指定番地に書き込み、次にその処理結果を指定番
地に書き込む。そして、割り込みをかけることによって
実行終了をＣＰＵ１００に知らせる。ＣＰＵ１００はこ
れをトリガとして送られてきたパラメータ，データ等を
ＳＣＳＩフォーマットに直し、実行結果と共にＧＰＩＢ
コントローラ１０８かＳＣＳＩコントローラ１０９を介
して外部装置１０７に転送し、通信を終える。
【００１４】［画像データ送信コマンド］このタイプの
コマンドは、ＣＰＵ１００からＣＰＵ１０１に対して汎
用の通信手段であるＦＩＦＯを介して画像データを送信
するものである。図４はこの時の制御の流れと、ＣＰＵ
間のデータの流れを示した図である。まず、ＧＰＩＢコ
ントローラ１０８かＳＣＳＩコントローラ１０９を介し
て外部装置１０７から転送されてきたＳＣＳＩフォーマ
ットのコマンド情報は、ＣＰＵ１００でコマンドパケッ
トの形に直される。そして、このコマンドパケットとコ
マンドコードを、ＣＰＵバス１０５を介してデュアルポ
ートＲＡＭ１０３の指定領域に書き込み、割り込みポー
ト１０６を用いて割り込みを発生させる。これに対し、
ＣＰＵ１０１はこの割り込みをトリガとして指定された
コマンドの実行を行い、その結果をＣＰＵバス１０５を
介してデュアルポートＲＡＭ１０３の指定番地に書き込
み、割り込みをかけることによって、このことをＣＰＵ
１００に知らせる。ＣＰＵ１００は、この割り込みをト
リガとして、ＦＩＦＯ１０２を介して画像データをＣＰ
Ｕ１０１に転送し、この転送が終了した時点でＣＰＵ１
０１は受信結果をＣＰＵバス１０５を介してデュアルポ
ートＲＡＭ１０３の指定番地に書き込む。そして、割り
込みをかけることによって実行終了をＣＰＵ１００に知
らせる。ＣＰＵ１００はこれをトリガとしてデュアルポ
ートＲＡＭに書かれている実行結果をＧＰＩＢコントロ
ーラ１０８かＳＣＳＩコントローラ１０９を介して外部
装置１０７に通知し、通信を終える。
コマンドは、ＣＰＵ１００からＣＰＵ１０１に対して汎
用の通信手段であるＦＩＦＯを介して画像データを送信
するものである。図４はこの時の制御の流れと、ＣＰＵ
間のデータの流れを示した図である。まず、ＧＰＩＢコ
ントローラ１０８かＳＣＳＩコントローラ１０９を介し
て外部装置１０７から転送されてきたＳＣＳＩフォーマ
ットのコマンド情報は、ＣＰＵ１００でコマンドパケッ
トの形に直される。そして、このコマンドパケットとコ
マンドコードを、ＣＰＵバス１０５を介してデュアルポ
ートＲＡＭ１０３の指定領域に書き込み、割り込みポー
ト１０６を用いて割り込みを発生させる。これに対し、
ＣＰＵ１０１はこの割り込みをトリガとして指定された
コマンドの実行を行い、その結果をＣＰＵバス１０５を
介してデュアルポートＲＡＭ１０３の指定番地に書き込
み、割り込みをかけることによって、このことをＣＰＵ
１００に知らせる。ＣＰＵ１００は、この割り込みをト
リガとして、ＦＩＦＯ１０２を介して画像データをＣＰ
Ｕ１０１に転送し、この転送が終了した時点でＣＰＵ１
０１は受信結果をＣＰＵバス１０５を介してデュアルポ
ートＲＡＭ１０３の指定番地に書き込む。そして、割り
込みをかけることによって実行終了をＣＰＵ１００に知
らせる。ＣＰＵ１００はこれをトリガとしてデュアルポ
ートＲＡＭに書かれている実行結果をＧＰＩＢコントロ
ーラ１０８かＳＣＳＩコントローラ１０９を介して外部
装置１０７に通知し、通信を終える。
【００１５】［画像データ要求コマンド］このタイプの
コマンドは、ＣＰＵ１００からの要求に従って、ＣＰＵ
１０１の保持する画像データを汎用の通信手段であるＦ
ＩＦＯを介して送信するものである。図５はこの時の制
御の流れと、ＣＰＵ間のデータの流れを示した図であ
る。まず、ＧＰＩＢコントローラ１０８かＳＣＳＩコン
トローラ１０９を介して外部装置１０７から転送されて
きたＳＣＳＩフォーマットのコマンド情報は、ＣＰＵ１
００でコマンドパケットの形に直される。そして、この
コマンドパケットとコマンドコードを、ＣＰＵバス１０
５を介してデュアルポートＲＡＭ１０３の指定領域に書
き込み、割り込みポート１０６を用いて割り込みを発生
させる。これに対しＣＰＵ１０１はこの割り込みをトリ
ガとして指定されたコマンドの実行を行い、その結果を
ＣＰＵバス１０５を介してデュアルポートＲＡＭ１０３
の指定番地に書き込み、割り込みによりこのことをＣＰ
Ｕ１００に知らせる。ＣＰＵ１０１は、これをトリガと
してＦＩＦＯ１０２を用いて画像データをＣＰＵ１００
に転送し、この転送が終了した時点でＣＰＵ１００は受
信結果をＣＰＵバス１０５を介してデュアルポートＲＡ
Ｍ１０３の指定番地に書き込み、割り込みによって実行
終了をＣＰＵ１０１に知らせ、通信を終らせる。
コマンドは、ＣＰＵ１００からの要求に従って、ＣＰＵ
１０１の保持する画像データを汎用の通信手段であるＦ
ＩＦＯを介して送信するものである。図５はこの時の制
御の流れと、ＣＰＵ間のデータの流れを示した図であ
る。まず、ＧＰＩＢコントローラ１０８かＳＣＳＩコン
トローラ１０９を介して外部装置１０７から転送されて
きたＳＣＳＩフォーマットのコマンド情報は、ＣＰＵ１
００でコマンドパケットの形に直される。そして、この
コマンドパケットとコマンドコードを、ＣＰＵバス１０
５を介してデュアルポートＲＡＭ１０３の指定領域に書
き込み、割り込みポート１０６を用いて割り込みを発生
させる。これに対しＣＰＵ１０１はこの割り込みをトリ
ガとして指定されたコマンドの実行を行い、その結果を
ＣＰＵバス１０５を介してデュアルポートＲＡＭ１０３
の指定番地に書き込み、割り込みによりこのことをＣＰ
Ｕ１００に知らせる。ＣＰＵ１０１は、これをトリガと
してＦＩＦＯ１０２を用いて画像データをＣＰＵ１００
に転送し、この転送が終了した時点でＣＰＵ１００は受
信結果をＣＰＵバス１０５を介してデュアルポートＲＡ
Ｍ１０３の指定番地に書き込み、割り込みによって実行
終了をＣＰＵ１０１に知らせ、通信を終らせる。
【００１６】上記実施例の場合、ＣＰＵ１０１の処理結
果を割り込みポートを用いてＣＰＵ１００に通知してい
るが、デュアルポートＲＡＭの特定領域に処理中を示す
フラグ（例えばＢｕｓｙフラグ）を作ることによってＣ
ＰＵ１００へ通知してもよい。
果を割り込みポートを用いてＣＰＵ１００に通知してい
るが、デュアルポートＲＡＭの特定領域に処理中を示す
フラグ（例えばＢｕｓｙフラグ）を作ることによってＣ
ＰＵ１００へ通知してもよい。
【００１７】図６は、デュアルポートＲＡＭの特定領域
を割り込みフラグに用いた場合の制御の流れを示した図
であるが、まずＣＰＵ１０１はＣＰＵ１００からの割り
込みをトリガとしてコマンドの実行を開始してデュアル
ポートＲＡＭの特定領域にあるＢｕｓｙフラグをＢｕｓ
ｙ状態にする。そして、コマンドの実行が終了した時点
でこのＢｕｓｙフラグを解除する。一方、ＣＰＵ１００
はこのＢｕｓｙフラグを常にチェックし、フラグが解除
された時点でＣＰＵ１０１のコマンドの実行終了を知
り、必要ならばデュアルポートＲＡＭ上に書かれている
コマンドの実行結果を外部装置に対して転送し、通信を
終える。
を割り込みフラグに用いた場合の制御の流れを示した図
であるが、まずＣＰＵ１０１はＣＰＵ１００からの割り
込みをトリガとしてコマンドの実行を開始してデュアル
ポートＲＡＭの特定領域にあるＢｕｓｙフラグをＢｕｓ
ｙ状態にする。そして、コマンドの実行が終了した時点
でこのＢｕｓｙフラグを解除する。一方、ＣＰＵ１００
はこのＢｕｓｙフラグを常にチェックし、フラグが解除
された時点でＣＰＵ１０１のコマンドの実行終了を知
り、必要ならばデュアルポートＲＡＭ上に書かれている
コマンドの実行結果を外部装置に対して転送し、通信を
終える。
【００１８】また、上述の実施例では、ＣＰＵ間のデー
タの転送を行うための通信手段としてデュアルポートＲ
ＡＭ１０３かＦＩＦＯ１０２を用いて説明しているが、
これをＣＰＵ１０１からＣＰＵ１００のワークＲＡＭ領
域（ＣＰＵ１００からＣＰＵ１０１のワークＲＡＭ領
域）が直接読めるようにして、このワークＲＡＭ領域を
通信手段に用いてもよい。つまり、ＣＰＵ１００（ＣＰ
Ｕ１０１）は、転送したいデータをワークＲＡＭ領域に
書き込み、ＣＰＵ１０１（ＣＰＵ１００）は、このワー
クＲＡＭ領域に書かれた内容を読むことによってデータ
の転送を行うのである。
タの転送を行うための通信手段としてデュアルポートＲ
ＡＭ１０３かＦＩＦＯ１０２を用いて説明しているが、
これをＣＰＵ１０１からＣＰＵ１００のワークＲＡＭ領
域（ＣＰＵ１００からＣＰＵ１０１のワークＲＡＭ領
域）が直接読めるようにして、このワークＲＡＭ領域を
通信手段に用いてもよい。つまり、ＣＰＵ１００（ＣＰ
Ｕ１０１）は、転送したいデータをワークＲＡＭ領域に
書き込み、ＣＰＵ１０１（ＣＰＵ１００）は、このワー
クＲＡＭ領域に書かれた内容を読むことによってデータ
の転送を行うのである。
【００１９】また、上記実施例では、コマンドに基づい
て、通信データが画像データの場合はＦＩＦＯ１０２を
用い、他の制御用データの場合はデュアルポートＲＡＭ
１０３を用いたが、データ転送に先立って、転送データ
のサイズとデュアルポートＲＡＭの転送できる最大デー
タサイズから、ＦＩＦＯ１０２とデュアルポートＲＡＭ
１０３との選択をすると、さらに効率の良い通信ができ
る。
て、通信データが画像データの場合はＦＩＦＯ１０２を
用い、他の制御用データの場合はデュアルポートＲＡＭ
１０３を用いたが、データ転送に先立って、転送データ
のサイズとデュアルポートＲＡＭの転送できる最大デー
タサイズから、ＦＩＦＯ１０２とデュアルポートＲＡＭ
１０３との選択をすると、さらに効率の良い通信ができ
る。
【００２０】また、以上の実施例では、ＣＰＵ１００を
マスタ、ＣＰＵ１０１をスレーブと固定してのマスタ，
スレーブ通信について述べてきたが、これをＣＰＵ１０
１をマスタ，ＣＰＵ１００をスレーブとしたマスタ，ス
レーブ通信に用いることも可能である。
マスタ、ＣＰＵ１０１をスレーブと固定してのマスタ，
スレーブ通信について述べてきたが、これをＣＰＵ１０
１をマスタ，ＣＰＵ１００をスレーブとしたマスタ，ス
レーブ通信に用いることも可能である。
【００２１】また、前述の実施例では、ＣＰＵを２つに
限定してそこでの通信について説明してきたが、複数の
ＣＰＵ間での通信に適用できることは言うまでもない。
限定してそこでの通信について説明してきたが、複数の
ＣＰＵ間での通信に適用できることは言うまでもない。
【００２２】
【発明の効果】本発明により、複数の通信手段を効率的
に使用して高速な通信を可能とするプロセッサ間の通信
方法及び情報処理装置を提供できる。すなわち、プロセ
ッサ間の通信を行う際、発行されるコマンドに応じて通
信手段を第１の通信手段を用いて固定長の送受信を行う
か、第２の通信手段を用いて可変長の送受信を行うかを
切り替えることにより、コマンドに応じた最適なインタ
フェースを選択することができ、高速な通信を可能とす
ることができる。
に使用して高速な通信を可能とするプロセッサ間の通信
方法及び情報処理装置を提供できる。すなわち、プロセ
ッサ間の通信を行う際、発行されるコマンドに応じて通
信手段を第１の通信手段を用いて固定長の送受信を行う
か、第２の通信手段を用いて可変長の送受信を行うかを
切り替えることにより、コマンドに応じた最適なインタ
フェースを選択することができ、高速な通信を可能とす
ることができる。
【図１】本実施例の情報処理装置を説明するためのＣＰ
Ｕ間通信の機能ブロック図である。
Ｕ間通信の機能ブロック図である。
【図２】本実施例の情報送信コマンドの制御の流れとＣ
ＰＵ間のデータの流れとを示した図である。
ＰＵ間のデータの流れとを示した図である。
【図３】本実施例の情報要求コマンドの制御の流れとＣ
ＰＵ間のデータの流れとを示した図である。
ＰＵ間のデータの流れとを示した図である。
【図４】本実施例の画像データ送信コマンドの制御の流
れとＣＰＵ間のデータの流れとを示した図である。
れとＣＰＵ間のデータの流れとを示した図である。
【図５】本実施例の画像データ要求コマンドの制御の流
れとＣＰＵ間のデータの流れとを示した図である。
れとＣＰＵ間のデータの流れとを示した図である。
【図６】デュアルポートＲＡＭの特定領域を割り込みフ
ラグに用いた場合の制御の流れを示した図である。
ラグに用いた場合の制御の流れを示した図である。
【図７】従来のプロセッサ間通信を示す図である。
１００ マスタＣＰＵ １０１ スレーブＣＰＵ １０２ ＦＩＦＯ １０３ デュアルポートＲＡＭ １０５ ＣＰＵバス １０６ 割り込みポート １０７ 外部装置 １０８ ＧＰＩＢコントローラ １０９ ＳＣＳＩコントローラ １１０ ＣＰＵ１００のプログラムＲＯＭ １１１ ＣＰＵ１００のワークＲＡＭ １１２ ＣＰＵ１０１のプログラムＲＯＭ １１３ ＣＰＵ１０１のワークＲＡＭ １１４ プリンタコントローラ
Claims (2)
- 【請求項１】 複数のプロセッサから構成される情報処
理装置におけるプロセッサ間の通信方法であって、 プロセッサ間に、固定長以下の通信データを通信する第
１の通信手段と可変長の通信データを通信する第２の通
信手段とを設け、 通信データのサイズが前記固定長以下の場合は、前記第
１の通信手段を選択し、 通信データのサイズが前記固定長を越える場合は、前記
第２の通信手段を選択することを特徴とするプロセッサ
間の通信方法。 - 【請求項２】 複数のプロセッサから構成される情報処
理装置であって、 プロセッサ間で固定長以下の通信データを通信する第１
の通信手段と、 プロセッサ間で可変長の通信データを通信する第２の通
信手段と、 実行されるコマンドの種類を基に、通信データのサイズ
が小さいと想定される場合は前記第１の通信手段を選択
し、通信データのサイズが大きいと想定される場合は前
記第２の通信手段を選択する制御手段とを備えることを
特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22430593A JPH0784968A (ja) | 1993-09-09 | 1993-09-09 | プロセッサ間の通信方法及び情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22430593A JPH0784968A (ja) | 1993-09-09 | 1993-09-09 | プロセッサ間の通信方法及び情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784968A true JPH0784968A (ja) | 1995-03-31 |
Family
ID=16811689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22430593A Withdrawn JPH0784968A (ja) | 1993-09-09 | 1993-09-09 | プロセッサ間の通信方法及び情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784968A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6629230B2 (en) | 2000-05-30 | 2003-09-30 | Matsushita Electric Industrial Co., Ltd. | Host interface circuit |
| JP2014120050A (ja) * | 2012-12-18 | 2014-06-30 | Renesas Electronics Corp | 半導体装置 |
-
1993
- 1993-09-09 JP JP22430593A patent/JPH0784968A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6629230B2 (en) | 2000-05-30 | 2003-09-30 | Matsushita Electric Industrial Co., Ltd. | Host interface circuit |
| JP2014120050A (ja) * | 2012-12-18 | 2014-06-30 | Renesas Electronics Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |