CN116069714A - 多核异构cpu内核间通信系统、装置、设备及存储介质 - Google Patents
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Abstract
本发明公开一种多核异构CPU内核间通信系统、装置、设备及存储介质，通过在发送内核获取到通信数据后，将通信数据写入预先分配的内存空间中，以及将通信数据对应的存储信息写入预设的寄存器中，由于内存空间为芯片内存储空间，相当于是多核异构芯片内部的公用内存，使得发送内核将通信数据写入内存空间后，接收内核能够获取寄存器中的通信消息对应的信息，并直接获取内存空间中的通信消息，从而使得内核之间的数据交互不需要大量的数据拷贝和搬运，提高了芯片通信效果。
Description
技术领域
本发明涉及通信技术领域，特别是涉及一种多核异构CPU内核间通信系统、装置、设备及存储介质。
背景技术
伺服系统是用于精确地跟随或复现某个过程的反馈控制系统。通常伺服系统一般包含多个子系统，采用一个DSP(Digital Signal Processing，数字信号处理)实现伺服电机相关控制算法，包括FOC(Field-Oriented Control，磁场定向控制)的电流环、速度环和位置环控制算法等算法。同时，通过有一个FPGA来做编码器接收和解码、以及显示接口等；最后，还会有一个负责对外通信的ASIC(Application Specific Integrated Circuit)即专用集成电路)，如USB协议、EtherCAT协议等。
目前，这些芯片一般都是采用独立封装的，各个芯片之间通过并行总线或者是串行总线(比如SPI)进行连接和通信。因此，存在如下问题：
(1)在主控芯片这端需要大量的通信协议处理和仲裁，需要大量的数据拷贝和搬运。(2)外部通信在走线过程中，数据容易被干扰，且线路的异常容易导致通信故障。(3)通信信道比较有限，甚至只能半双工通信，且传输速度偏慢。
发明内容
本发明所要解决的技术问题是：提供一种多核异构CPU内核间通信方法及设备，提高芯片通信效率。
为了解决上述技术问题，本发明采用的技术方案为：
一种多核异构CPU内核间通信方法，包括步骤：
发送内核接收通信数据；
所述发送内核将所述通信数据写入预先分配的内存空间中，以及将所述通信数据对应的存储信息写入预设的寄存器中；
所述发送内核发送数据交互信号；
接收内核接收所述交互信号后，获取所述寄存器中的所述存储信息，并根据所述存储信息获取所述内存空间中的所述通信数据；
所述接收内核发送应答信号。
为了解决上述技术问题，本发明采用的另一技术方案为：
一种多核异构CPU内核间通信装置，包括：
第一内核模块，用于接收通信数据，并将所述通信数据写入预先分配的内存空间中，以及将存储信息写入预设的寄存器中；发送数据交互信号；
第二内核模块，用于接收所述交互信号，获取所述寄存器中的所述存储信息，并根据所述存储信息获取所述内存空间中的所述通信数据；以及发送应答信号。
为了解决上述技术问题，本发明采用的另一技术方案为：
一种多核异构CPU内核间通信设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如上述的一种多核异构CPU内核间通信系统中的各个步骤。
为了解决上述技术问题，本发明采用的另一技术方案为：
一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被执行以实现如上述的一种多核异构CPU内核间通信系统中的各个步骤。
本发明的有益效果在于：通过在发送内核获取到通信数据后，将通信数据写入预先分配的内存空间中，以及将通信数据对应的存储信息写入预设的寄存器中，由于内存空间为芯片内存储空间，相当于是多核异构芯片内部的公用内存，使得发送内核将通信数据写入内存空间后，接收内核能够获取寄存器中的通信消息对应的信息，并直接获取内存空间中的通信消息，从而使得内核之间的数据交互不需要大量的数据拷贝和搬运，提高了芯片通信效率。
附图说明
图1为本发明实施例中的一种多核异构CPU内核间通信系统的通信流程图；
图2为本发明实施例中的一种多核异构CPU内核间通信系统的主要通信类型示意图；
图3为本发明实施例中的一种多核异构CPU内核间通信系统的单次通信收发流程图；
图4为本发明实施例中的一种多核异构CPU内核间通信系统的上位机通信流程示意图；
图5为本发明实施例中的一种多核异构CPU内核间通信系统的PDO通信流程示意图；
图6为本发明实施例中的一种多核异构CPU内核间通信系统的SDO通信流程示意图；
图7为本发明实施例中的一种多核异构CPU内核间通信装置的结构示意图；
图8为本发明实施例中的一种多核异构CPU内核间通信设备的结构示意图。
具体实施方式
为详细说明本发明的技术内容、所实现目的及效果，以下结合实施方式并配合附图予以说明。
请参照图1，一种多核异构CPU内核间通信系统，包括：
发送内核接收通信数据；
所述发送内核将所述通信数据写入预先分配的内存空间中，以及将所述通信数据对应的存储信息写入预设的寄存器中；
所述发送内核发送数据交互信号；
接收内核接收所述交互信号后，获取所述寄存器中的所述存储信息，并根据所述存储信息获取所述内存空间中的所述通信数据；
所述接收内核发送应答信号。
由上述描述可知，本发明的有益效果在于：通过在发送内核获取到通信数据后，将通信数据写入预先分配的内存空间中，以及将通信数据对应的存储信息写入预设的寄存器中，由于内存空间为芯片内存储空间，相当于是多核异构芯片内部的公用内存，使得发送内核将通信数据写入内存空间后，接收内核能够获取寄存器中的通信消息对应的信息，并直接获取内存空间中的通信消息，从而使得内核之间的数据交互不需要大量的数据拷贝和搬运，提高了芯片通信效果。
进一步地，预设的所述寄存器包括地址寄存器；
所述发送内核将所述通信数据写入预先分配的内存空间中，以及将存储信息写入预设的寄存器中包括：
将所述通信数据写入预先分配的内存空间中，并设置对应的数据地址；
将所述通信数据对应的所述数据地址写入所述地址寄存器中。
由上述描述可知，通过将通信数据写入预先分配的内存空间后为其设置对应的数据地址，并将对应的数据地址写入地址寄存器中，使得接收内核能够根据地址寄存器中的数据地址直接获取到内存空间中的通信数据，避免内核之间数据交互时大量的数据拷贝和搬运，提高了通信效率。
进一步地，预设的所述寄存器包括数据寄存器；
所述发送内核将所述通信数据写入预先分配的内存空间中，以及将存储信息写入预设的寄存器中还包括：
获取所述通信数据对应的数据信息；
将所述通信数据对应的所述数据信息写入所述数据寄存器中。
由上述描述可知，通过将通信数据对应的数据信息如数据长度、数据对象个数等信息写入对应的数据寄存器中，使得内核能够快速的根据数据寄存器中的通信数据信息对通信数据进行处理，提高数据处理以及通信效率。
进一步地，所述将所述通信数据写入预先分配的内存空间中包括：
获取所述通信数据的类型；
根据所述通信数据的类型，将所述通信数据按照预设的格式写入预先分配的内存空间中。
由上述描述可知，通过根据通信数据的类型，将通信数据按照预设的格式写入预先分配的内存空间中，使得接收内核能够通过预设的格式快速数据对应的数据，提高数据处理效率。
进一步地，所述接收内核接收所述交互信号后，获取所述寄存器中的所述存储信息，并根据所述存储信息获取所述内存空间中的所述通信数包括：
所述接收内核处理所述通信数据，并根据所述通信数据的类型，将所述通信数据按照预设的格式写入预先分配的内存空间中，并设置应答信号。
由上述描述可知，通过接收内核以同样的格式将通信数据写入对应的内存空间中，即不同内核对相同类型的数据此采用相同的格式进行存储，使得不同内核之间能够通过预设的格式快速数据对应的数据，提高数据处理效率。
进一步地，预设的所述寄存器包括指令寄存器；
所述发送内核发送数据交互信号之前还包括：
所述发送内核接收通信指令；
所述发送内核将所述通信指令对应的指令类型写入所述指令寄存器中；
所述接收内核接收所述交互信号之后还包括：
所述接收内核获取所述指令寄存器中的所述指令类型，并根据所述指令类型执行对应的通信指令。
由上述描述可知，通过将发送内核将其接收到的通信指令对应的指令类型写入指令寄存器中，使得接收内核能够根据指令寄存器中存储的指令类型快速识别对应的通信类型，提高通信指令执行效率。
进一步地，所述发送内核发送数据交互信号包括：
将触发寄存器对应的标志为设为发送位；
所述接收内核发送应答信号包括：
将应答寄存器对应的标志位设置为发送位，或在所述应答寄存器内写入应答值；
所述发送内核接收到所述接收内核发送的应答信号后，执行下一次数据交互。
由上述描述可知，
通过发送内核将触发寄存器对应的标志置为发送位，使得接收内核能够通过识别触发寄存器的标志位判断发送内核是否需要进行通信，并由接收内核通过将应答寄存器对应的标志位设置为发送位，或在应答寄存器内写入应答值，使得发送内核能够通过识别应答寄存器对应的标志位或应答寄存器内的至，接收通信数据已经完成处理的消息，以便进行下一轮的通信，从而实现内核之间的通信。
本发明另一实施例提供了一种多核异构CPU内核间通信装置，包括：
第一内核模块，用于接收通信数据，并将所述通信数据写入预先分配的内存空间中，以及将存储信息写入预设的寄存器中；发送数据交互信号；
第二内核模块，用于接收所述交互信号，获取所述寄存器中的所述存储信息，并根据所述存储信息获取所述内存空间中的所述通信数据；以及发送应答信号。
本发明另一实施例提供了一种多核异构CPU内核间通信设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如上述的一种多核异构CPU内核间通信系统中的各个步骤。
本发明另一实施例提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被执行以实现如上述的一种多核异构CPU内核间通信系统中的各个步骤。
本发明上述一种多核异构CPU内核间通信方法及设备适用于伺服系统，通过集成多核CPU以及改造芯片内部寄存器，实现不同内核之间的高效通信，以下通过具体实施方式进行说明：
实施例一
请参照图1，一种多核异构CPU内核间通信系统，包括步骤：
S1、发送内核接收通信数据以及通信指令；
S2、所述发送内核将所述通信数据写入预先分配的内存空间中，以及将所述通信数据对应的存储信息写入预设的寄存器中；其中，所述预设的寄存器包括地址寄存器、数据寄存器以及指令寄存器；
S21、将所述通信数据写入预先分配的内存空间中，并设置对应的数据地址；随后将所述通信数据对应的所述数据地址写入所述地址寄存器中；在一可选的实施方式中，将所述通信数据写入预先分配的内存空间中时：通过获取所述通信数据的类型，并根据所述通信数据的类型，将所述通信数据按照预设的格式写入预先分配的内存空间中；
S22、获取所述通信数据对应的数据信息；将所述通信数据对应的所述数据信息写入所述数据寄存器中；所述数据信息包括数据长度等与数据相关的信息；
S23、将所述通信指令对应的指令类型写入所述指令寄存器中；
S3、所述发送内核发送数据交互信号；如在一可选的实施方式中，以将触发寄存器对应的标志为设为发送位的方式通知所述接收内核有数据需要发送；
S4、接收内核接收所述交互信号后，获取所述寄存器中的所述存储信息，并根据所述存储信息获取所述内存空间中的所述通信数据，具体的：
S41、获取所述指令寄存器中的所述指令类型，并根据所述指令类型执行对应的通信指令；
S42、根据所述通信指令处理所述通信数据，并根据所述通信数据的类型，将所述通信数据按照预设的格式写入预先分配的内存空间中，并设置应答信号；
S5、所述接收内核发送应答信号；在一可选的实施方式中，所述接收内核将应答寄存器对应的标志位设置为发送位，或在所述应答寄存器内写入应答值；
S6、所述发送内核接收到所述接收内核发送的应答信号后，执行下一次数据交互；其中，所述发送内核以及接收内核具有各自对应的不同种类的所述寄存器。
实施例二
本实施例通过结合具体的通信场景对实施例一的通信步骤进行说明；
本实施例采用多核架构的微控制器，通过片上系统(SoC，system on chip)将实时通信内核、高性能控制器等集成到一个芯片当中；并通过改造内部寄存器，以及定义相关的“指令寄存器”、分配相应数据域的地址，使得内核之间通信时能够直接设置好“指令寄存器”的值，把相应数据对应的地址赋值给地址寄存器，并通过触发寄存器的标志位通过另一个核有数据需要交互，而目标核只要接收到中断后，直接根据“指令寄存器”来进行判别命令类型，并根据地址寄存器来访问数据；
请参照图2，以太网现场总线型伺服采用TI的TMS320F28388S作为主控制器，该芯片是一款集成ESC和多个高性能内核的处理器，主控制器里面几个内核的分工如下：主控芯片各核协调合作CPUx核负责逻辑控制与太网数据决策，CLA核负责电流环计算，CM核负责中转EtherCAT通信协议栈汇总的CIA402指令集等以太网数据和USB相关的通信数据；将不同内核的数据交换内容定义成不同的指令类别如分为上位机通信、SDO(service dataobject，服务数据对象)读写、PDO(process data obj，过程数据对象)读写、CLA(controllaw accelerator，集成性加法协处理器)控制参数以及CLA状态数据；分配好各个通信协议内容的指令寄存器、分配地址寄存器和数据寄存器，如表1所示：
请参照图3，为单次通信收发流程图；
S1、本地端的CPU获取对应的数据
S2、本地端的CPU将数据进行打包，即将数据写入到预先分配好的内存空间；再根据实际需要，数据对应的数据地址填写到地址寄存器，并指定好数据长度填入数据寄存器中；同时，本地端CPU将其所对应类型的指令填写到指令寄存器当中
S3、本地端CPU通过将触发寄存器对应的标志置高，通知远端CPU有数据发送；在一可选的方式中，可以采用中断的方式来通知远端CPU；
S4、远端CPU在查询标志位或者收到中断事件后，进入相应的数据接收处理程序；远端CPU在接收(或处理完)数据后，如果有数据需要应答，则将数据填充到远端CPU所定义的数据缓存区；
S5、远端CPU将置标志位或者在应答寄存器内写入应答值通知发送端数据已经被成功处理；
S6、数据成功交换后，本地端的CPU收到相应的标志位或者应答事件后，表示本次通信完成，可以继续通信。
实施例三
本实施例以上位机通信为例对实施例一中的通讯过程进行说明；
请参照图4，为上位机通信流程示意图；通信时，上位机通过USB发送数据给CM核：
S1、CM核将接收由上位机发送的通信数据；
S2、CM核将接收到的数据写入到预先分配好的内存空间，并设定接收数据缓存的首地址和数据长度分别填写到对应的地址寄存器以及数据寄存器中，以及将其对应类型的指令(USB通信为CMD_USB_COMM)填写到“指令寄存器”当中；
S3、CM核通过将触发寄存器对应的标志置高，通知远端CPU1有数据发送；
S4、远端CPU1查询标志位，如果相应标志位置高，则进入相应的数据接收处理程序；远端CPU1处理完数据后，根据上位机通信协议进行解析，并生成应答数据，以及将应答数据填入到CPU1侧所对应的数据缓存区；
S5、远端CPU1置标志位或者往应答寄存器写入应答值通知CM数据已经被成功处理；
S6、CM核收到应答事件后，表示本次通信完成，可以继续开始新的通信。
实施例四
本实施例以PDO通信为例对实施例一中的通讯过程进行说明；
请参照图5，为PDO通信流程示意图；通信时，主站通过EtherCAT发送数据给CM核；
S1、CM核接收到由EtherCAT发送的数据；
S2、CM核将接收到的数据写入到预先分配好的内存空间，并设定接收数据缓存首地址和数据长度分别写入对应的地址寄存器以及数据寄存器，以及将其所对应类型的指令(PDO通信为CMD_PDO_WR)填写到指令寄存器中；
S3、CM核通过将触发寄存器对应的标志置高，通知远端CPU1有数据发送；
S4、远端CPU1查询标志位，若相应标志位置高，则进入相应的数据接收处理程序；
S5、远端CPU1置标志位或者往应答寄存器写入应答值通知CM数据已经被成功处理；
S6、CM收到应答事件后，表示本次通信完成，可以继续开始新的通信。
实施例五
本实施例以SDO通信为例对实施例一中的通讯过程进行说明；
请参照图6，为SDO通信流程示意图；通信时，主站通过EtherCAT发送数据给CM核；
S1、CM核接收由EtherCAT发送的数据；
S2、CM核将接收到的数据按照“索引+子索引+单个SDO数据”的格式写入到预先分配好的内存空间；并设定好的数据缓存首地址和SDO发送的个数填到对应的地址寄存器和数据寄存器，并将其所对应类型的指令(SDO通信为CMD_SDO_WR)填写到指令寄存器当中；
S3、CM核通过将触发寄存器对应的标志置高，通知远端CPU1有数据发送；
S4、远端CPU1查询标志位，如果相应标志位置高，则进入相应的数据接收处理程序；
S5、远端CPU1置标志位或者往应答寄存器写入应答值通知CM数据已经被成功处理；
S6、CM收到应答事件后，表示本次通信完成，可以继续开始新的通信。
实施例六
请参照图7，一种多核异构CPU内核间通信装置，包括：
第一内核模块，用于接收通信数据，并将所述通信数据写入预先分配的内存空间中，以及将存储信息写入预设的寄存器中；发送数据交互信号；
第二内核模块，用于接收所述交互信号，获取所述寄存器中的所述存储信息，并根据所述存储信息获取所述内存空间中的所述通信数据；以及发送应答信号。
实施例七
请参照图8，一种多核异构CPU内核间通信设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如实施例一至五中的一种多核异构CPU内核间通信系统中的各个步骤。
实施例八
本发明另一实施例提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被执行以实现如实施例一至五中的一种多核异构CPU内核间通信系统中的各个步骤。
综上所述，本发明提供的一种多核异构CPU内核间通信系统、装置、设备及存储介质，通过在发送内核获取到通信数据后，将通信数据写入预先分配的内存空间中，以及将通信数据对应的存储信息写入预设的寄存器中，由于内存空间为芯片内存储空间，相当于是多核异构芯片内部的公用内存，使得发送内核将通信数据写入内存空间后，接收内核能够获取寄存器中的通信消息对应的信息，并直接获取内存空间中的通信消息，相比于传统外部通信方式(传输时候需要经过如下流程：数组→字节→比特流→通信介质→比特流→字节→数组)，可以省去大量数据的拷贝，可以高效及时地传递数据，数据传递带宽可以接近CPU的带宽，通过对协议的开销增加；同时，内核之间的通信方式可以避免外部通信造成的数据干扰和额外增加协议导致CPU计算量加大及软件逻辑的复杂程度；并且，因为内部模块的通道是通过内部寄存器来传输，内部寄存器可以有32位变量来代表请求事件；而变量存储则由RAM来提供，RAM的余量是比较大的；使用这种方式最多可以32个通道全双工进行通信，这样可以各个模块互相独立、每个通信事务只管用对应的命令和通道写数据，简化应用层的逻辑，提高可靠性。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等同变换，或直接或间接运用在相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (10)
1.一种多核异构CPU内核间通信系统，其特征在于，包括：
发送内核接收通信数据；
所述发送内核将所述通信数据写入预先分配的内存空间中，以及将所述通信数据对应的存储信息写入预设的寄存器中；
所述发送内核发送数据交互信号；
接收内核接收所述交互信号后，获取所述寄存器中的所述存储信息，并根据所述存储信息获取所述内存空间中的所述通信数据；
所述接收内核发送应答信号。
2.根据权利要求1所述的一种多核异构CPU内核间通信系统，其特征在于，预设的所述寄存器包括地址寄存器；
所述发送内核将所述通信数据写入预先分配的内存空间中，以及将存储信息写入预设的寄存器中包括：
将所述通信数据写入预先分配的内存空间中，并设置对应的数据地址；
将所述通信数据对应的所述数据地址写入所述地址寄存器中。
3.根据权利要求2所述的一种多核异构CPU内核间通信系统，其特征在于，预设的所述寄存器包括数据寄存器；
所述发送内核将所述通信数据写入预先分配的内存空间中，以及将存储信息写入预设的寄存器中还包括：
获取所述通信数据对应的数据信息；
将所述通信数据对应的所述数据信息写入所述数据寄存器中。
4.根据权利要求2所述的一种多核异构CPU内核间通信系统，其特征在于，所述将所述通信数据写入预先分配的内存空间中包括：
获取所述通信数据的类型；
根据所述通信数据的类型，将所述通信数据按照预设的格式写入预先分配的内存空间中。
5.根据权利要求4所述的一种多核异构CPU内核间通信系统，其特征在于，所述接收内核接收所述交互信号后，获取所述寄存器中的所述存储信息，并根据所述存储信息获取所述内存空间中的所述通信数包括：
所述接收内核处理所述通信数据，并根据所述通信数据的类型，将所述通信数据按照预设的格式写入预先分配的内存空间中，并设置应答信号。
6.根据权利要求1所述的一种多核异构CPU内核间通信系统，其特征在于，预设的所述寄存器包括指令寄存器；
所述发送内核发送数据交互信号之前还包括：
所述发送内核接收通信指令；
所述发送内核将所述通信指令对应的指令类型写入所述指令寄存器中；
所述接收内核接收所述交互信号之后还包括：
所述接收内核获取所述指令寄存器中的所述指令类型，并根据所述指令类型执行对应的通信指令。
7.根据权利要求1所述的一种多核异构CPU内核间通信系统，其特征在于，所述发送内核发送数据交互信号包括：
将触发寄存器对应的标志为设为发送位；
所述接收内核发送应答信号包括：
将应答寄存器对应的标志位设置为发送位，或在所述应答寄存器内写入应答值；
所述发送内核接收到所述接收内核发送的应答信号后，执行下一次数据交互。
8.一种多核异构CPU内核间通信装置，其特征在于，包括：
第一内核模块，用于接收通信数据，并将所述通信数据写入预先分配的内存空间中，以及将存储信息写入预设的寄存器中；发送数据交互信号；
第二内核模块，用于接收所述交互信号，获取所述寄存器中的所述存储信息，并根据所述存储信息获取所述内存空间中的所述通信数据；以及发送应答信号。
9.一种多核异构CPU内核间通信设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1-7任意一项所述的一种多核异构CPU内核间通信系统中的各个步骤。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被执行以实现根据权利要求1至7中任意一项所述的一种多核异构CPU内核间通信系统中的各个步骤。
Priority Applications (1)
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| CN116069714A true CN116069714A (zh) | 2023-05-05 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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