JPS5833970B2 - プロセッサ間通信方式 - Google Patents
プロセッサ間通信方式Info
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- JPS5833970B2 JPS5833970B2 JP53110312A JP11031278A JPS5833970B2 JP S5833970 B2 JPS5833970 B2 JP S5833970B2 JP 53110312 A JP53110312 A JP 53110312A JP 11031278 A JP11031278 A JP 11031278A JP S5833970 B2 JPS5833970 B2 JP S5833970B2
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- processor
- transfer
- channel
- transfer control
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Description
【発明の詳細な説明】
本発明は、プロセッサ間通信方式、特に通信元プロセッ
サに対応した転送制御装置にＡＣＴ命◆を蓄積させ、一
方通信先プロセッサに対応した転送制御装置に予めＷＡ
ＩＴ命令を準備させておくようにし、プロセッサの介在
を極力少なくしてプロセッサ間通信を行なうようにした
プロセッサ間通信方式に関するものである。
サに対応した転送制御装置にＡＣＴ命◆を蓄積させ、一
方通信先プロセッサに対応した転送制御装置に予めＷＡ
ＩＴ命令を準備させておくようにし、プロセッサの介在
を極力少なくしてプロセッサ間通信を行なうようにした
プロセッサ間通信方式に関するものである。
マルチプロセッサ・システムにおけるプロセッサ間通信
においては、例えば（１）非同期な情報の受信、（ｉｌ
）任意プロセッサとの間での通信、（ｉｉｉ）可変長情
報や大容量情報の送受などを行なうことが必要となる。
においては、例えば（１）非同期な情報の受信、（ｉｌ
）任意プロセッサとの間での通信、（ｉｉｉ）可変長情
報や大容量情報の送受などを行なうことが必要となる。
この種のプロセッサ間通信の形態として従来
（４）プロセッサ相互を直接結合した形態、（Ｂ）
チャネル（転送制御装置）を介してプロセッサを結合し
た形態、 が知られている。
チャネル（転送制御装置）を介してプロセッサを結合し
た形態、 が知られている。
しかし、次の如き問題を含んでいる。
即ち、前者形態（４）の場合、情報送受をプロセッサが
直接管理するために、（１）転送通知割込みのため時間
や転送／受信のための時間がプロセッサ使用率に直接影
響し、（１１）複数プロセッサとの間での通信を行なう
場合に複雑となり、（ｉｉｉ）更に転送情報量が多い通
信にはむかない、などの難点がある。
直接管理するために、（１）転送通知割込みのため時間
や転送／受信のための時間がプロセッサ使用率に直接影
響し、（１１）複数プロセッサとの間での通信を行なう
場合に複雑となり、（ｉｉｉ）更に転送情報量が多い通
信にはむかない、などの難点がある。
また上記後者形態（Ｂ）の場合、第１図を参照して後述
する如く情報送受をプロセッサが直接実行するものでな
いために上記前者形態（４）の難点は解決されるが、（
ｉ）受信側のプロセッサにおいて割込処理が必要となり
当該プロセッサ内部の処理に対する影響が大きく、（１
１）転送に際してプログラム処理が介入するために転送
時の遅延が犬となる、などの問題点を含んでいる。
する如く情報送受をプロセッサが直接実行するものでな
いために上記前者形態（４）の難点は解決されるが、（
ｉ）受信側のプロセッサにおいて割込処理が必要となり
当該プロセッサ内部の処理に対する影響が大きく、（１
１）転送に際してプログラム処理が介入するために転送
時の遅延が犬となる、などの問題点を含んでいる。
本発明は上記の点、特に上記後者形態の問題点を改善す
ることを目的としており、本発明のプロセッサ間通信方
式は複数のプロセッサをそろえ各プロセッサ間で情報を
送受するマルチプロセッサ・システムにおいて、上記各
プロセッサに対応してもうけられる転送制御装置を介し
て各プロセッサ間を連けいされてなり、上記転送制御装
置は、自己プロセッサに対する通信情報が格納される通
信情報格納エリアを指示したＷＡＩＴ命令を予め準備さ
れて蓄積すると共に通信先プロセッサを指示するＡＣＴ
命令を蓄積するよう構成されてなり、上記ＡＣＴ命◆を
もつ転送制御装置が当該ＡＣＴ命◆を実行する際に、当
該ＡＣＴ命令によって指示されている通信先の転送制御
装置において上記ＡＣＴ命◆の実行に対応して当該通信
先の転送制御装置に予め準備されている上記ＷＡＩＴ命
令が起動され、上記両者の転送制御装置間でプロセッサ
間の情報送受を行なうことを特徴としている。
ることを目的としており、本発明のプロセッサ間通信方
式は複数のプロセッサをそろえ各プロセッサ間で情報を
送受するマルチプロセッサ・システムにおいて、上記各
プロセッサに対応してもうけられる転送制御装置を介し
て各プロセッサ間を連けいされてなり、上記転送制御装
置は、自己プロセッサに対する通信情報が格納される通
信情報格納エリアを指示したＷＡＩＴ命令を予め準備さ
れて蓄積すると共に通信先プロセッサを指示するＡＣＴ
命令を蓄積するよう構成されてなり、上記ＡＣＴ命◆を
もつ転送制御装置が当該ＡＣＴ命◆を実行する際に、当
該ＡＣＴ命令によって指示されている通信先の転送制御
装置において上記ＡＣＴ命◆の実行に対応して当該通信
先の転送制御装置に予め準備されている上記ＷＡＩＴ命
令が起動され、上記両者の転送制御装置間でプロセッサ
間の情報送受を行なうことを特徴としている。
以下図面を参照しつつ説明する。
第１図は従来のチャネル間結合における情報転送手順を
説明する説明図、第２図は本発明が適用される一実施例
データ処理システム、第３図は本発明にいう転送制御装
置の一実施例構成、第４図は本発明による情報転送手順
を説明する説明図を示す。
説明する説明図、第２図は本発明が適用される一実施例
データ処理システム、第３図は本発明にいう転送制御装
置の一実施例構成、第４図は本発明による情報転送手順
を説明する説明図を示す。
従来のチャネル間結合における情報転送手順は第１図に
示す如く行なわれる。
示す如く行なわれる。
即ち、（１）送信情報をもつプロセッサＰ ｒｏｃｌ
ｉが、ライトを含むチャネル制御語ＣＣＷ（Ｗ）を準備
すると共に転送データを用意した上で、チャネルＣＨＡ
＃ｉに対してスタートＩＯ命令を発する。
ｉが、ライトを含むチャネル制御語ＣＣＷ（Ｗ）を準備
すると共に転送データを用意した上で、チャネルＣＨＡ
＃ｉに対してスタートＩＯ命令を発する。
（２）これにより、チャネルＣＨＡ＃ｉは、上記チャネ
ル制御語Ｃ’ＣＷ（Ｗ）を読取り、チャネルＣＨＡ＃ｊ
に対して転送通知を送出する。
ル制御語Ｃ’ＣＷ（Ｗ）を読取り、チャネルＣＨＡ＃ｊ
に対して転送通知を送出する。
（３）チャネルＣＨＡ＃ｊは、上記転送通知を受信し、
プロセッサＰ ｒｏｃｌｊに対して割込みをかける。
プロセッサＰ ｒｏｃｌｊに対して割込みをかける。
（４）プロセッサＰ ｒｏｃｌ ｊは、該割込みに対応
してプログラム処理（割込み処理）を実行し、受信可の
場合に受信情報格納エリアを準備すると共にリードを含
むチャネル制御語ＣＣＷ（Ｒ）を準備してチャネルＣＨ
Ａ＃ｊに対してスタートＩＯ命令を発する。
してプログラム処理（割込み処理）を実行し、受信可の
場合に受信情報格納エリアを準備すると共にリードを含
むチャネル制御語ＣＣＷ（Ｒ）を準備してチャネルＣＨ
Ａ＃ｊに対してスタートＩＯ命令を発する。
（５）チャネルＣＨＡ＃ｊは、上記チャネル制御語ＣＣ
Ｗ（Ｒ）を読取り、チャネルＣＨＡ＃ｉに対して受信可
を送出する。
Ｗ（Ｒ）を読取り、チャネルＣＨＡ＃ｉに対して受信可
を送出する。
（６）この状態でチャネルＣＨＡ＃ｉは、プロセッサＰ
ｒｏｃｌ ｉからもらったチャネル制御語ＣＣＷＨに
記載されている送信情報格納エリアから転送データをフ
ェッチしてチャネル ＣＨＡｌｊ側に送出する。
ｒｏｃｌ ｉからもらったチャネル制御語ＣＣＷＨに
記載されている送信情報格納エリアから転送データをフ
ェッチしてチャネル ＣＨＡｌｊ側に送出する。
一方チャネルＣＨＡ＃ｊは、プロセッサＰ ｒｏｃｌ
ｊからもらったチャネル制御語ＣＣＷ（Ｒ）に記載され
ている受信情報格納エリアに上記転送データをストアす
る。
ｊからもらったチャネル制御語ＣＣＷ（Ｒ）に記載され
ている受信情報格納エリアに上記転送データをストアす
る。
従来上記の如き手順で転送処理が行なわれる。
このためその都度受信側のプロセッサＰ ｒｏｃｌ ｊ
側で割込みに伴なうプログラム処理が行なわれることに
なり、処理が遅延する。
側で割込みに伴なうプログラム処理が行なわれることに
なり、処理が遅延する。
本発明は上記の点を解決するものであり、第２図は本発
明が適用される一実施例データ処理シセテムを示してい
る。
明が適用される一実施例データ処理シセテムを示してい
る。
図中の符号１−ロないし１−ｎは夫々プロセッサ、２−
０ないし２ｎは夫々チャネル（転送制御装置）、３−ロ
ないし３− ｎは夫々個別メモリ、４−０ないし４−
ｎは夫々メモリ対応部、５はバス、コントローラ、６は
バスを表わしている。
０ないし２ｎは夫々チャネル（転送制御装置）、３−ロ
ないし３− ｎは夫々個別メモリ、４−０ないし４−
ｎは夫々メモリ対応部、５はバス、コントローラ、６は
バスを表わしている。
本発明の場合、任意のプロセッサＰ ｒｏｃＪｌ＝ ｉ
が任意のプロセッサＰ ｒｏｃｌｊや複数のプロセッサ
に対して情報転送を行なうようにされ得るものであるが
、このときバス６の使用権はバス・コントローラ５の管
理にゆだられる。
が任意のプロセッサＰ ｒｏｃｌｊや複数のプロセッサ
に対して情報転送を行なうようにされ得るものであるが
、このときバス６の使用権はバス・コントローラ５の管
理にゆだられる。
第３図は＃ｉ番目のチャネルの一実施例構成を示してお
り、図中の符号１ ｔｙ２ ｔｐ３ １１４−ｉ、
５，６は第２図に対応し、７はプロセッサ、インタフェ
ース部、８はメモリ、インタフェース部％ ９はコン
トロール部、１０は演算部、１１はメモリ、１２はアド
レス・マツチ判定部、１３はドライバ、１４はレシーバ
を表わしている。
り、図中の符号１ ｔｙ２ ｔｐ３ １１４−ｉ、
５，６は第２図に対応し、７はプロセッサ、インタフェ
ース部、８はメモリ、インタフェース部％ ９はコン
トロール部、１０は演算部、１１はメモリ、１２はアド
レス・マツチ判定部、１３はドライバ、１４はレシーバ
を表わしている。
なお上記アドレス・マツチ判定部１２は、自己転送制御
装置のアドレスをプリセットされて保持しており、バス
６からレシーバ１４に送られて当該レシーバ１４におい
て受信された情報中のアドレス（転送先アドレス）がレ
シーバ１４から通知されるよう構成され、両者アドレス
が一致するか否か（自己あてか否か）を判定するように
される。
装置のアドレスをプリセットされて保持しており、バス
６からレシーバ１４に送られて当該レシーバ１４におい
て受信された情報中のアドレス（転送先アドレス）がレ
シーバ１４から通知されるよう構成され、両者アドレス
が一致するか否か（自己あてか否か）を判定するように
される。
なお上記受信された情報中のデータは演算部１０へ転送
される。
される。
本発明の場合、第１図に関連して説明したチャネル制御
語ＣＣＷ（Ｒ）即ち受信側となった場合のチャネル制御
語を、いわば予めプロセッサ側から受取って準備してお
く。
語ＣＣＷ（Ｒ）即ち受信側となった場合のチャネル制御
語を、いわば予めプロセッサ側から受取って準備してお
く。
そして自己が受信側となった場合に、第１図に示した如
き割込みを省略して、データ転送が可能となるようにさ
れる。
き割込みを省略して、データ転送が可能となるようにさ
れる。
この点は第４図を参照しつつ後述されるが、第３図図示
メモリ１１上に上記チャネル制御語ＣＣＷ（Ｒ）（ＷＡ
ＩＴ命◆）をストアしておくようにされる。
メモリ１１上に上記チャネル制御語ＣＣＷ（Ｒ）（ＷＡ
ＩＴ命◆）をストアしておくようにされる。
そして第３図図示のアドレス・マツチ判定部１２によっ
て自己プロセッサあてのデ゛−タ転送があった場合、当
該チャネル制御語によって、プロセッサの処理の状況を
チェックすることなく直ちに受信するようにする。
て自己プロセッサあてのデ゛−タ転送があった場合、当
該チャネル制御語によって、プロセッサの処理の状況を
チェックすることなく直ちに受信するようにする。
また、自己プロセッサが送信側となる場合にも、第１図
に関連して説明したチャネル制御１ｃＷ（５）（ＡＣＴ
命◆）を、個別メモ’Ｊ３ｉから読取ってメモリ１１上
にストアしてデータ転送処理を行なうようにする。
に関連して説明したチャネル制御１ｃＷ（５）（ＡＣＴ
命◆）を、個別メモ’Ｊ３ｉから読取ってメモリ１１上
にストアしてデータ転送処理を行なうようにする。
勿論このとき、第３図図示コントロール部９がバス・コ
ントロール部５に対シてバス占有要求（バスＲＥＱ）を
発し、バス占有許可（バスＯＫ）を受取った上で転送を
行なう。
ントロール部５に対シてバス占有要求（バスＲＥＱ）を
発し、バス占有許可（バスＯＫ）を受取った上で転送を
行なう。
第４図は本発明による情報転送手順を説明する説明図を
示している。
示している。
以下プロセッサＰ ｒｏｃ＃ ｉからプロセッサＰｒｏ
ｃ＃ｊに対してデータ転送を行なうものとして説明する
。
ｃ＃ｊに対してデータ転送を行なうものとして説明する
。
（７）プロセッサＰｒｏｃ＃ｉは、一般に、送出指示（
ＡＣＴ＆ＷＲＩＴＥ命令）、転送先アドレス（Ｐ ｒｏ
ｃ＃ ｊ ）、送信情報の格納エリア・アドレス、転送
語数を記載したチャネル制御語（ＣＣＷ）を複数個チェ
インして個別メモリ３− ｉ上に用意すると共に、夫々
に対応した転送データを用意する。
ＡＣＴ＆ＷＲＩＴＥ命令）、転送先アドレス（Ｐ ｒｏ
ｃ＃ ｊ ）、送信情報の格納エリア・アドレス、転送
語数を記載したチャネル制御語（ＣＣＷ）を複数個チェ
インして個別メモリ３− ｉ上に用意すると共に、夫々
に対応した転送データを用意する。
なお上記チェインされたチャネル制御語によって転送さ
れる転送先は、一般には夫々異なったプロセッサに対す
るものと考えてよい。
れる転送先は、一般には夫々異なったプロセッサに対す
るものと考えてよい。
（８）プロセッサＰ ｒｏｃ＃ ｉは上記チェインされ
たチャネル制御語に対応して、チャネルＣＨＡ＃ｉに対
してスタートＩＯ命令を発し、チャネルＣＨＡ＃ｉを起
動する。
たチャネル制御語に対応して、チャネルＣＨＡ＃ｉに対
してスタートＩＯ命令を発し、チャネルＣＨＡ＃ｉを起
動する。
（９）チャネルＣＨＡ＃ｉは上記スター）ＩＯ命令を契
機として個別メモリ３１から上記チェインされたチャネ
ル制御語を読取って第３図図示メモリ１１上に格納する
。
機として個別メモリ３１から上記チェインされたチャネ
ル制御語を読取って第３図図示メモリ１１上に格納する
。
そして同時に先頭チャネル！Ｉ脚語ＣＣＷ（ＡＣＴ＆Ｗ
ＲＩＴＥ）を実行する。
ＲＩＴＥ）を実行する。
■ 該チャネル制御語の実行は、転送先アドレスのチェ
ックから始められる。
ックから始められる。
今転送先がチャネルＣＨＡ＃ｊであるとする。
（１，１） 一般にチャネルＣＨＡ＃ｊには予めチャネ
ル制御語ＣＣＷ（ＷＡＩＴ＆ＲＥＡＤ）が用意されてい
るが、該チャネル制御語が用意されていない場合がある
。
ル制御語ＣＣＷ（ＷＡＩＴ＆ＲＥＡＤ）が用意されてい
るが、該チャネル制御語が用意されていない場合がある
。
また用意されているが、他のプロセッサ例えばＰｒｏｃ
＃ｋからのデータ転送が行なわれている場合がある。
＃ｋからのデータ転送が行なわれている場合がある。
このように何んらかの事情によってプロセッサＰ ｒｏ
ｃ＃ ｉからの転送が受けつけられない場合には、チャ
ネルＣＨＡ＃ｊはチャネルＣＨＡ＃＝ｉに対して受信不
可通知を行なう。
ｃ＃ ｉからの転送が受けつけられない場合には、チャ
ネルＣＨＡ＃ｊはチャネルＣＨＡ＃＝ｉに対して受信不
可通知を行なう。
この場合、チャネルＣＨＡ＃ｉは、プロセッサＰ ｒｏ
ｃ＃ ｉに通知し、チャネルＣＨＡ＃ｉにおける次チャ
ネル制御語ＣＣＷ（ＡＣＴ＆ＷＲＩＴＥ）を実行するこ
とになる。
ｃ＃ ｉに通知し、チャネルＣＨＡ＃ｉにおける次チャ
ネル制御語ＣＣＷ（ＡＣＴ＆ＷＲＩＴＥ）を実行するこ
とになる。
（１２）チャネルＣＨＡ＃ｊがチャネルＣＨＡ＃ｉから
の転送を受けつける場合、チャネルＣＨＡ＃ ｊはチャ
ネルＣＨＡ＃ｉに対し受信可通知を行なうと共に、予め
準備されているチャネル制御語ＣＣＷ（ＷＡＩＴ＆ＲＥ
ＡＤ）を起動する。
の転送を受けつける場合、チャネルＣＨＡ＃ ｊはチャ
ネルＣＨＡ＃ｉに対し受信可通知を行なうと共に、予め
準備されているチャネル制御語ＣＣＷ（ＷＡＩＴ＆ＲＥ
ＡＤ）を起動する。
（１３１チャネルＣＨＡ＃ｉは、上記受信可通知を契機
に送信情報エリア上のデータを転送する転送動作を起動
し、かつチャネルＣＨＡｌｉ内に記憶されている次チャ
ネル制御語ＣＣＷ（ＡＣＴ＆ＷＲＩＴＥ）を実行する。
に送信情報エリア上のデータを転送する転送動作を起動
し、かつチャネルＣＨＡｌｉ内に記憶されている次チャ
ネル制御語ＣＣＷ（ＡＣＴ＆ＷＲＩＴＥ）を実行する。
該次チャネル制御語に対しても上記処理（９）以降と同
様な処理が行なわれるが、一般には上記転送先は異なる
ものと考えてよい。
様な処理が行なわれるが、一般には上記転送先は異なる
ものと考えてよい。
（１４１上記処理（１３）？こいう転送動作は次のよう
に行なわれる。
に行なわれる。
即ち、チャネル制御語ＣＣＷＣＡＣＴ＆ＷＲＩＴＥ）に
記載された送信情報の格納エリア・アドレスと転送語数
とにしたがって転送データが遂次個別メモ’Ｊ３−ｉか
ら読取られてチャネルＣＨＡ＃ｉにひきあげられ、該デ
ータに各転送単位毎に宛先アドレスを指定したヘッダが
付加されてバス６上に送出される。
記載された送信情報の格納エリア・アドレスと転送語数
とにしたがって転送データが遂次個別メモ’Ｊ３−ｉか
ら読取られてチャネルＣＨＡ＃ｉにひきあげられ、該デ
ータに各転送単位毎に宛先アドレスを指定したヘッダが
付加されてバス６上に送出される。
（１５）転送語数によって指示された語数のデータの送
出が完了した時点で、チャネルＣＨＡ＃ｉはチャネルＣ
ＨＡ＃ｊに対して転送終了通知を送出する。
出が完了した時点で、チャネルＣＨＡ＃ｉはチャネルＣ
ＨＡ＃ｊに対して転送終了通知を送出する。
（１６）そして、チャネルＣＨＡ＃ｊからの受信終了通
知（受信正常終了通知あるいは受信異常終了通知）を受
持ったことを契機として、チャネルＣＨＡ＃ｉは当該チ
ャネル制御語ＣＣＷ（ＡＣＴ＆ＷＲＩＴＥ）の実行完了
通知をプロセッサＰ ｒｏｃ＃ ｊに対して送出する。
知（受信正常終了通知あるいは受信異常終了通知）を受
持ったことを契機として、チャネルＣＨＡ＃ｉは当該チ
ャネル制御語ＣＣＷ（ＡＣＴ＆ＷＲＩＴＥ）の実行完了
通知をプロセッサＰ ｒｏｃ＃ ｊに対して送出する。
（１７） 一方チャネルＣＨＡ＃ｊにおける受信動作
は次の様に行なわれる。
は次の様に行なわれる。
即ち、受信動作は上述の受信可通知を契機として行なわ
れ、バス６を介して入力される情報のヘッダ部の内容を
第３図図示のアドレス・マツチ判定部１３によってチェ
ックする。
れ、バス６を介して入力される情報のヘッダ部の内容を
第３図図示のアドレス・マツチ判定部１３によってチェ
ックする。
０８）自己あてのデータであった場合、当該テ゛−タは
チャネル制御語ＣＣＷ（ＷＡＩＴ＆ＲＥＡＤ）に記載さ
れている受信情報格納エリア・アドレスにしたがって、
個別メモリ■Ｍ＃ｊ上に遂次格納される。
チャネル制御語ＣＣＷ（ＷＡＩＴ＆ＲＥＡＤ）に記載さ
れている受信情報格納エリア・アドレスにしたがって、
個別メモリ■Ｍ＃ｊ上に遂次格納される。
そして、チャネルＣＨＡ＃ｉからの終了通知を受信した
ことあるいはチャネル制御語ＣＣＷ（ＷＡＩＴ＆ＲＥＡ
Ｄ）に記載される受信語数に相当する語数を受信したこ
とを契機として、上記受信動作を完了する。
ことあるいはチャネル制御語ＣＣＷ（ＷＡＩＴ＆ＲＥＡ
Ｄ）に記載される受信語数に相当する語数を受信したこ
とを契機として、上記受信動作を完了する。
前者の場合には受信正常終了通知を、また後の場合には
受信異常終了通知をチャネルＣＨＡ＃ｉに対して行なう
。
受信異常終了通知をチャネルＣＨＡ＃ｉに対して行なう
。
そしてそれと共にチャネル制御語ＣＣＷ（ＷＡＩＴ＆Ｒ
ＥＡＤ）のポインタを進め、プロセッサＰ ｒｏｃ＃
ｊに対して当該チャネル制御語の実行完了通知を行なう
。
ＥＡＤ）のポインタを進め、プロセッサＰ ｒｏｃ＃
ｊに対して当該チャネル制御語の実行完了通知を行なう
。
上記の如く転送処理が行なわれるが、上記実施例の場合
上述の説明から明らかである如く、受信側のチャネルＣ
ＨＡ＃ｊに予め準備されるチャネル制御語ＣＣＷ（ＷＡ
ＩＴ＆ＲＥＡＤ）においては転送元アドレス（図示の場
合プロセッサＰ ｒｏｃ＃ ｉのアドレス）は指定され
てない。
上述の説明から明らかである如く、受信側のチャネルＣ
ＨＡ＃ｊに予め準備されるチャネル制御語ＣＣＷ（ＷＡ
ＩＴ＆ＲＥＡＤ）においては転送元アドレス（図示の場
合プロセッサＰ ｒｏｃ＃ ｉのアドレス）は指定され
てない。
このため該チャネル制御語ＣＣＷ（ＷＡＩＴ＆ＲＥＡＤ
）は任意のプロセッサからのデータを受信できる。
）は任意のプロセッサからのデータを受信できる。
上記実施例においては、相手プロセッサへ情報を転送す
るプロセッサ間通信方式について述べたが、本発明は相
手プロセッサの情報を読み取る場合も適用される。
るプロセッサ間通信方式について述べたが、本発明は相
手プロセッサの情報を読み取る場合も適用される。
即ち、通信元ＣＨＡはＡＣＴのＲｅａｄ命令を実行する
ことにより、通信先ＣＨＡにあらかじめ用意されている
Ｗ ａ ｉ ｔのＷ ｒ ｉ ｔ ｅ命令を起動し、相
手プロセッサの情報を読み取る。
ことにより、通信先ＣＨＡにあらかじめ用意されている
Ｗ ａ ｉ ｔのＷ ｒ ｉ ｔ ｅ命令を起動し、相
手プロセッサの情報を読み取る。
以上説明した如く、本発明によれば、転送制御装置にお
いて予めＷＡＩＴ命令が用意されており、自己あてのデ
ータ転送時に当該転送制御装置はプロセッサの介在なし
に直ちにデータを受信することが可能となり、転送処理
に当って遅延がない。
いて予めＷＡＩＴ命令が用意されており、自己あてのデ
ータ転送時に当該転送制御装置はプロセッサの介在なし
に直ちにデータを受信することが可能となり、転送処理
に当って遅延がない。
なおプロセッサは上記ＷＡＩＴ命令を転送制御装置に委
譲するに当って、予め定めた容量範囲内の受信情報格納
エリアを準備しておくことは言うまでもない。
譲するに当って、予め定めた容量範囲内の受信情報格納
エリアを準備しておくことは言うまでもない。
第１図は従来のチャネル間結合における情報転送手順を
説明する説明図、第２図は本発明が適用される一実施例
データ処理システム、第３図は本発明にいう転送制御の
一実施例構成、第４図は本発明による情報転送手順を説
明する説明図を示す。 図中、Ｐ ｒｏｃまたは１はプロセッサ、ＣＨＡまたは
２は転送制御装置、ＩＭまたは３は個別メモリ、５はバ
ス・コントロール、６はバスヲ表わす。
説明する説明図、第２図は本発明が適用される一実施例
データ処理システム、第３図は本発明にいう転送制御の
一実施例構成、第４図は本発明による情報転送手順を説
明する説明図を示す。 図中、Ｐ ｒｏｃまたは１はプロセッサ、ＣＨＡまたは
２は転送制御装置、ＩＭまたは３は個別メモリ、５はバ
ス・コントロール、６はバスヲ表わす。
Claims (1)
- 【特許請求の範囲】 １ 複数のプロセッサをそなえ各プロセッサ間で情報を
送信するマルチプロセッサ・システムにおいて、上記各
プロセッサに対応してもうけられる転送制御装置を介し
て各プロセッサ間を連けいされてなり、上記転送制御装
置は、自己プロセッサに対する通信情報が格納される通
信情報格納エリアを指示したＷＡＩＴ命令を予め準備さ
れて蓄積すると共に通信先プロセッサを指示するＡＣＴ
命◆を蓄積するよう構成されてなり、上記ＡＣＴ命◆を
もつ転送制御装置が当該ＡＣＴ命令を実行する際に、当
該ＡＣＴ命令によって指示されている通信先の転送制御
装置において上記ＡＣＴ命◆の実行に対応して当該通信
先の転送制御装置に予め準備されている上記ＷＡＩＴ命
令が起動され、上記両者の転送制御装置間でフ加セッサ
間の情報送受を行なうことを特徴とするプロセッサ間通
信方式。 ２ 上記各転送制御装置は、自己プロセッサによって他
プロセツサとは非同期に行なわれる単一の起動により、
チェインされた一連の上記ＡＣＴ命令および／またはＷ
Ａ Ｉ Ｔ命令を順次実行し、各個々の命令実行終了時
に当該終了状況を自己プロセッサに通知することにより
、複数のプロセッサに対する通信釦よび／または複数の
プロセッサからの通信を実行することを特徴とする特許
請求の範囲第１項記載のプロセッサ間通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53110312A JPS5833970B2 (ja) | 1978-09-08 | 1978-09-08 | プロセッサ間通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53110312A JPS5833970B2 (ja) | 1978-09-08 | 1978-09-08 | プロセッサ間通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5537642A JPS5537642A (en) | 1980-03-15 |
| JPS5833970B2 true JPS5833970B2 (ja) | 1983-07-23 |
Family
ID=14532512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53110312A Expired JPS5833970B2 (ja) | 1978-09-08 | 1978-09-08 | プロセッサ間通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833970B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0255339U (ja) * | 1988-10-12 | 1990-04-20 | ||
| AU647535B2 (en) * | 1990-09-28 | 1994-03-24 | Fujitsu Limited | Message control system in a data communication system |
| WO1992006431A1 (en) * | 1990-09-28 | 1992-04-16 | Fujitsu Limited | Message control method for data communication system |
| JP2512848B2 (ja) * | 1990-09-28 | 1996-07-03 | 富士通株式会社 | デ―タ通信システムのメッセ―ジ制御方式 |
| AU648348B2 (en) * | 1990-09-28 | 1994-04-21 | Fujitsu Limited | Message control system in a data communication system |
| JP2512847B2 (ja) * | 1990-09-28 | 1996-07-03 | 富士通株式会社 | デ―タ通信システムのメッセ―ジ制御方式 |
| JP2512849B2 (ja) * | 1990-09-28 | 1996-07-03 | 富士通株式会社 | デ―タ通信システムのメッセ―ジ制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040732A (ja) * | 1973-03-01 | 1975-04-14 |
-
1978
- 1978-09-08 JP JP53110312A patent/JPS5833970B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040732A (ja) * | 1973-03-01 | 1975-04-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5537642A (en) | 1980-03-15 |
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