JPS60225960A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS60225960A JPS60225960A JP8240284A JP8240284A JPS60225960A JP S60225960 A JPS60225960 A JP S60225960A JP 8240284 A JP8240284 A JP 8240284A JP 8240284 A JP8240284 A JP 8240284A JP S60225960 A JPS60225960 A JP S60225960A
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- Japan
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- memory
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の利用分野）
本発明は、外部装置から加えられるデータをメモリに格
納するとともにこのメモリをプロセッサでアクセスして
所定の処理を施すように構成されたデータ処理装置に関
するものである。
納するとともにこのメモリをプロセッサでアクセスして
所定の処理を施すように構成されたデータ処理装置に関
するものである。
（従来技術）
データ処理装置の一種に、測定データを一旦メモリに格
納した模このメモリをプロセッサでアクセスしてメモリ
に格納されたデータを読み出し、読み出されたデータに
所定の処理を施すように構成されたものがある。
納した模このメモリをプロセッサでアクセスしてメモリ
に格納されたデータを読み出し、読み出されたデータに
所定の処理を施すように構成されたものがある。
１４図は、従来のこのような装置の一例を示す構成説明
図である。第４図において、ＥＸＴは外部装置であり、
例えｌｔＡ／Ｄ変Ｍｋ器を用いる。この外部装置１ＥＸ
Ｔのデータ端子ＤＡＴＡはスリーステートバッファ８Ｆ
Ｒ１を介してバスＢ１に接続され、データイネーブル端
子ＤＥはスリーステートバッファＢ）Ｒ１のイネーブル
端子Ｅ、アドレスセレクタＡＳＬの制御端子Ｓ、ゲート
Ｇ１およびＧ２に接続され、データメモリライト端子Ｄ
ＭＷはゲートＧ２に接続され、スタート端子ＳＴはフリ
ップフロップＦＦＯのＱ端子に接続され、エンド端子Ｅ
ＮＤはスリーステートバッファＢＦＲ４を介してバスＢ
２の所定のラインに接続され、アドレス端子ＡＤはバス
Ｂ２を介してアドレスセレクタＡＳＬの一方の入力端子
に接続されている。
図である。第４図において、ＥＸＴは外部装置であり、
例えｌｔＡ／Ｄ変Ｍｋ器を用いる。この外部装置１ＥＸ
Ｔのデータ端子ＤＡＴＡはスリーステートバッファ８Ｆ
Ｒ１を介してバスＢ１に接続され、データイネーブル端
子ＤＥはスリーステートバッファＢ）Ｒ１のイネーブル
端子Ｅ、アドレスセレクタＡＳＬの制御端子Ｓ、ゲート
Ｇ１およびＧ２に接続され、データメモリライト端子Ｄ
ＭＷはゲートＧ２に接続され、スタート端子ＳＴはフリ
ップフロップＦＦＯのＱ端子に接続され、エンド端子Ｅ
ＮＤはスリーステートバッファＢＦＲ４を介してバスＢ
２の所定のラインに接続され、アドレス端子ＡＤはバス
Ｂ２を介してアドレスセレクタＡＳＬの一方の入力端子
に接続されている。
フリップフロップＦＦＯのＤ端子にはバスＢ２の所定の
ラインが接続され、クロック端子にはゲートＧ４の出力
端子が接続されている。スリーステートバッファＢＦＲ
４のイネーブル端子ＥにはゲートＧ５の出力端子が接続
されている。バスＢ１にはスリーステートバッファ８Ｆ
Ｒ１〜３およびメモリＲＡＭのデータ端子ＤＡＴＡが接
続されている。ＭＰＵはアドレス／データバス多重形の
プロセッサであり、アドレスバス／データバス多重端子
ＡＤはバスＢ３に接続され、アドレスラッチイネーブル
端子ＡＬＥはアドレスラッチの統御端子Ｇに接続され、
リード端子ＲＤはゲートＧ１およびゲートＧ５に接続さ
れ、ライト端子ＷＲはゲートＧ２およびゲートＧ４に接
続され、クロック端子ＣＬＫにはクロック発生器ＣＧの
クロック端子ＣＬＫが接続されている。バスＢ３にはス
リーステートバッフｙＢＦＲ２，３およびアドレスラッ
チＡｍの入力端子りが接続されている。アドレスラッチ
ＡＬの出力端子ＱにはバスＢ４を介してアドレスデコー
ダＡＤＥの入力端子およびアドレスセレクタＡＳＬの他
方の入力端子が接続されている。アドレスデコーダＡＤ
Ｅの一方の出力端子Ｑ１はゲートＧ１．２に接続され、
他方の出力端子Ｑ２はゲートＧ４，５に接続されて６）
る。アドレスセレクタＡＬＬの出力端子はメモリＲＡＭ
の７タに接続されている。ゲートＧ１の出力端子はスリ
ーステートバッファ８ＦＲ２のイネーブル端子Ｅに接続
されるとともにメモリＲＡＭの出力イネーブル端子ＯＥ
に接続され、ゲートＧ２の出力端子はメモリＲＡＭのラ
イトネーブル端子ＷＥに接続され、ゲートＧ３の出力端
子はスリーステートバッファＢＦＲ３のイネーブル端子
Ｅに接続されるとともにゲートＧ２に接続されている。
ラインが接続され、クロック端子にはゲートＧ４の出力
端子が接続されている。スリーステートバッファＢＦＲ
４のイネーブル端子ＥにはゲートＧ５の出力端子が接続
されている。バスＢ１にはスリーステートバッファ８Ｆ
Ｒ１〜３およびメモリＲＡＭのデータ端子ＤＡＴＡが接
続されている。ＭＰＵはアドレス／データバス多重形の
プロセッサであり、アドレスバス／データバス多重端子
ＡＤはバスＢ３に接続され、アドレスラッチイネーブル
端子ＡＬＥはアドレスラッチの統御端子Ｇに接続され、
リード端子ＲＤはゲートＧ１およびゲートＧ５に接続さ
れ、ライト端子ＷＲはゲートＧ２およびゲートＧ４に接
続され、クロック端子ＣＬＫにはクロック発生器ＣＧの
クロック端子ＣＬＫが接続されている。バスＢ３にはス
リーステートバッフｙＢＦＲ２，３およびアドレスラッ
チＡｍの入力端子りが接続されている。アドレスラッチ
ＡＬの出力端子ＱにはバスＢ４を介してアドレスデコー
ダＡＤＥの入力端子およびアドレスセレクタＡＳＬの他
方の入力端子が接続されている。アドレスデコーダＡＤ
Ｅの一方の出力端子Ｑ１はゲートＧ１．２に接続され、
他方の出力端子Ｑ２はゲートＧ４，５に接続されて６）
る。アドレスセレクタＡＬＬの出力端子はメモリＲＡＭ
の７タに接続されている。ゲートＧ１の出力端子はスリ
ーステートバッファ８ＦＲ２のイネーブル端子Ｅに接続
されるとともにメモリＲＡＭの出力イネーブル端子ＯＥ
に接続され、ゲートＧ２の出力端子はメモリＲＡＭのラ
イトネーブル端子ＷＥに接続され、ゲートＧ３の出力端
子はスリーステートバッファＢＦＲ３のイネーブル端子
Ｅに接続されるとともにゲートＧ２に接続されている。
第５図は、このような構成における動作を説明するタイ
ムチャートであって、（ａ）はバスＢ１におけるデータ
Ｓｄの状態を示し、（１））はアドレスセレクタＡＳＬ
からメモリＲＡＭに加えられるアドレスＳａの状態を示
し、（Ｃ）は外部装置ＥＸＴのデータイネーブル端子Ｄ
Ｅから送出されるデータイネーブル信号Ｓｄｅの状１１
！−ｙし、（ｄ）はゲートＧ１の出力信号ＳＱｔの状態
を示し、（ｅ）はゲートＧ３の出力信１１乙の状態を示
し、＜１＞はプロセッサのリード端子ＲＤから出力され
るリード信号３ｒｄの状態を示し、（Ｑ）はプロセッサ
のライト端子ＷＲｉ６＼ら出力されるライト信号ｓｗｒ
の状態を示し、（ｆｉ）は外部装置ＩＥＸＴのデータメ
モリライト端子ＤＭＷから送出されるデータメモリライ
ト信号９６ｍＷの状態を示している。この第５１１に示
すように、外部＠ＩＥＸＴからメモ！ＪＲＡＭへ（Ｆ）
ｙ’−９Ｓｄｆ）格納はデータイネーブル信号Ｓ ｄ、
ｅおよびライト信号３ｗｒが “Ｌ″の状態でのみ行わ
れ、メモリＲＡＭからプロセッサへのデータＳｄの読み
出しはゲートＧ１の出力信号１およびリード信号Ｓｒｄ
が“Ｌ”の状態でのみ行われ、プロセッサからメモリＲ
ＡＭへのデータＳｄの書き込みはゲートＧ３の出力信号
ＦＳＱｓおよびライト信号Ｓｗ、ｒが°゛ビの状態での
み行われことになる。すなわち、第４図の装置では、こ
れらの動作を時分割で実行するように構成されてＩＩ為
るために、所定の数のデータがメモリＲＡＭに格納され
るまでの闇はプロセッサによる処理が行われないことに
なり、データの処理に相当の時間がかかると０う欠点が
ある。
ムチャートであって、（ａ）はバスＢ１におけるデータ
Ｓｄの状態を示し、（１））はアドレスセレクタＡＳＬ
からメモリＲＡＭに加えられるアドレスＳａの状態を示
し、（Ｃ）は外部装置ＥＸＴのデータイネーブル端子Ｄ
Ｅから送出されるデータイネーブル信号Ｓｄｅの状１１
！−ｙし、（ｄ）はゲートＧ１の出力信号ＳＱｔの状態
を示し、（ｅ）はゲートＧ３の出力信１１乙の状態を示
し、＜１＞はプロセッサのリード端子ＲＤから出力され
るリード信号３ｒｄの状態を示し、（Ｑ）はプロセッサ
のライト端子ＷＲｉ６＼ら出力されるライト信号ｓｗｒ
の状態を示し、（ｆｉ）は外部装置ＩＥＸＴのデータメ
モリライト端子ＤＭＷから送出されるデータメモリライ
ト信号９６ｍＷの状態を示している。この第５１１に示
すように、外部＠ＩＥＸＴからメモ！ＪＲＡＭへ（Ｆ）
ｙ’−９Ｓｄｆ）格納はデータイネーブル信号Ｓ ｄ、
ｅおよびライト信号３ｗｒが “Ｌ″の状態でのみ行わ
れ、メモリＲＡＭからプロセッサへのデータＳｄの読み
出しはゲートＧ１の出力信号１およびリード信号Ｓｒｄ
が“Ｌ”の状態でのみ行われ、プロセッサからメモリＲ
ＡＭへのデータＳｄの書き込みはゲートＧ３の出力信号
ＦＳＱｓおよびライト信号Ｓｗ、ｒが°゛ビの状態での
み行われことになる。すなわち、第４図の装置では、こ
れらの動作を時分割で実行するように構成されてＩＩ為
るために、所定の数のデータがメモリＲＡＭに格納され
るまでの闇はプロセッサによる処理が行われないことに
なり、データの処理に相当の時間がかかると０う欠点が
ある。
（発明の目的）
本発明は、このような点に着目したものであり、その目
的は、比較的簡単な構成で並列処理が行えるデータ処ｌ
ｌ装置を提供することにある。
的は、比較的簡単な構成で並列処理が行えるデータ処ｌ
ｌ装置を提供することにある。
（発明の概襞）
このような目的を達成する本発明は、外部装置から加え
られるデータをメモリに格納するとともにこのメモリを
プロセッサでアクセスして所定の処理を施すように構成
されたデータ処理装置において、前記メモリへのデータ
格納動作とプロセッサによる処理動作とが競合した場合
に外部装置から加えられる制御信号にしたがってプロセ
ッサの処理動作を待機させる特機信号をプロセッサに加
える特機信号回路を設けたことを特徴とする。
られるデータをメモリに格納するとともにこのメモリを
プロセッサでアクセスして所定の処理を施すように構成
されたデータ処理装置において、前記メモリへのデータ
格納動作とプロセッサによる処理動作とが競合した場合
に外部装置から加えられる制御信号にしたがってプロセ
ッサの処理動作を待機させる特機信号をプロセッサに加
える特機信号回路を設けたことを特徴とする。
（実施例）
以下、図面を用いて詳細に説明する。
第１図は本発明の一実施例を示す構成説明図であり、第
４図と同等部分には同一符号を付けている。
４図と同等部分には同一符号を付けている。
第１図において、ＦＦ１〜３はフリップ７０ツブ、Ｇ６
．７はゲートである。フリップフロップＦＦ１の・Ｑ端
子はクロック発生器ＣＧのレディ入力端子ＲＤＹＩに接
続され、フリップフロップＦＦ２のＱ端子はフリップ７
０ツブＦＦ１のクロック端子ＯＬ 、Ｋに接続され、フ
リップ７０ツブＦＦ３のＱ端子はフリップフロップＦＦ
１のプリセット端子ＰＲおよびゲートＧ６の一方の入力
端子に接続されている。ゲートＧ６の他方の入力端子に
はアドレスデコーダＡＤＥの出力端子が接続され、出力
端子にはフリップフロップＦＦ１のＤ端子が接続されて
いる。フリップ７０ツブＦＦ２のクロック端子ＣＬＫに
はプロセッサＭＰＵのアドレスラッチイネーブル端子Ａ
ＬＥが接続され、Ｄ端子にはクロック発生！ＩＣＧのク
ロック端子ＣＬＫが接続されている。フリップフロップ
ＦＦ３のクロック端子ＣＬＫにはゲートＧ７を介してク
ロック発生器ＣＧのクロック端子ＣＬＫが接続され、Ｄ
端子には外部装置ＥＸＴのＥＡＣＴ端子が接続されてい
る。クロック発生ＩＣＧのＲＤＹＩ端子に加えられる入
力信号に同期したレディ信号を出力する端子ＲＤＹＯに
はプロセッサＭＰＵのレディ入力端子ＲＤＹが接続され
ている。そして、フリップフロップＦＦＩ〜３のクリア
端子ＣＬＲおよびフリップ７０ツブＦＦ２．３のプリセ
ット端子ＰＲには電源ラインが接続されている。これら
フリップ７０ツブＦＦ１〜３およびゲートＧ６．７によ
り、外部装置１ＥＸＴからメモリＲＡＭへのデータ格納
動作とプロセッサＭＰＬＩによる処理動作とが競合した
場合に外部装置ＥＸＴがら加えられる制御信号５ａｃｔ
にしたがってプロセッサＭＰＵの処理動作を待機させる
待機信号３ｒｄｙをプロセッサＭＰＵに加える待機信号
回路が構成されている。
．７はゲートである。フリップフロップＦＦ１の・Ｑ端
子はクロック発生器ＣＧのレディ入力端子ＲＤＹＩに接
続され、フリップフロップＦＦ２のＱ端子はフリップ７
０ツブＦＦ１のクロック端子ＯＬ 、Ｋに接続され、フ
リップ７０ツブＦＦ３のＱ端子はフリップフロップＦＦ
１のプリセット端子ＰＲおよびゲートＧ６の一方の入力
端子に接続されている。ゲートＧ６の他方の入力端子に
はアドレスデコーダＡＤＥの出力端子が接続され、出力
端子にはフリップフロップＦＦ１のＤ端子が接続されて
いる。フリップ７０ツブＦＦ２のクロック端子ＣＬＫに
はプロセッサＭＰＵのアドレスラッチイネーブル端子Ａ
ＬＥが接続され、Ｄ端子にはクロック発生！ＩＣＧのク
ロック端子ＣＬＫが接続されている。フリップフロップ
ＦＦ３のクロック端子ＣＬＫにはゲートＧ７を介してク
ロック発生器ＣＧのクロック端子ＣＬＫが接続され、Ｄ
端子には外部装置ＥＸＴのＥＡＣＴ端子が接続されてい
る。クロック発生ＩＣＧのＲＤＹＩ端子に加えられる入
力信号に同期したレディ信号を出力する端子ＲＤＹＯに
はプロセッサＭＰＵのレディ入力端子ＲＤＹが接続され
ている。そして、フリップフロップＦＦＩ〜３のクリア
端子ＣＬＲおよびフリップ７０ツブＦＦ２．３のプリセ
ット端子ＰＲには電源ラインが接続されている。これら
フリップ７０ツブＦＦ１〜３およびゲートＧ６．７によ
り、外部装置１ＥＸＴからメモリＲＡＭへのデータ格納
動作とプロセッサＭＰＬＩによる処理動作とが競合した
場合に外部装置ＥＸＴがら加えられる制御信号５ａｃｔ
にしたがってプロセッサＭＰＵの処理動作を待機させる
待機信号３ｒｄｙをプロセッサＭＰＵに加える待機信号
回路が構成されている。
このように構成された＠置の動作について説明する。
まず、外部装［ＥＸＴからメモリＲＡＭへのデータ格納
動作とプロセッサＭＰＵによる処理動作とが競合しない
場合には、第５図と同様に動作する。
動作とプロセッサＭＰＵによる処理動作とが競合しない
場合には、第５図と同様に動作する。
これに対し、外部装置ＥＸＴからメモリＲＡＭへのデー
タ格納動作とプロセッサＭＰＵからメモリＲＡＭへのデ
ータ書き込み動作とが競合する場合には、第２図に示す
タイムチャートのように動作する。第２図において、（
ａ）は外部装置ｆＥＸＴのＥＡＣＴ端子から送出される
制御信号５ａＣ１の状態を示し、（ｂ）は外部装置！Ｅ
ＸＴのデータイネーブル端子ＤＥから送出されるデータ
イネーブル信号Ｓｄｅの状態を示し、（Ｃ）は外部装置
ＥＸＴのデータメモリライト端子ＤＭＷから送出される
データメモリライト信号Ｓｄｍｗの状態′ を示し、（
ｄ）はバス８３におけるデータＳｄあるいはアドレスＳ
ａｄの状態を示し、（ｅ）はプロセッサのＡＬＥ端子か
ら送出される制御信号５ａｆｅの状態を示し、（ｆ）は
プロセッサＭＰＵのライト端子ＷＲから出力されるライ
ト信＠丁Ｗから出力されるリード信＠ｓｒｄの状態を示
し、（０）はアドレスセレクタＡＬＬからメモリＲＡＭ
に加えられるアドレスＳａの状態を示し、（ｈ）はバス
Ｂ１におけるデータＳｄの状態を示し、（ｌ）はゲート
Ｇ２の出力信号ＳＱａの状態を示し、（ｊ）はゲートＧ
１の出力信号ＳＱ１の状態′を示し、（ｋ）はフリップ
７０ツブＦＦ１のＱ端子の出力信＠ Ｓ ｒｄｙを示し
ている。
タ格納動作とプロセッサＭＰＵからメモリＲＡＭへのデ
ータ書き込み動作とが競合する場合には、第２図に示す
タイムチャートのように動作する。第２図において、（
ａ）は外部装置ｆＥＸＴのＥＡＣＴ端子から送出される
制御信号５ａＣ１の状態を示し、（ｂ）は外部装置！Ｅ
ＸＴのデータイネーブル端子ＤＥから送出されるデータ
イネーブル信号Ｓｄｅの状態を示し、（Ｃ）は外部装置
ＥＸＴのデータメモリライト端子ＤＭＷから送出される
データメモリライト信号Ｓｄｍｗの状態′ を示し、（
ｄ）はバス８３におけるデータＳｄあるいはアドレスＳ
ａｄの状態を示し、（ｅ）はプロセッサのＡＬＥ端子か
ら送出される制御信号５ａｆｅの状態を示し、（ｆ）は
プロセッサＭＰＵのライト端子ＷＲから出力されるライ
ト信＠丁Ｗから出力されるリード信＠ｓｒｄの状態を示
し、（０）はアドレスセレクタＡＬＬからメモリＲＡＭ
に加えられるアドレスＳａの状態を示し、（ｈ）はバス
Ｂ１におけるデータＳｄの状態を示し、（ｌ）はゲート
Ｇ２の出力信号ＳＱａの状態を示し、（ｊ）はゲートＧ
１の出力信号ＳＱ１の状態′を示し、（ｋ）はフリップ
７０ツブＦＦ１のＱ端子の出力信＠ Ｓ ｒｄｙを示し
ている。
ここで、制御信号３ａｃｔが“Ｌ″′の状態でプロセッ
サがメモリＲＡＭをアクセスすると、ライト信号３ｗｒ
が“Ｌ”の状態で制御信号５ａｃｔが“Ｈ′°の状態に
なるまでプロセッサは待機する。
サがメモリＲＡＭをアクセスすると、ライト信号３ｗｒ
が“Ｌ”の状態で制御信号５ａｃｔが“Ｈ′°の状態に
なるまでプロセッサは待機する。
その間にデータイネーブル信号Ｓｄｅが“Ｌ １１の状
態になると、ＢＦＲｌが有効でＢＦＲ２，３が無効にな
り、バスＢ１を介して外部装置ＥＸＴからメモリＲＡＭ
へのデータ格納動作が行われる。
態になると、ＢＦＲｌが有効でＢＦＲ２，３が無効にな
り、バスＢ１を介して外部装置ＥＸＴからメモリＲＡＭ
へのデータ格納動作が行われる。
その後、制御信号５ａｃｔが“Ｈ”の状態に戻ると、Ｂ
ＦＲＩが無効でＢＦＲ３が有効になり、メモリＲＡＭは
プロセッサでアクセスされることにたりてプロセッサか
らのデー令の書き込みバ行われることになる。なお、第
２図ではブ６セツサカ１らメモリＲＡＭを２回アクセス
しているが、実効的に後の書き込みが有効になる。また
、制御信号５ａｃｔが′Ｌ°°になる直前にプロセッサ
がメモリＲＡＭのアクセスを開始すると、データイネー
ブル信号Ｓｄｅが“Ｌ″′の状態になって外部装置ＥＸ
ＴからメモリＲＡＭへのデータ格納動作が行われるまで
の間に通常のメモリアクセスが行われて書き込みが終了
するように３ａｃｔ −Ｌから５ｄｅ＝Ｌまでの時間ｗ
ｔが予め設定されている。
ＦＲＩが無効でＢＦＲ３が有効になり、メモリＲＡＭは
プロセッサでアクセスされることにたりてプロセッサか
らのデー令の書き込みバ行われることになる。なお、第
２図ではブ６セツサカ１らメモリＲＡＭを２回アクセス
しているが、実効的に後の書き込みが有効になる。また
、制御信号５ａｃｔが′Ｌ°°になる直前にプロセッサ
がメモリＲＡＭのアクセスを開始すると、データイネー
ブル信号Ｓｄｅが“Ｌ″′の状態になって外部装置ＥＸ
ＴからメモリＲＡＭへのデータ格納動作が行われるまで
の間に通常のメモリアクセスが行われて書き込みが終了
するように３ａｃｔ −Ｌから５ｄｅ＝Ｌまでの時間ｗ
ｔが予め設定されている。
次に、外部装置ＥＸＴからメモリＲＡＭへのデータ格納
動作とプロセッサＭＰＵがメモリＲＡＭからデータを読
み出す動作とが競合する場合には、第３図に示すタイム
チャートのように動作する。
動作とプロセッサＭＰＵがメモリＲＡＭからデータを読
み出す動作とが競合する場合には、第３図に示すタイム
チャートのように動作する。
なお、第３図において、（ｔ）はプロセッサＭＰＵのリ
ード端子ＲＤから出力されるリード信号Ｓ−面の状態を
示し、（ａ）〜（ｅ）および（０）〜。
ード端子ＲＤから出力されるリード信号Ｓ−面の状態を
示し、（ａ）〜（ｅ）および（０）〜。
（ｋ）は第２図と同じ信号を示している。この場合、ゲ
ートＧ１からは°゛Ｌ゛°の状態の出力信号Ｓ■ゴが２
回送出されるが、最初の部分ではプロセッサＭＰＵへの
書き込みは行われず、２回目のパルスでプロセッサＭＰ
ＬＩへの書き込みが行われることになる。
ートＧ１からは°゛Ｌ゛°の状態の出力信号Ｓ■ゴが２
回送出されるが、最初の部分ではプロセッサＭＰＵへの
書き込みは行われず、２回目のパルスでプロセッサＭＰ
ＬＩへの書き込みが行われることになる。
このように構成することにより、例えば所定のサンプル
レートでＡ／Ｄ変換された所定のデータワードのデータ
をプロセッサで処理するのにあたって、従来のように時
分割処理を行うことなく、データの取り込みが開始され
た時点から並列処理することができる。従って、例えば
ある信号波形をデジタルデータに変換して所定の演算処
理を施した後出力する場合には、リアルタイムに近い状
態で変換波形を観測することができる。
レートでＡ／Ｄ変換された所定のデータワードのデータ
をプロセッサで処理するのにあたって、従来のように時
分割処理を行うことなく、データの取り込みが開始され
た時点から並列処理することができる。従って、例えば
ある信号波形をデジタルデータに変換して所定の演算処
理を施した後出力する場合には、リアルタイムに近い状
態で変換波形を観測することができる。
なお、上記実施例では、アドレス／データ多重バス形の
プロセッサにおけるアドレスラッチイネーブル信号５ａ
１８を用いて外部装置とプロセッサのアクセスタイミン
グを調整する例を示したが、これに限るものではなく、
他の形のプロセッサにおいて別のステータス信号を用い
て同様に構成することも可能である。
プロセッサにおけるアドレスラッチイネーブル信号５ａ
１８を用いて外部装置とプロセッサのアクセスタイミン
グを調整する例を示したが、これに限るものではなく、
他の形のプロセッサにおいて別のステータス信号を用い
て同様に構成することも可能である。
（発明の効果）
以上説明したように、本発明によれば、比較的簡単な構
成で並列処理が行えるデータ処理装置が実現できる。
成で並列処理が行えるデータ処理装置が実現できる。
第１図は本発明の一実施例を示す構成説明図、第２図お
よび第３図はその動作を説明するためのタイムチャート
、第４図は従来の装置の一例を示す構成説明図、第５図
はその動作を説明するためのタイムチャートである。 ＥＸＴ・・・外部装置、ＢＦＲ・・・スリースチートノ
〜ッフ７、ＲＡＭ・・・メモリ、ＡＳＬ・・・アドレス
セレクタ、Ｇ・・・ゲーｔ−，ＡＤＥ・・・アドレスデ
コーダ、△Ｌ・・・アドレスラッチ、ＦＦ・・・フリッ
プ７０ツブ、ＭＰＵ・・・プロセッサ、ＣＧ・・・クロ
ック発生器、Ｂ・・・バス。
よび第３図はその動作を説明するためのタイムチャート
、第４図は従来の装置の一例を示す構成説明図、第５図
はその動作を説明するためのタイムチャートである。 ＥＸＴ・・・外部装置、ＢＦＲ・・・スリースチートノ
〜ッフ７、ＲＡＭ・・・メモリ、ＡＳＬ・・・アドレス
セレクタ、Ｇ・・・ゲーｔ−，ＡＤＥ・・・アドレスデ
コーダ、△Ｌ・・・アドレスラッチ、ＦＦ・・・フリッ
プ７０ツブ、ＭＰＵ・・・プロセッサ、ＣＧ・・・クロ
ック発生器、Ｂ・・・バス。
Claims (1)
- 外部装置から加えられるデータをメモリに格納するとと
もにこのメモリをプロセッサでアクセスして所定の処理
を施すように構成されたデータ処理装置において、前記
メモリへのデータ格納動°作とプロセッサによる処理動
作とが競合した場合に外部装置から加えられる制御信号
にしたがってプロセッサの処理動作を待機させる待機信
号をプロセッサに加える待機信号回路を設けたことを特
徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8240284A JPS60225960A (ja) | 1984-04-24 | 1984-04-24 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8240284A JPS60225960A (ja) | 1984-04-24 | 1984-04-24 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60225960A true JPS60225960A (ja) | 1985-11-11 |
Family
ID=13773597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8240284A Pending JPS60225960A (ja) | 1984-04-24 | 1984-04-24 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225960A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5523550A (en) * | 1978-08-04 | 1980-02-20 | Matsushita Electric Works Ltd | Interface system |
-
1984
- 1984-04-24 JP JP8240284A patent/JPS60225960A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5523550A (en) * | 1978-08-04 | 1980-02-20 | Matsushita Electric Works Ltd | Interface system |
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