JPH0554666A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH0554666A JPH0554666A JP3217011A JP21701191A JPH0554666A JP H0554666 A JPH0554666 A JP H0554666A JP 3217011 A JP3217011 A JP 3217011A JP 21701191 A JP21701191 A JP 21701191A JP H0554666 A JPH0554666 A JP H0554666A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- timing
- memory cell
- time
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 メモリセルからデータの読み出しを行ったり
データを書き込む際に、後続の回路装置が読み取りや書
き込みを行うタイミングを早めることができるようにす
る。 【構成】 データを格納したメモリセル１１と同一の特
性を有するタイミング用メモリセル２３を設けておき、
メモリセル１１のアクセスのタイミングでタイミング用
メモリセル２３もアクセスし、後者から読み出された信
号を基準に制御回路２４はデータの読み出しあるい書き
込みのためのデータタイミング信号２２を出力するよう
にした。後続の回路装置はデータタイミング信号２２の
出力されているタイミングでデータ１５を読み取ったり
書き込めばよい。
データを書き込む際に、後続の回路装置が読み取りや書
き込みを行うタイミングを早めることができるようにす
る。 【構成】 データを格納したメモリセル１１と同一の特
性を有するタイミング用メモリセル２３を設けておき、
メモリセル１１のアクセスのタイミングでタイミング用
メモリセル２３もアクセスし、後者から読み出された信
号を基準に制御回路２４はデータの読み出しあるい書き
込みのためのデータタイミング信号２２を出力するよう
にした。後続の回路装置はデータタイミング信号２２の
出力されているタイミングでデータ１５を読み取ったり
書き込めばよい。
Description
【０００１】
【産業上の利用分野】本発明は、データの保持を行うメ
モリ装置に係わり、詳細にはデータの読み出しの時間短
縮化を図ったメモリ装置に関する。
モリ装置に係わり、詳細にはデータの読み出しの時間短
縮化を図ったメモリ装置に関する。
【０００２】
【従来の技術】各種データ処理を行う際に、これらのデ
ータの記憶を行うための装置としてメモリＩＣ（集積回
路）等のメモリ装置が広く用いられている。
ータの記憶を行うための装置としてメモリＩＣ（集積回
路）等のメモリ装置が広く用いられている。
【０００３】図３は、従来のメモリ装置の構成の一例を
表わしたものである。メモリセル１１のアドレス入力側
には、アドレスデコーダ１２が配置されており、複数ビ
ットからなるアドレス情報１３が変換されてメモリセル
１１に入力されるようになっている。また、メモリセル
１１のデータ入出力側には入出力バッファ１４が配置さ
れており、これを介してデータ１５が入出力されるよう
になっている。このメモリ装置の制御回路１６は、コン
トロール信号１７を入力してアドレスデコーダ１２およ
び入出力バッファ１４を制御するようになっている。
表わしたものである。メモリセル１１のアドレス入力側
には、アドレスデコーダ１２が配置されており、複数ビ
ットからなるアドレス情報１３が変換されてメモリセル
１１に入力されるようになっている。また、メモリセル
１１のデータ入出力側には入出力バッファ１４が配置さ
れており、これを介してデータ１５が入出力されるよう
になっている。このメモリ装置の制御回路１６は、コン
トロール信号１７を入力してアドレスデコーダ１２およ
び入出力バッファ１４を制御するようになっている。
【０００４】図４は、このような構成の従来のメモリ装
置における信号の処理タイミングを表わしたものであ
る。図３と共に、この従来のメモリ装置の動作を説明す
る。このメモリ装置のメモリセル１１にはそれぞれのア
ドレスに対応させてデータが格納されている。このメモ
リセル１１の所定のアドレスに格納されているデータの
読み出しを行う際には、まず図４（ａ）に示したように
そのアドレスに対応するアドレス情報１３が発生しアド
レスデコーダ１２に入力される。アドレスデコーダ１２
では、これを基にしてアドレスを解読してメモリセル１
１に供給する。
置における信号の処理タイミングを表わしたものであ
る。図３と共に、この従来のメモリ装置の動作を説明す
る。このメモリ装置のメモリセル１１にはそれぞれのア
ドレスに対応させてデータが格納されている。このメモ
リセル１１の所定のアドレスに格納されているデータの
読み出しを行う際には、まず図４（ａ）に示したように
そのアドレスに対応するアドレス情報１３が発生しアド
レスデコーダ１２に入力される。アドレスデコーダ１２
では、これを基にしてアドレスを解読してメモリセル１
１に供給する。
【０００５】一方、このアドレス情報１３が出力されて
いる区間内で、データの読み出しを指示するコントロー
ル信号１７（図４（ｂ））が制御回路１６に入力され
る。制御回路１６はメモリセル１１の前記した所定のア
ドレスがアクセスされてデータの出力が行われたと予想
される時間だけ遅延させて、図４（ｃ）に示したように
入出力バッファ１４からデータ１５を出力させる。図示
しない後続の回路または装置は、図４（ｄ）に示したよ
うに、このデータ１５が出力されている期間Ｔにデータ
の読み込みを行うことになる。
いる区間内で、データの読み出しを指示するコントロー
ル信号１７（図４（ｂ））が制御回路１６に入力され
る。制御回路１６はメモリセル１１の前記した所定のア
ドレスがアクセスされてデータの出力が行われたと予想
される時間だけ遅延させて、図４（ｃ）に示したように
入出力バッファ１４からデータ１５を出力させる。図示
しない後続の回路または装置は、図４（ｄ）に示したよ
うに、このデータ１５が出力されている期間Ｔにデータ
の読み込みを行うことになる。
【０００６】
【発明が解決しようとする課題】ところで、図４に示し
たデータの読み込みの期間Ｔは、その開始時点が早いほ
どデータの読み取りまでに要する時間が短いことにな
り、データ処理を短時間で行うことができる。従来で
は、メモリセル１１の個々のアクセス速度のバラツキの
最大値ｔ1 （最もアクセスの遅れた場合の値）に所定の
マージンｔ2 を持たせ、データの読み込みを行うように
していた。すなわち、従来のメモリ装置では、ここから
出力されるデータの読み取りを行おうとしても、データ
がいつ出力されるのかが不明なので、コントロール信号
１７が出力されるのを起点として、バラツキの最大値ｔ
1 およびマージンｔ2 を持たせてデータの読み取りを行
うようになっていた。このため、データを読み取るまで
の時間が遅くなるという問題があった。
たデータの読み込みの期間Ｔは、その開始時点が早いほ
どデータの読み取りまでに要する時間が短いことにな
り、データ処理を短時間で行うことができる。従来で
は、メモリセル１１の個々のアクセス速度のバラツキの
最大値ｔ1 （最もアクセスの遅れた場合の値）に所定の
マージンｔ2 を持たせ、データの読み込みを行うように
していた。すなわち、従来のメモリ装置では、ここから
出力されるデータの読み取りを行おうとしても、データ
がいつ出力されるのかが不明なので、コントロール信号
１７が出力されるのを起点として、バラツキの最大値ｔ
1 およびマージンｔ2 を持たせてデータの読み取りを行
うようになっていた。このため、データを読み取るまで
の時間が遅くなるという問題があった。
【０００７】そこで本発明の目的は、データの読み出し
あるいは書き込みが指示されてから読み出しあるいは書
き込みが行われるまでの時間を短縮化することのできる
メモリ装置を提供することにある。
あるいは書き込みが指示されてから読み出しあるいは書
き込みが行われるまでの時間を短縮化することのできる
メモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の発明で
は、メモリセルと、このメモリセルの任意の箇所に記憶
されたデータの読み出しを指示するための信号を与える
指示信号供給手段と、この指示信号の供給が開始した時
点から所定の時間を測定し、測定終了の時点でデータの
読み取りタイミングを設定するデータタイミング信号を
出力するデータタイミング信号出力手段とをメモリ装置
に具備させる。
は、メモリセルと、このメモリセルの任意の箇所に記憶
されたデータの読み出しを指示するための信号を与える
指示信号供給手段と、この指示信号の供給が開始した時
点から所定の時間を測定し、測定終了の時点でデータの
読み取りタイミングを設定するデータタイミング信号を
出力するデータタイミング信号出力手段とをメモリ装置
に具備させる。
【０００９】すなわち請求項１記載の発明では、指示信
号供給手段がデータの読み出しを指示するための信号の
供給を開始した時点から所定の時間が経過した時点でデ
ータの読み取りのタイミングを設定するデータタイミン
グ信号をメモリ装置から出力させることにした。このた
め、他の回路装置はこのデータタイミング信号によって
データの読み取りを開始させることができ、マージン等
を設ける必要がなくなるので、データの読み取りまでの
時間を短縮化させることができる。
号供給手段がデータの読み出しを指示するための信号の
供給を開始した時点から所定の時間が経過した時点でデ
ータの読み取りのタイミングを設定するデータタイミン
グ信号をメモリ装置から出力させることにした。このた
め、他の回路装置はこのデータタイミング信号によって
データの読み取りを開始させることができ、マージン等
を設ける必要がなくなるので、データの読み取りまでの
時間を短縮化させることができる。
【００１０】請求項２記載の発明では、メモリセルと、
このメモリセルの任意の箇所に記憶されたデータの書き
込みを指示するための信号を与える指示信号供給手段
と、この指示信号の供給が開始した時点から所定の時間
を測定し、測定終了の時点でデータの書き込みタイミン
グを設定するデータタイミング信号を出力するデータタ
イミング信号出力手段とをメモリ装置に具備させる。
このメモリセルの任意の箇所に記憶されたデータの書き
込みを指示するための信号を与える指示信号供給手段
と、この指示信号の供給が開始した時点から所定の時間
を測定し、測定終了の時点でデータの書き込みタイミン
グを設定するデータタイミング信号を出力するデータタ
イミング信号出力手段とをメモリ装置に具備させる。
【００１１】すなわち請求項２記載の発明では、指示信
号供給手段がデータの書き込みを指示するための信号の
供給を開始した時点から所定の時間が経過した時点でデ
ータの書き込みのタイミングを設定するデータタイミン
グ信号をメモリ装置から出力させることにした。このた
め、他の回路装置はこのデータタイミング信号によって
データの書き込みを開始させることができ、マージン等
を設ける必要がなくなるので、データの書き込みまでの
時間を短縮化させることができる。
号供給手段がデータの書き込みを指示するための信号の
供給を開始した時点から所定の時間が経過した時点でデ
ータの書き込みのタイミングを設定するデータタイミン
グ信号をメモリ装置から出力させることにした。このた
め、他の回路装置はこのデータタイミング信号によって
データの書き込みを開始させることができ、マージン等
を設ける必要がなくなるので、データの書き込みまでの
時間を短縮化させることができる。
【００１２】請求項３記載の発明では、メモリセルと同
一のメモリ素子上に存在するメモリ領域を使用して、こ
のメモリ領域を読み出すための信号を入力し、読み出さ
れた信号をデータタイミング信号として用いることにし
ている。同一のメモリ素子に配置されたメモリ領域同士
は互いに特性が似通っているので、データのアクセスに
要する時間もほぼ同一である。そこで、このようなメモ
リ領域を使用することで、データタイミング信号の出力
が可能になる。
一のメモリ素子上に存在するメモリ領域を使用して、こ
のメモリ領域を読み出すための信号を入力し、読み出さ
れた信号をデータタイミング信号として用いることにし
ている。同一のメモリ素子に配置されたメモリ領域同士
は互いに特性が似通っているので、データのアクセスに
要する時間もほぼ同一である。そこで、このようなメモ
リ領域を使用することで、データタイミング信号の出力
が可能になる。
【００１３】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１４】図１は本発明の一実施例におけるメモリ装
置の構成の概要を表わしたものである。この図で図３と
同一部分には同一の符号を付しており、これらの説明を
適宜省略する。このメモリ装置で、メモリセル１１のデ
ータ入出力側に設けられた入出力バッファ２１からは読
出状態でデータ１５と、データタイミング信号２２が出
力されるようになっている。また、書込状態では書き込
まれるべきデータが入力されるようになっている。ま
た、このメモリ装置ではメモリセル１１と同一メモリ素
子で異なった位置にタイミング用メモリセル２３を配置
している。このタイミング用メモリセル２３のデータア
クセス側の端子は、制御回路２４に接続されており、所
定のタイミングでデータの読み出しを指示する信号２５
が供給されるようになっている。またタイミング用メモ
リセル２３から読み出されたデータは出力バッファ２６
に供給され、出力制御信号２７がＬ（ロー）レベルにな
った状態でデータタイミング信号２２として出力される
ようになっている。タイミング用メモリセル２３には、
常に信号“０”が格納されている。
置の構成の概要を表わしたものである。この図で図３と
同一部分には同一の符号を付しており、これらの説明を
適宜省略する。このメモリ装置で、メモリセル１１のデ
ータ入出力側に設けられた入出力バッファ２１からは読
出状態でデータ１５と、データタイミング信号２２が出
力されるようになっている。また、書込状態では書き込
まれるべきデータが入力されるようになっている。ま
た、このメモリ装置ではメモリセル１１と同一メモリ素
子で異なった位置にタイミング用メモリセル２３を配置
している。このタイミング用メモリセル２３のデータア
クセス側の端子は、制御回路２４に接続されており、所
定のタイミングでデータの読み出しを指示する信号２５
が供給されるようになっている。またタイミング用メモ
リセル２３から読み出されたデータは出力バッファ２６
に供給され、出力制御信号２７がＬ（ロー）レベルにな
った状態でデータタイミング信号２２として出力される
ようになっている。タイミング用メモリセル２３には、
常に信号“０”が格納されている。
【００１５】制御回路２４には、入力されるコントロー
ル信号１７のうちのＷＥ* （符号* は負論理で動作する
ことを示す。）信号３１とＣＳ* 信号３２を入力する第
１のオア回路３３と、ＯＥ* 信号３４とＣＳ* 信号３２
を入力する第２のオア回路３５と、これらのオア回路３
３、３５の出力の論理積をとるアンド回路３６が配置さ
れている。出力制御信号２７はアンド回路３６から出力
されるようになっている。また、入出力バッファ２１と
制御回路２４の間には、メモリセル１１が書き込み状態
であることを表わすためのデータ線３８と、読み出し状
態であることを表わすためのデータ線３９とが配置され
ている。前者のデータ線３８はＷＥ* 信号３１を伝達
し、後者のデータ線３９はＯＥ* 信号３４を伝達するよ
うになっている。
ル信号１７のうちのＷＥ* （符号* は負論理で動作する
ことを示す。）信号３１とＣＳ* 信号３２を入力する第
１のオア回路３３と、ＯＥ* 信号３４とＣＳ* 信号３２
を入力する第２のオア回路３５と、これらのオア回路３
３、３５の出力の論理積をとるアンド回路３６が配置さ
れている。出力制御信号２７はアンド回路３６から出力
されるようになっている。また、入出力バッファ２１と
制御回路２４の間には、メモリセル１１が書き込み状態
であることを表わすためのデータ線３８と、読み出し状
態であることを表わすためのデータ線３９とが配置され
ている。前者のデータ線３８はＷＥ* 信号３１を伝達
し、後者のデータ線３９はＯＥ* 信号３４を伝達するよ
うになっている。
【００１６】図２と共に、このメモリ装置の動作を説明
する。このメモリ装置のメモリセル１１の任意のアドレ
スに格納されているデータの読み出しを行うものとす
る。このとき、図２（ａ）に示したように所定の区間に
わたってアドレスデコーダ１２に対して読み出しのため
のアドレス情報１３が供給される。この後、データ出力
要求のためにコントロール信号１７（ＣＳ* 信号３２お
よびＯＥ* 信号３４）がＬレベルとなる。同図（ｂ）は
一例としてＯＥ* 信号３４の信号変化を表わしている。
する。このメモリ装置のメモリセル１１の任意のアドレ
スに格納されているデータの読み出しを行うものとす
る。このとき、図２（ａ）に示したように所定の区間に
わたってアドレスデコーダ１２に対して読み出しのため
のアドレス情報１３が供給される。この後、データ出力
要求のためにコントロール信号１７（ＣＳ* 信号３２お
よびＯＥ* 信号３４）がＬレベルとなる。同図（ｂ）は
一例としてＯＥ* 信号３４の信号変化を表わしている。
【００１７】制御回路２４はコントロール信号１７がＬ
レベルになった時点でアドレスデコーダ１２に対してア
ドレス情報１３の解読を指示し、解読に要する時間だけ
経過した時点で、タイミング用メモリセル２３に対して
そのデータの読み出しを指示する信号（例えば信号
“０”）２５を出力する。タイミング用メモリセル２３
は、この信号２５によってアクセスされて、信号“０”
を読み出す。この信号“０”は出力バッファ２６に書き
込まれる。出力バッファ２６には、ＣＳ* 信号３２およ
びＯＥ* 信号３４が共にＬレベルとなったデータ読出時
にアンド回路３６からＬレベルの出力制御信号２７が供
給されている。したがって、出力バッファ２６からはデ
ータタイミング信号２２が出力されることになる。
レベルになった時点でアドレスデコーダ１２に対してア
ドレス情報１３の解読を指示し、解読に要する時間だけ
経過した時点で、タイミング用メモリセル２３に対して
そのデータの読み出しを指示する信号（例えば信号
“０”）２５を出力する。タイミング用メモリセル２３
は、この信号２５によってアクセスされて、信号“０”
を読み出す。この信号“０”は出力バッファ２６に書き
込まれる。出力バッファ２６には、ＣＳ* 信号３２およ
びＯＥ* 信号３４が共にＬレベルとなったデータ読出時
にアンド回路３６からＬレベルの出力制御信号２７が供
給されている。したがって、出力バッファ２６からはデ
ータタイミング信号２２が出力されることになる。
【００１８】図２（ｃ）および（ｄ）で斜線を付した部
分は、メモリ装置ごとのデータ１５とデータタイミング
信号２２のバラツキを表わしたものである。メモリ装置
が異なれば、メモリセル１１およびタイミング用メモリ
セル２３を構成するメモリ素子が異なるので、それらを
アクセスするのに要する時間も異なることになる。図２
で示した時間ｔ1 はアクセスに要する時間のバラツキの
範囲を、また時間ｔ3 は読み出されたデータの終端にお
けるバラツキの範囲をそれぞれ表わしている。しかしな
がら、同一のメモリ装置では、メモリセル１１とタイミ
ング用メモリセル２３の特性がほぼ同一なので、データ
１５の出力される区間のバラツキもデータタイミング信
号２２の出力される区間のバラツキも同一である。
分は、メモリ装置ごとのデータ１５とデータタイミング
信号２２のバラツキを表わしたものである。メモリ装置
が異なれば、メモリセル１１およびタイミング用メモリ
セル２３を構成するメモリ素子が異なるので、それらを
アクセスするのに要する時間も異なることになる。図２
で示した時間ｔ1 はアクセスに要する時間のバラツキの
範囲を、また時間ｔ3 は読み出されたデータの終端にお
けるバラツキの範囲をそれぞれ表わしている。しかしな
がら、同一のメモリ装置では、メモリセル１１とタイミ
ング用メモリセル２３の特性がほぼ同一なので、データ
１５の出力される区間のバラツキもデータタイミング信
号２２の出力される区間のバラツキも同一である。
【００１９】したがって、図示しない後続の回路装置は
データタイミング信号２２の信号変化を見ていれば、デ
ータ１５の出力されるタイミングを正確に知ることがで
きる。すなわち、データタイミング信号２２が出力を開
始されたその時点からメモリセル１１の内容を読み出し
たデータ１５が出力されていることになるので、この出
力を確認してデータの読み取りを行えば、独自にタイミ
ングの計算を行うことなく最も早い時点でデータ１５を
確実に読み取ることができる。
データタイミング信号２２の信号変化を見ていれば、デ
ータ１５の出力されるタイミングを正確に知ることがで
きる。すなわち、データタイミング信号２２が出力を開
始されたその時点からメモリセル１１の内容を読み出し
たデータ１５が出力されていることになるので、この出
力を確認してデータの読み取りを行えば、独自にタイミ
ングの計算を行うことなく最も早い時点でデータ１５を
確実に読み取ることができる。
【００２０】以上、メモリセル１１からのデータの読み
出しを説明したが、メモリセル１１に入出力バッファ２
１を解してデータの書き込みを行う場合にも、データタ
イミング信号２２を使用してそのタイミングを制御する
ことができる。なお、データの書込時にはＷＥ* 信号３
１およびＣＳ* 信号３２が共にＬレベルとなることにな
る。
出しを説明したが、メモリセル１１に入出力バッファ２
１を解してデータの書き込みを行う場合にも、データタ
イミング信号２２を使用してそのタイミングを制御する
ことができる。なお、データの書込時にはＷＥ* 信号３
１およびＣＳ* 信号３２が共にＬレベルとなることにな
る。
【００２１】なお、以上説明した実施例ではメモリセル
１１とタイミング用メモリセル２３を同一のメモリ素子
上に構成したが、メモリセル１１と似通った特性を有す
るメモリ素子の一部をタイミング用メモリセルとして用
いてもよいし、制御回路側に同等の遅延回路を配置する
ようにしてもよい。
１１とタイミング用メモリセル２３を同一のメモリ素子
上に構成したが、メモリセル１１と似通った特性を有す
るメモリ素子の一部をタイミング用メモリセルとして用
いてもよいし、制御回路側に同等の遅延回路を配置する
ようにしてもよい。
【００２２】
【発明の効果】以上説明したように請求項１記載の発明
によれば、メモリ装置側でデータの読み取りが可能な時
点を表わしたデータタイミング信号を出力することにし
たので、それぞれのメモリ装置の特性に合わせてデータ
の読み取りのタイミングを設定することができる。しか
も、データの読み取りを行う側で読み取りのためのタイ
ミング設定を行う必要がないので、読み取りを行う側の
回路がその分簡略化されるという利点がある。
によれば、メモリ装置側でデータの読み取りが可能な時
点を表わしたデータタイミング信号を出力することにし
たので、それぞれのメモリ装置の特性に合わせてデータ
の読み取りのタイミングを設定することができる。しか
も、データの読み取りを行う側で読み取りのためのタイ
ミング設定を行う必要がないので、読み取りを行う側の
回路がその分簡略化されるという利点がある。
【００２３】また、請求項２記載の発明によれば、メモ
リ装置側でデータの書き込みが可能な時点を表わしたデ
ータタイミング信号を出力することにしたので、それぞ
れのメモリ装置の特性に合わせてデータの書き込みのタ
イミングを設定することができる。しかも、データの書
き込みを行う側で書き込みのためのタイミング設定を行
う必要がないので、書き込みを行う側の回路がその分簡
略化されるという利点がある。
リ装置側でデータの書き込みが可能な時点を表わしたデ
ータタイミング信号を出力することにしたので、それぞ
れのメモリ装置の特性に合わせてデータの書き込みのタ
イミングを設定することができる。しかも、データの書
き込みを行う側で書き込みのためのタイミング設定を行
う必要がないので、書き込みを行う側の回路がその分簡
略化されるという利点がある。
【００２４】更に請求項３記載の発明によれば、種々の
データが格納されたメモリセルと同一のメモリ素子上に
特別のメモリ領域を設定し、このメモリ領域をアクセス
した結果を用いてデータタイミング信号を出力すること
にしたので、メモリ素子ごとにアクセス時間のバラツキ
があっても、これを特に調整する必要なく最適なデータ
タイミング信号を得ることができるという利点がある。
データが格納されたメモリセルと同一のメモリ素子上に
特別のメモリ領域を設定し、このメモリ領域をアクセス
した結果を用いてデータタイミング信号を出力すること
にしたので、メモリ素子ごとにアクセス時間のバラツキ
があっても、これを特に調整する必要なく最適なデータ
タイミング信号を得ることができるという利点がある。
【図１】本発明の一実施例におけるメモリ装置の回路構
成の要部を示すブロック図である。
成の要部を示すブロック図である。
【図２】本実施例の装置の動作を説明するためのタイミ
ング図である。
ング図である。
【図３】従来のメモリ装置の回路構成の要部を示すブロ
ック図である。
ック図である。
【図４】従来のメモリ装置の動作を説明するためのタイ
ミング図である。
ミング図である。
１１ メモリセル １２ アドレスデコーダ １３ アドレス情報 １５ （出力される）データ １７ コントロール信号 ２１ 入出力バッファ ２２ データタイミング信号 ２３ タイミング用メモリセル２３ ２４ 制御回路 ２６ 出力バッファ
Claims (3)
- 【請求項１】 メモリセルと、 このメモリセルの任意の箇所に記憶されたデータの読み
出しを指示するための信号を与える指示信号供給手段
と、 この指示信号の供給が開始した時点から所定の時間を測
定し、測定終了の時点でデータの読み取りタイミングを
設定するデータタイミング信号を出力するデータタイミ
ング信号出力手段とを具備することを特徴とするメモリ
装置。 - 【請求項２】 メモリセルと、 このメモリセルの任意の箇所に記憶されたデータの書き
込みを指示するための信号を与える指示信号供給手段
と、この指示信号の供給が開始した時点から所定の時間
を測定し、測定終了の時点 でデータの書き込みタイミングを設定するデータタイミ
ング信号を出力するデータタイミング信号出力手段とを
具備することを特徴とするメモリ装置。 - 【請求項３】 前記データタイミング信号出力手段は、
前記メモリセルと同一のメモリ素子上に存在するメモリ
領域を用い、前記指示信号の供給を開始した時点でこの
メモリ領域を読み出すための信号を与え、このメモリ領
域から読み出された信号をデータタイミング信号として
出力することを特徴とする請求項１または請求項２記載
のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217011A JPH0554666A (ja) | 1991-08-28 | 1991-08-28 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217011A JPH0554666A (ja) | 1991-08-28 | 1991-08-28 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554666A true JPH0554666A (ja) | 1993-03-05 |
Family
ID=16697431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3217011A Pending JPH0554666A (ja) | 1991-08-28 | 1991-08-28 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554666A (ja) |
-
1991
- 1991-08-28 JP JP3217011A patent/JPH0554666A/ja active Pending
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