JPS6059433A - バツフア制御回路 - Google Patents
バツフア制御回路Info
- Publication number
- JPS6059433A JPS6059433A JP16689883A JP16689883A JPS6059433A JP S6059433 A JPS6059433 A JP S6059433A JP 16689883 A JP16689883 A JP 16689883A JP 16689883 A JP16689883 A JP 16689883A JP S6059433 A JPS6059433 A JP S6059433A
- Authority
- JP
- Japan
- Prior art keywords
- pointer
- write
- data
- buffer memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は制御装置等に用いられるバッファメモリに係り
、特に該バッファメモリが２分割で構成され、一つは偶
数アドレス時に他方は奇数アドレス時にデータの書込み
が行われ、前記バ・７フアメモリを書込み可能状態とす
るライトイネーブル信号はポインタの最下位ビットの偶
数か奇数かにより、どちらのへソファメモリをアクセス
するかを決定するバッファ制御回路に関する。
、特に該バッファメモリが２分割で構成され、一つは偶
数アドレス時に他方は奇数アドレス時にデータの書込み
が行われ、前記バ・７フアメモリを書込み可能状態とす
るライトイネーブル信号はポインタの最下位ビットの偶
数か奇数かにより、どちらのへソファメモリをアクセス
するかを決定するバッファ制御回路に関する。
（ｂ）技術の背景
一般に制御装置等のマシンサイクルに比ベメモリ （バ
ッファメモリ）のサイクルタイムは短い。
ッファメモリ）のサイクルタイムは短い。
そこでバッファメモリを２分割で構成し、１マシンサイ
クル内にバッファメモリへ２回の書込み読出しを行うこ
とにより、高速化が計られている。
クル内にバッファメモリへ２回の書込み読出しを行うこ
とにより、高速化が計られている。
この場合酸バッファメモリのアドレスを保持するポイン
タの最下位ピントにより、どちらのバッファメモリにデ
ータの書込みをするかを決定し、２分割されたバッファ
メモリを交互にアクセスしている。又磁気ディスク制御
装置のように、磁気ディスク装置からは２バイト単位で
データ転送され、チャネルにり１してはｌハイＩ一単位
でデータ転送される場合のような、データ転送ナイスが
異なるものを扱う制御装置ではバッファメモリを２組設
りて対応する必要がある。この場合一方のバッファメモ
リには偶数ア１ルス時に他方のバッファメモリには奇数
アドレス時にデータの書込みを行う。
タの最下位ピントにより、どちらのバッファメモリにデ
ータの書込みをするかを決定し、２分割されたバッファ
メモリを交互にアクセスしている。又磁気ディスク制御
装置のように、磁気ディスク装置からは２バイト単位で
データ転送され、チャネルにり１してはｌハイＩ一単位
でデータ転送される場合のような、データ転送ナイスが
異なるものを扱う制御装置ではバッファメモリを２組設
りて対応する必要がある。この場合一方のバッファメモ
リには偶数ア１ルス時に他方のバッファメモリには奇数
アドレス時にデータの書込みを行う。
これは該バッファメモリを書込み可能状態とするライト
イネーブル信号をポインタの最下位ビットにより作成す
ることにより行われる。しかしバッファメモリにデータ
が書込まれてからポインタはインクリメントされる為、
次のデータの書込みをしようとする時、ポインタの情報
が安定するまでに時間が掛かるという欠点がある。これ
はポインタがＬＳＩ等の素子で構成されているためであ
り、素子の特性により決まるものである。従ってポイン
タが安定してからライトイネーブルの信号を作成してい
ζはデータの書込みに間に合わなくなる。
イネーブル信号をポインタの最下位ビットにより作成す
ることにより行われる。しかしバッファメモリにデータ
が書込まれてからポインタはインクリメントされる為、
次のデータの書込みをしようとする時、ポインタの情報
が安定するまでに時間が掛かるという欠点がある。これ
はポインタがＬＳＩ等の素子で構成されているためであ
り、素子の特性により決まるものである。従ってポイン
タが安定してからライトイネーブルの信号を作成してい
ζはデータの書込みに間に合わなくなる。
第１図はこのような従来技術を説明するための回１？δ
のブロック図で、第２図は第１図の動作を説明するタイ
ムチャー１・である。第１図、第２図を用いて説明する
。まず端子りからはクロックが入り、ライトイネ−フル
起動回路４°及びラドイネーブル作成回路４にタイミン
グを与える。端子Ｃからはデータバスレディ信号がライ
１−イネーブル起動回路４°に入力される。このデータ
ノースレディ信号が立ち上がるとＡＮＤ回路１３は端子
Ｉ〕からのクロックをレジスタｌに与え、端子Ｂより入
る書込みデータをレジスタ１に格納する。従ってレジス
タ１にはａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇと順次格納され、
■クロック遅れて順次読出されノーノファメモリ２及び
３に送出される。転送データが無くなってデータバスレ
ディ信号が立ち下がると、データの格納を中断する。ラ
イ１−イネーブル起動回路４”は端子Ｃのデータパスル
ディ信号の立ぢ上がりでレジスタイネーブル信号２３を
ライＩ−イネーブル作成回路４に送出する。ライトイネ
ーブル作成回路４はレジスタイネーブル信号２３により
ライＩ・サイクル信号２２をＡ Ｎ Ｄ回路１１及びラ
イトイネーブル起動回路４”に送出する。ポインタ１２
はバッファメモリ２及び３にレジスタ１から続出された
データを書込む為のアＩＳレスを保持するレジスタで、
アドレス八を送出してデータａを書込むと、インクリメ
ントされア）−レスＡ＋１を送出しデータｂを書込む。
のブロック図で、第２図は第１図の動作を説明するタイ
ムチャー１・である。第１図、第２図を用いて説明する
。まず端子りからはクロックが入り、ライトイネ−フル
起動回路４°及びラドイネーブル作成回路４にタイミン
グを与える。端子Ｃからはデータバスレディ信号がライ
１−イネーブル起動回路４°に入力される。このデータ
ノースレディ信号が立ち上がるとＡＮＤ回路１３は端子
Ｉ〕からのクロックをレジスタｌに与え、端子Ｂより入
る書込みデータをレジスタ１に格納する。従ってレジス
タ１にはａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇと順次格納され、
■クロック遅れて順次読出されノーノファメモリ２及び
３に送出される。転送データが無くなってデータバスレ
ディ信号が立ち下がると、データの格納を中断する。ラ
イ１−イネーブル起動回路４”は端子Ｃのデータパスル
ディ信号の立ぢ上がりでレジスタイネーブル信号２３を
ライＩ−イネーブル作成回路４に送出する。ライトイネ
ーブル作成回路４はレジスタイネーブル信号２３により
ライＩ・サイクル信号２２をＡ Ｎ Ｄ回路１１及びラ
イトイネーブル起動回路４”に送出する。ポインタ１２
はバッファメモリ２及び３にレジスタ１から続出された
データを書込む為のアＩＳレスを保持するレジスタで、
アドレス八を送出してデータａを書込むと、インクリメ
ントされア）−レスＡ＋１を送出しデータｂを書込む。
順次前記動作を繰り返しアドレスＡ−１２、Ａ＋３の如
くアドレスを進める。そしてバッファメモリ２又は３に
レジスタｌから読出されたデータが岩込まれる度にイン
クリメントされ、最下位ビットは奇数、偶数と変化する
。ＡＮＤＩＥＪ路１１はポインタ１２の動作タイミング
とし゛ζライトサイクル信号２２により端子１〕からの
りし１ツクをポインタ１２に与える。ポインタ１２の最
下位ビットはライトイネーブル作成回路４に送出され、
この最下位ビットが奇数か偶数か（“］ ”か“０°′
か）によってバッファメモリ２又はバッファメモリ３ヘ
ライ１−イネーブル信号２０．２１を送出する。レジス
タイネーブル信号２３の送出により、ライトイネーブル
作成回路４が起動し、クロックＤ■と同期してライトイ
ネーブル信号２０をバッファメモリ２へ送出する。
くアドレスを進める。そしてバッファメモリ２又は３に
レジスタｌから読出されたデータが岩込まれる度にイン
クリメントされ、最下位ビットは奇数、偶数と変化する
。ＡＮＤＩＥＪ路１１はポインタ１２の動作タイミング
とし゛ζライトサイクル信号２２により端子１〕からの
りし１ツクをポインタ１２に与える。ポインタ１２の最
下位ビットはライトイネーブル作成回路４に送出され、
この最下位ビットが奇数か偶数か（“］ ”か“０°′
か）によってバッファメモリ２又はバッファメモリ３ヘ
ライ１−イネーブル信号２０．２１を送出する。レジス
タイネーブル信号２３の送出により、ライトイネーブル
作成回路４が起動し、クロックＤ■と同期してライトイ
ネーブル信号２０をバッファメモリ２へ送出する。
ポインタ１２の指示するアドレスはあらかじめ八に保持
されているため、レジスタ１に格納された、１がバッフ
ァメモリ２へ書込まれる。そしてポインタ１２はり１−
１ツクＤ■の時にΔ＋１にインクリメントされるが、第
２図に示すようにポインタ１２はクロックＤの半サイク
ルの間（斜線で示す部分）は不安定な状態であり、この
時にライ１−イネーブル信号は作成されない。ライトイ
不−ブノ］ノ信号はクロックＤに同期して送出されるた
め、り１コツクＤの中間では送出されず、次のクロック
Ｉ〕■の到来により、ライトイネーブル信号２１がノ入
ノファメモリ３へ送出され、レジスタｌに格納されたｂ
が書込まれる。そして次のクロックＤ■によりポインタ
１２はＡ＋２にインクリメントされる。
されているため、レジスタ１に格納された、１がバッフ
ァメモリ２へ書込まれる。そしてポインタ１２はり１−
１ツクＤ■の時にΔ＋１にインクリメントされるが、第
２図に示すようにポインタ１２はクロックＤの半サイク
ルの間（斜線で示す部分）は不安定な状態であり、この
時にライ１−イネーブル信号は作成されない。ライトイ
不−ブノ］ノ信号はクロックＤに同期して送出されるた
め、り１コツクＤの中間では送出されず、次のクロック
Ｉ〕■の到来により、ライトイネーブル信号２１がノ入
ノファメモリ３へ送出され、レジスタｌに格納されたｂ
が書込まれる。そして次のクロックＤ■によりポインタ
１２はＡ＋２にインクリメントされる。
以下順次レジスタ１に格納されたデータがノ＼ノファメ
モリ２．３に書込まれる。このようにポインタはクロッ
クの１サイクル毎に偶数、奇数のアドレスを送出し、バ
ッファメモリにはこのポインタのアドレスによって交互
にデータが刊込まれる。
モリ２．３に書込まれる。このようにポインタはクロッ
クの１サイクル毎に偶数、奇数のアドレスを送出し、バ
ッファメモリにはこのポインタのアドレスによって交互
にデータが刊込まれる。
この別込めに必要なライトイネーブル信号はこのり１コ
ツクに同期して与えられるがポインタはバッファメモリ
にデータが書込まれてからインクリメントされる為、ク
ロックの中間でポインタの情報が安定する。そのために
ポインタの情報が安定してからライトイネーブル信号を
作成すると１サイクルずれてクロックの中間でしか供給
出来ないとい・う不都合が生じる。その結果１サイクル
待ってからライ１−イネーブル信号を作成してデータの
書込みを行うこととなり、連続して吉込みすることが不
可能となる為、その対策がめられている。
ツクに同期して与えられるがポインタはバッファメモリ
にデータが書込まれてからインクリメントされる為、ク
ロックの中間でポインタの情報が安定する。そのために
ポインタの情報が安定してからライトイネーブル信号を
作成すると１サイクルずれてクロックの中間でしか供給
出来ないとい・う不都合が生じる。その結果１サイクル
待ってからライ１−イネーブル信号を作成してデータの
書込みを行うこととなり、連続して吉込みすることが不
可能となる為、その対策がめられている。
（ｃ）発明の目的
本発明の目的は上記要望に基づき、ポインタの最十位ビ
ットをフリップフロップに取り込んでおき、バッファメ
モリに書込みする度に前記フリップフロップが反転する
ようにし、該フリップフロップの反転でライトイネーブ
ル信号を作成することで、連続的にバッファメモリに書
込みが可能となるようにした効率の良いバッファ制御回
路を提供するごとにある。
ットをフリップフロップに取り込んでおき、バッファメ
モリに書込みする度に前記フリップフロップが反転する
ようにし、該フリップフロップの反転でライトイネーブ
ル信号を作成することで、連続的にバッファメモリに書
込みが可能となるようにした効率の良いバッファ制御回
路を提供するごとにある。
（ｄ）発明の構成
本発明の構成は２個のバッファメモリと、これラノバッ
ファメモリに書込むべきアドレスをＩ’ｔｔ 示しごれ
らのバッファメモリに書込まれるたびにインクリメン；
・されるポインタと、このポインタがインクリメントさ
れる際に次に現れるこのポインタの最下位ビットが奇数
か偶数かを判定する手段と、この」１１定手段の結果が
奇数の時は第１のバッファメモリにライトイネーブル信
号を送出し偶数の時は第２のバッファメモリにライトイ
ネーブル信号を送出するライトイネーブル作成手段とを
備えるよ・うにしたものである。
ファメモリに書込むべきアドレスをＩ’ｔｔ 示しごれ
らのバッファメモリに書込まれるたびにインクリメン；
・されるポインタと、このポインタがインクリメントさ
れる際に次に現れるこのポインタの最下位ビットが奇数
か偶数かを判定する手段と、この」１１定手段の結果が
奇数の時は第１のバッファメモリにライトイネーブル信
号を送出し偶数の時は第２のバッファメモリにライトイ
ネーブル信号を送出するライトイネーブル作成手段とを
備えるよ・うにしたものである。
（ｅ）発明の実施例
本発明はポインタの最下位ビットがへソファメモリにデ
ータが書込まれる度にインクリメン１−されて、偶数、
奇数と変化する周期性を利用し、フリップフロップを設
けてバッファメモリにデータが書込まれる度に前記フリ
ップフロップが反転するようにし、該フリップフロップ
の反転でライトイネーブル信号を作成することで、連続
的にバッファメモリに摺込みが可能となるようにしたも
ので、月つ、バッファメモリに送出されるライトイネー
ブル信号の送出順序は、常に前記バッファメモリに交互
にデータが猪込まれるようにしたものである。
ータが書込まれる度にインクリメン１−されて、偶数、
奇数と変化する周期性を利用し、フリップフロップを設
けてバッファメモリにデータが書込まれる度に前記フリ
ップフロップが反転するようにし、該フリップフロップ
の反転でライトイネーブル信号を作成することで、連続
的にバッファメモリに摺込みが可能となるようにしたも
ので、月つ、バッファメモリに送出されるライトイネー
ブル信号の送出順序は、常に前記バッファメモリに交互
にデータが猪込まれるようにしたものである。
第３図は本発明の一実施例を示す回路のブロック図で、
第４図は゛第３図の動作を説明するタイムチャー１・で
ある。同図において第１図、第２図と同一部分は同一記
号で表す。第３図、第４図を用いて説明する。まずｍｉ
１子りからはクロックが入りフリッププロップ１５、Ａ
ＮＤ回路１３．１１．７及びラドイネーブル作成回路４
にタイミングを与える。６１１１子Ｃからはデータバス
レディ信号がＡＮｌ）回路１６．１３及びＮＯＴ回路１
７に入る。
第４図は゛第３図の動作を説明するタイムチャー１・で
ある。同図において第１図、第２図と同一部分は同一記
号で表す。第３図、第４図を用いて説明する。まずｍｉ
１子りからはクロックが入りフリッププロップ１５、Ａ
ＮＤ回路１３．１１．７及びラドイネーブル作成回路４
にタイミングを与える。６１１１子Ｃからはデータバス
レディ信号がＡＮｌ）回路１６．１３及びＮＯＴ回路１
７に入る。
このデータバスレディ信号が立ち上がるとＡＮＤ回路１
３は端子りからのクロックをレジスタｌに与え、端子Ｂ
より入る書込みデータをレジスタ１に格納する。従って
レジスタ１にはａ、ｂ、ｃ。
３は端子りからのクロックをレジスタｌに与え、端子Ｂ
より入る書込みデータをレジスタ１に格納する。従って
レジスタ１にはａ、ｂ、ｃ。
ｄ、ｅ、ｆ、ｇと順次格納され、１クロック遅れ゛ζ順
次続出されバッファメモリ２及び３に送出される。転送
データが無くなってデータバスレディ信すが立ら下がる
と、データの格納を中断し、再びデータバスレディ信号
の立ち上がりで次のデータｈ、ｉ、ｊと又転送データを
順次格納し、■クロック遅れてバッファメモリ２及び３
に送出する。
次続出されバッファメモリ２及び３に送出される。転送
データが無くなってデータバスレディ信すが立ら下がる
と、データの格納を中断し、再びデータバスレディ信号
の立ち上がりで次のデータｈ、ｉ、ｊと又転送データを
順次格納し、■クロック遅れてバッファメモリ２及び３
に送出する。
ＡＮＤ回路１６はフリップフロップ１５がセットされて
いない時Ｎ０７回路１４の出力が“１”となる為、端子
Ｃのデータバスレディ信号の立ち」二かりてフリップフ
ロップ１５をセットする。フリ・７プフロソプ１５がセ
ットされるとレジスクイネーブル信号２３がライトイネ
ーブル作成回路４に送出される。ライトイネーブル作成
回路４はレジスクイネーブル信号２３によりライトザイ
クル信号２２をＯＲ回路５、ＡＮＤ回路１１及び１８に
送出する。ＡＮＤ回路１６はフリップフロップ】５がセ
ソ１−されるとＮＯＴ回路１４の出力が“′０”となる
為、一旦“１″とした出力を又″０”とする。従ってＮ
ＡＮＤ回路８．９及びＯＲ回路５にパルスを送出する。
いない時Ｎ０７回路１４の出力が“１”となる為、端子
Ｃのデータバスレディ信号の立ち」二かりてフリップフ
ロップ１５をセットする。フリ・７プフロソプ１５がセ
ットされるとレジスクイネーブル信号２３がライトイネ
ーブル作成回路４に送出される。ライトイネーブル作成
回路４はレジスクイネーブル信号２３によりライトザイ
クル信号２２をＯＲ回路５、ＡＮＤ回路１１及び１８に
送出する。ＡＮＤ回路１６はフリップフロップ】５がセ
ソ１−されるとＮＯＴ回路１４の出力が“′０”となる
為、一旦“１″とした出力を又″０”とする。従ってＮ
ＡＮＤ回路８．９及びＯＲ回路５にパルスを送出する。
ポインタ１２はバッファメモリ２及び３にレジスタｌか
ら読出されたデータを書込む為のアドレスを保持するレ
ジスタで、アドレス八を送出してデータａを書込むと、
インクリメントされアｌルスＡ＋１を送出しデータｂを
書込む。順次前記動作を繰り返しアドレスＡ」−２、八
→−３の如くアドレスを進める。そしてハッファメモリ
２又は３にレジスタ１から読出されたテ゛−タが居込ま
れる度にインクリメントされ、最下位ヒ、１−は奇数、
偶数と変化する。Ａ Ｎ Ｄ回路１１はポインタ１２の
動作タイミングとしてライ１−ザイクルｆｇ号２２によ
り端子りからのクロックをポインタ１２に与える。ポイ
ンタ１２の最下位ピントはＮ ＯＴ回路１０、ＮＡＮＤ
ＡＮＤ回路８に送出され、前記の如（ＡＮＤ回路１６か
ら送出されたパルスによりフリップフロップ６のスター
ト時の出力の極性を決定する。即ちポインタ最下位ビッ
トが“ｌ”の時はＮＯＴ回路１０の出力は“０”でＮＡ
ＮＤ回１洛８の出力は“１”となる。又ＮＡＮＤ回ＩＩ
！δ９は前記ＡＮＤ回路１６からのパルスとポインタ■
２の最下位ピノｌ−が“１”の為出力が“０゛となる。
ら読出されたデータを書込む為のアドレスを保持するレ
ジスタで、アドレス八を送出してデータａを書込むと、
インクリメントされアｌルスＡ＋１を送出しデータｂを
書込む。順次前記動作を繰り返しアドレスＡ」−２、八
→−３の如くアドレスを進める。そしてハッファメモリ
２又は３にレジスタ１から読出されたテ゛−タが居込ま
れる度にインクリメントされ、最下位ヒ、１−は奇数、
偶数と変化する。Ａ Ｎ Ｄ回路１１はポインタ１２の
動作タイミングとしてライ１−ザイクルｆｇ号２２によ
り端子りからのクロックをポインタ１２に与える。ポイ
ンタ１２の最下位ピントはＮ ＯＴ回路１０、ＮＡＮＤ
ＡＮＤ回路８に送出され、前記の如（ＡＮＤ回路１６か
ら送出されたパルスによりフリップフロップ６のスター
ト時の出力の極性を決定する。即ちポインタ最下位ビッ
トが“ｌ”の時はＮＯＴ回路１０の出力は“０”でＮＡ
ＮＤ回１洛８の出力は“１”となる。又ＮＡＮＤ回ＩＩ
！δ９は前記ＡＮＤ回路１６からのパルスとポインタ■
２の最下位ピノｌ−が“１”の為出力が“０゛となる。
従ってフリップフロップ６の端子、）が” ］ ”端子
には０”の為フリップフロップ０の出力は” ｌ ”で
あり、ポインタ最下位ピッＩ・が０”ならばその逆でフ
リップフロップ６の出力は０゛となる。以後はフリップ
フロップ６の、Ｊ、に端子共“１”の為、ＡＮＤ回路７
を経て与えられるクロックによりフリップフロップ６の
出力は“０”１”と反転を繰り返す。Ａ Ｎ ＋）回路
７はＯＲ回路５を経て与えられるＡＮＤ回路１６からの
パルスと続いてライ１−イネーブル作成回路４から送出
されるライ１−サイクル信号２２により、前記の如く端
子りからのクロックをフリップフロップ６に供給する。
には０”の為フリップフロップ０の出力は” ｌ ”で
あり、ポインタ最下位ピッＩ・が０”ならばその逆でフ
リップフロップ６の出力は０゛となる。以後はフリップ
フロップ６の、Ｊ、に端子共“１”の為、ＡＮＤ回路７
を経て与えられるクロックによりフリップフロップ６の
出力は“０”１”と反転を繰り返す。Ａ Ｎ ＋）回路
７はＯＲ回路５を経て与えられるＡＮＤ回路１６からの
パルスと続いてライ１−イネーブル作成回路４から送出
されるライ１−サイクル信号２２により、前記の如く端
子りからのクロックをフリップフロップ６に供給する。
ライ１−イネーブル作成回路４はフリップフロップ６か
らの反転信号によりライ１−イネーブル信号２０及び２
１を交互に送出する。この場合ライトイネーブル信号２
０を先に送出するか、ライ１−イネーブル信号２１を先
に送出するかの送出順序ば、バッファメモリ２にデータ
を書込むか、又はバッファメモリ３に１込むかによるが
、これは前記のごとくスタート時のポインタ１２の最下
位ビットの奇数、偶数でフリップフロップ６の出力極性
が決定されるため、該極性によりライトイネーブル作成
回路４が決定する。
らの反転信号によりライ１−イネーブル信号２０及び２
１を交互に送出する。この場合ライトイネーブル信号２
０を先に送出するか、ライ１−イネーブル信号２１を先
に送出するかの送出順序ば、バッファメモリ２にデータ
を書込むか、又はバッファメモリ３に１込むかによるが
、これは前記のごとくスタート時のポインタ１２の最下
位ビットの奇数、偶数でフリップフロップ６の出力極性
が決定されるため、該極性によりライトイネーブル作成
回路４が決定する。
ポインタのアドレス八が偶数で、フリノプフｌ：ｌ ７
プ６の出力が°′０”の時ライ１−イネーブル信号２０
が送出されるとすれば、書込めデータａはバッファメモ
リ２に書込まれ、次のライトイネーブル信冒２１により
データｂはバッファメモリ３に書込まれる。上記動作を
繰り返し、データｃ、ｄ。
プ６の出力が°′０”の時ライ１−イネーブル信号２０
が送出されるとすれば、書込めデータａはバッファメモ
リ２に書込まれ、次のライトイネーブル信冒２１により
データｂはバッファメモリ３に書込まれる。上記動作を
繰り返し、データｃ、ｄ。
ｅと順次バッファメモリ２又は３に交互に書込まれる。
端子Ｃのデータバスレディ信号が立ち下がるとＮＯＴ回
路１７の出力は“１”となり、ＡＮＤ回路１８はライ１
−サイクル信号２２とによりオンとなってフリップフロ
ップ１５をリセットする。
路１７の出力は“１”となり、ＡＮＤ回路１８はライ１
−サイクル信号２２とによりオンとなってフリップフロ
ップ１５をリセットする。
従ってレジスタイネーブル信号２３が“０”となり、ラ
イトイネーブル作成回路４は動作を停止する。従ってラ
イトサイクル信号２２も立ち下がり、フリップフロップ
６及びポインタ１２も停止する。
イトイネーブル作成回路４は動作を停止する。従ってラ
イトサイクル信号２２も立ち下がり、フリップフロップ
６及びポインタ１２も停止する。
例えばデータをｇ迄摺込んだところで端子Ｃのデータバ
スレディ信号が立ち下がると、ポインタ１２はバッファ
メモリ２にデータｇの書込め完了とＪ（にインクリメン
トされて奇数となる。従ってデータｈを官込む時フリッ
プフロップ６の出力は” １″となりバッファメモリ３
からイネーブルとなるようライトイネーブル信号２１が
送出される。
スレディ信号が立ち下がると、ポインタ１２はバッファ
メモリ２にデータｇの書込め完了とＪ（にインクリメン
トされて奇数となる。従ってデータｈを官込む時フリッ
プフロップ６の出力は” １″となりバッファメモリ３
からイネーブルとなるようライトイネーブル信号２１が
送出される。
第４図に示す如くポインタ１２がインクリメントされる
と同時にフリップフロップ６が反転する。
と同時にフリップフロップ６が反転する。
前述したようにポインタ１２の状態が安定する迄にはク
ロックＤの半サイクルを要するが、フリップフロップ６
の状態はただちに安定する。従ってクロックＤの■”■
゛■”・・・で発生ずるフリップフロップ６の反転によ
り、ライトイネーブル信号２０．２１を作成すれば、フ
リップフロップ６の反転とともにライトイネーブル信号
を送出することが可能であり、ポインタ１２の状態が安
定する迄待つ必要はなくなる。
ロックＤの半サイクルを要するが、フリップフロップ６
の状態はただちに安定する。従ってクロックＤの■”■
゛■”・・・で発生ずるフリップフロップ６の反転によ
り、ライトイネーブル信号２０．２１を作成すれば、フ
リップフロップ６の反転とともにライトイネーブル信号
を送出することが可能であり、ポインタ１２の状態が安
定する迄待つ必要はなくなる。
（「）発明の効果
以」二説明した如く、フリップフロップによりライｌ−
イネーブル信号を作成しているため本発明はポインタの
安定する迄の時間を待つ必要が無く、連続してバッファ
メモリにデータを１込むことが可能で、且つバッファメ
モリに摺込む順序もポインタの最下位ビットの奇数、偶
数により決定されるため、順序良く交互に書込むことが
出来る。
イネーブル信号を作成しているため本発明はポインタの
安定する迄の時間を待つ必要が無く、連続してバッファ
メモリにデータを１込むことが可能で、且つバッファメ
モリに摺込む順序もポインタの最下位ビットの奇数、偶
数により決定されるため、順序良く交互に書込むことが
出来る。
第１図、第２図は従来技術を説明するための図、第３図
は本発明の一実施例を示す回路のブロック図、第４図は
第３図の動作を説明するタイムチャートである。 ■はレンスタ、２．３はバッファメモリ、４はライトイ
ネーブル作成回路、６，１５ばフリ・７プフロソプ、１
２はポインタである。 （”Ｉ 。 町 ＋＋Ｊ ｑ 液
は本発明の一実施例を示す回路のブロック図、第４図は
第３図の動作を説明するタイムチャートである。 ■はレンスタ、２．３はバッファメモリ、４はライトイ
ネーブル作成回路、６，１５ばフリ・７プフロソプ、１
２はポインタである。 （”Ｉ 。 町 ＋＋Ｊ ｑ 液
Claims (1)
- ２個のバッファメモリと、これらのバッファメモリに書
込むべきアドレスを指示しこれらのバ・７フアメモリに
書込まれるたびにインクリメントされるポインタと、こ
のポインタがインクリメントされる際に次に現れるこの
ポインタの最下位ビットが奇数か偶数かを判定する手段
と、この判定手段の結果が奇数の時は第１のバッファメ
モリにライトイネーブル信号を送出し偶数の時は第２の
バッファメモリにライトイネーブル信号を送出するライ
トイネーブル作成手段とを備えたことを特徴とするバッ
ファ制御回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16689883A JPS6059433A (ja) | 1983-09-10 | 1983-09-10 | バツフア制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16689883A JPS6059433A (ja) | 1983-09-10 | 1983-09-10 | バツフア制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6059433A true JPS6059433A (ja) | 1985-04-05 |
| JPS6323581B2 JPS6323581B2 (ja) | 1988-05-17 |
Family
ID=15839671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16689883A Granted JPS6059433A (ja) | 1983-09-10 | 1983-09-10 | バツフア制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059433A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62132416A (ja) * | 1985-12-04 | 1987-06-15 | Mitsubishi Electric Corp | デイジタル遅延回路 |
| FR2623349A1 (fr) * | 1987-11-18 | 1989-05-19 | Alcatel Thomson Faisceaux | Dispositif de retard d'au moins un train de donnees binaires a haut debit |
| EP0491370A2 (en) * | 1990-12-17 | 1992-06-24 | Texas Instruments Incorporated | Sequential memory |
| JP2007099129A (ja) * | 2005-10-05 | 2007-04-19 | Tokai Rika Co Ltd | スイッチボディの組付構造 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH035071U (ja) * | 1989-05-24 | 1991-01-18 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916049A (ja) * | 1982-07-19 | 1984-01-27 | Mitsubishi Electric Corp | バツフア回路 |
-
1983
- 1983-09-10 JP JP16689883A patent/JPS6059433A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916049A (ja) * | 1982-07-19 | 1984-01-27 | Mitsubishi Electric Corp | バツフア回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62132416A (ja) * | 1985-12-04 | 1987-06-15 | Mitsubishi Electric Corp | デイジタル遅延回路 |
| FR2623349A1 (fr) * | 1987-11-18 | 1989-05-19 | Alcatel Thomson Faisceaux | Dispositif de retard d'au moins un train de donnees binaires a haut debit |
| EP0491370A2 (en) * | 1990-12-17 | 1992-06-24 | Texas Instruments Incorporated | Sequential memory |
| KR100275183B1 (ko) * | 1990-12-17 | 2000-12-15 | 윌리엄 비. 켐플러 | 순차 메모리 및 데이타 유니트를 순차적으로 기억시키는 방법 |
| JP2007099129A (ja) * | 2005-10-05 | 2007-04-19 | Tokai Rika Co Ltd | スイッチボディの組付構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6323581B2 (ja) | 1988-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3013714B2 (ja) | 半導体記憶装置 | |
| US6968435B2 (en) | Non-volatile semiconductor memory device | |
| JPS5990067A (ja) | 論理回路試験用パタ−ン発生装置 | |
| JPS6059433A (ja) | バツフア制御回路 | |
| KR20050076285A (ko) | 반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에따른 데이터 샘플링 회로 | |
| EP0660328B1 (en) | Method of controlling semiconductor storage circuit | |
| JPH0395793A (ja) | アービター回路 | |
| US6442103B1 (en) | Synchronous SRAM device with late write function | |
| JPS59124075A (ja) | 半導体記憶装置 | |
| JPH11134863A (ja) | 半導体メモリ装置とデータの書き込み方法 | |
| KR20000019161A (ko) | 플래시 메모리의 데이터 리드속도 향상회로 | |
| KR100213225B1 (ko) | 기입 멀티플렉서 | |
| JPS59116979A (ja) | インタフエ−ス回路 | |
| KR100229260B1 (ko) | 디램 제어회로 | |
| JPH0810724B2 (ja) | ゲ−トアレイ及びメモリを有する半導体集積回路装置 | |
| JP3255429B2 (ja) | メモリ・インタフェース回路 | |
| KR950001586B1 (ko) | 64비트-32비트 데이타버스 인터페이스장치 | |
| KR0124131Y1 (ko) | 동적메모리 억세스 제어 회로 | |
| JPH02208896A (ja) | 半導体メモリ回路 | |
| JPH0554666A (ja) | メモリ装置 | |
| JPH0520868A (ja) | メモリアクセス方法 | |
| JPH0614435B2 (ja) | 半導体メモリ | |
| JPH0241058B2 (ja) | ||
| JPH04319597A (ja) | 記憶回路のための初期化設定回路 | |
| JPH0373487A (ja) | 半導体記憶装置 |