JPH10149681A - データ読み出し回路 - Google Patents
データ読み出し回路Info
- Publication number
- JPH10149681A JPH10149681A JP8304528A JP30452896A JPH10149681A JP H10149681 A JPH10149681 A JP H10149681A JP 8304528 A JP8304528 A JP 8304528A JP 30452896 A JP30452896 A JP 30452896A JP H10149681 A JPH10149681 A JP H10149681A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- signal
- read
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】 メモリ回路の１アドレス毎に、いかなるデー
タが書き込まれても、前に出力されたデータに依存する
ことなく、正確かつ効率良く読み出し速度が観測できる
データ読み出し回路を提供する。 【解決手段】 メモリ回路における所定のアドレスから
読み出されたデータをラッチして保持するデータラッチ
回路を有するデータ読み出し回路であって、そのデータ
ラッチ回路のデータを所定信号により反転する手段を有
する。また、メモリ回路における所定のアドレスから読
み出されたデータをラッチして保持するデータラッチ回
路を有するデータ読み出し回路であって、データをラッ
チする前にデータラッチ回路の保持データを反転させる
回路を有する。
タが書き込まれても、前に出力されたデータに依存する
ことなく、正確かつ効率良く読み出し速度が観測できる
データ読み出し回路を提供する。 【解決手段】 メモリ回路における所定のアドレスから
読み出されたデータをラッチして保持するデータラッチ
回路を有するデータ読み出し回路であって、そのデータ
ラッチ回路のデータを所定信号により反転する手段を有
する。また、メモリ回路における所定のアドレスから読
み出されたデータをラッチして保持するデータラッチ回
路を有するデータ読み出し回路であって、データをラッ
チする前にデータラッチ回路の保持データを反転させる
回路を有する。
Description
【０００１】
【発明の属する技術分野】本発明はデータ読み出し回路
に関し、特にデータの読み出し／書き込みのできるスタ
ティックなラッチをメモリセルに使用するランダムアク
セスメモリのデータ読み出し回路に関する。
に関し、特にデータの読み出し／書き込みのできるスタ
ティックなラッチをメモリセルに使用するランダムアク
セスメモリのデータ読み出し回路に関する。
【０００２】
【従来の技術】従来メモリ回路のデータ読み出し回路
は、クロック信号がロー（Ｌｏｗ）の時、ビット線のプ
リチャージを行い、ライトイネーブル（ｗｒｉｔｅ−ｅ
ｎａｂｌｅ）信号をハイ（Ｈｉｇｈ）にセットし、所定
のアドレスをセットする。次にクロック信号がＨｉｇｈ
になるとアドレスの下位ビットによって選択された特定
のワード線がＨｉｇｈとなり、メモリセルのデータがビ
ット線に読み出される。一方、アドレスの上位ビットに
よって複数のコラムの中から１コラムの一対のビット線
が選択される。ワード線がＨｉｇｈになると、ワード線
の信号はセンスアンプを起動させる信号をＨｉｇｈにす
る。そうしてセンスアンプによって増幅された信号が、
データラッチ回路に送られ、ラッチされ、出力バッファ
から外部に出力される。
は、クロック信号がロー（Ｌｏｗ）の時、ビット線のプ
リチャージを行い、ライトイネーブル（ｗｒｉｔｅ−ｅ
ｎａｂｌｅ）信号をハイ（Ｈｉｇｈ）にセットし、所定
のアドレスをセットする。次にクロック信号がＨｉｇｈ
になるとアドレスの下位ビットによって選択された特定
のワード線がＨｉｇｈとなり、メモリセルのデータがビ
ット線に読み出される。一方、アドレスの上位ビットに
よって複数のコラムの中から１コラムの一対のビット線
が選択される。ワード線がＨｉｇｈになると、ワード線
の信号はセンスアンプを起動させる信号をＨｉｇｈにす
る。そうしてセンスアンプによって増幅された信号が、
データラッチ回路に送られ、ラッチされ、出力バッファ
から外部に出力される。
【０００３】
【発明が解決しようとする課題】従来の技術において、
読み出しデータラッチ回路は、書き込み動作あるいは次
のデータがラッチされるまで、データをラッチしている
ことが問題となる。その理由は、アドレスデータが与え
られなければ、センスアンプを起動するワード線もしく
はビット線の遷移が起こらないことにある。即ち、アド
レスデータが与えられる読み出し動作もしくは書き込み
動作があるまで、データラッチ回路にラッチされている
データはラッチされたままの状態でいるため、読み出し
速度を上げて行くと、読み出されるデータが読み出し速
度に追随できなくなり、ラッチされている前のアドレス
のデータが取り込まれてしまう。また、メモリセルのア
クセスタイムをテストする際に、ビット依存性の影響を
排除するため、全ビットに対し同一データを書き込んで
から全アドレスのデータを一気に読み出すということを
した場合（全ビットに対しオール“０”もしくはオール
“１”を書き込んでそれを読み出す）、読み出されるべ
きアドレスの１つ前のアドレスのデータを取り込んでし
まっているにも関わらず、データが同じであるため、あ
たかも正確に読み出されたかのように見えてしまい、正
確に読み出し速度が見れないといった欠点がある。
読み出しデータラッチ回路は、書き込み動作あるいは次
のデータがラッチされるまで、データをラッチしている
ことが問題となる。その理由は、アドレスデータが与え
られなければ、センスアンプを起動するワード線もしく
はビット線の遷移が起こらないことにある。即ち、アド
レスデータが与えられる読み出し動作もしくは書き込み
動作があるまで、データラッチ回路にラッチされている
データはラッチされたままの状態でいるため、読み出し
速度を上げて行くと、読み出されるデータが読み出し速
度に追随できなくなり、ラッチされている前のアドレス
のデータが取り込まれてしまう。また、メモリセルのア
クセスタイムをテストする際に、ビット依存性の影響を
排除するため、全ビットに対し同一データを書き込んで
から全アドレスのデータを一気に読み出すということを
した場合（全ビットに対しオール“０”もしくはオール
“１”を書き込んでそれを読み出す）、読み出されるべ
きアドレスの１つ前のアドレスのデータを取り込んでし
まっているにも関わらず、データが同じであるため、あ
たかも正確に読み出されたかのように見えてしまい、正
確に読み出し速度が見れないといった欠点がある。
【０００４】メモリに全ビット同じ値（０または１）を
書いて、その値を次々と読み出し、連続で読み出し速度
をテストする試験がある。メモリの読み出し速度のテス
トとは、メモリに読み出しアドレスを与えてからラッチ
回路にデータが読み出されてくるまでの時間を言い、ラ
ッチ回路から外部端子を介して外部に出力される時間は
含まれない。ラッチ回路に読み出されたデータはラッチ
回路のタイミング信号で伝送ラインを区切られ、例えば
図４に示すｂ信号のように読み出される。
書いて、その値を次々と読み出し、連続で読み出し速度
をテストする試験がある。メモリの読み出し速度のテス
トとは、メモリに読み出しアドレスを与えてからラッチ
回路にデータが読み出されてくるまでの時間を言い、ラ
ッチ回路から外部端子を介して外部に出力される時間は
含まれない。ラッチ回路に読み出されたデータはラッチ
回路のタイミング信号で伝送ラインを区切られ、例えば
図４に示すｂ信号のように読み出される。
【０００５】読み出し速度のテストの場合、全て同じ値
が書き込まれているので、連続で読み出すと以前の結果
がラッチ回路に残っているので、読み出し速度の判定を
誤る結果となる。それを避けるために、メモリに全ビッ
ト同じ値を書き込まずに、市松模様状に１と０をアドレ
スの昇順に互い違いに書き込んでおけばこのような誤り
は生じない。しかし、全ての０の値のみの読み出し速度
のテストをするためには、市松模様状のパタンであるの
で、偶数アドレスのみ０を書いた場合と、奇数アドレス
のみに０を書いた場合とで２回テストしなければなら
ず、テスト時間が倍になるという問題がある。
が書き込まれているので、連続で読み出すと以前の結果
がラッチ回路に残っているので、読み出し速度の判定を
誤る結果となる。それを避けるために、メモリに全ビッ
ト同じ値を書き込まずに、市松模様状に１と０をアドレ
スの昇順に互い違いに書き込んでおけばこのような誤り
は生じない。しかし、全ての０の値のみの読み出し速度
のテストをするためには、市松模様状のパタンであるの
で、偶数アドレスのみ０を書いた場合と、奇数アドレス
のみに０を書いた場合とで２回テストしなければなら
ず、テスト時間が倍になるという問題がある。
【０００６】本発明の目的は、１アドレス毎にいかなる
データが書き込まれても前に出力されたデータに依存す
ることなく、正確かつ効率良く読み出し速度が観測でき
るデータ読出回路を提供することにある。
データが書き込まれても前に出力されたデータに依存す
ることなく、正確かつ効率良く読み出し速度が観測でき
るデータ読出回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明のデータ読み出し
回路は、メモリ回路における所定のアドレスから読み出
されたデータをラッチして保持するデータラッチ回路を
有するデータ読み出し回路であって、そのデータラッチ
回路のデータを所定信号により反転する手段を有する。
回路は、メモリ回路における所定のアドレスから読み出
されたデータをラッチして保持するデータラッチ回路を
有するデータ読み出し回路であって、そのデータラッチ
回路のデータを所定信号により反転する手段を有する。
【０００８】また、本発明のデータ読み出し回路は、メ
モリ回路における所定のアドレスから読み出されたデー
タをラッチして保持するデータラッチ回路を有するデー
タ読み出し回路であって、データをラッチする前にデー
タラッチ回路の保持データを反転させる回路を有する。
モリ回路における所定のアドレスから読み出されたデー
タをラッチして保持するデータラッチ回路を有するデー
タ読み出し回路であって、データをラッチする前にデー
タラッチ回路の保持データを反転させる回路を有する。
【０００９】更に、前記所定信号は、データラッチ回路
にラッチされているデータを、次にラッチされるべきデ
ータがデータラッチ回路に到達する以前に、反転させ
る。
にラッチされているデータを、次にラッチされるべきデ
ータがデータラッチ回路に到達する以前に、反転させ
る。
【００１０】本発明のデータ読み出し回路は、アドレス
の変化あるいは書き込み動作に関係なく、データラッチ
回路部分だけの単独の動きによって、常にデータバスに
出力されたデータがデータラッチ回路から反転されるた
め、読み出し速度のテスト時に各アドレスのビット依在
性がでないように全ビット同一のデータを書いて読み出
すといった場合に、正確に着目アドレスのアクセスタイ
ムが観測できる。
の変化あるいは書き込み動作に関係なく、データラッチ
回路部分だけの単独の動きによって、常にデータバスに
出力されたデータがデータラッチ回路から反転されるた
め、読み出し速度のテスト時に各アドレスのビット依在
性がでないように全ビット同一のデータを書いて読み出
すといった場合に、正確に着目アドレスのアクセスタイ
ムが観測できる。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１２】図１は本発明の一実施例を示すデータ読み
出し回路の概念を示すブロック図である。図１に示すよ
うに、本実施例のデータ読み出し回路１はメモリセル２
から読み出されたデータをラッチするラッチ回路３と、
プリチャージクロックがＨｉｇｈの期間にラッチ回路３
をリセット状態にするリセット回路４と、リセット回路
４に対し、“０”をリセット状態とするか、“１”をリ
セット状態とするかをラッチされているデータから判断
して知らせるリセット状態選択回路５とを有している。
図２は図１に示すデータ読み出し回路の主要部のタイミ
ングデータを示す図である。
出し回路の概念を示すブロック図である。図１に示すよ
うに、本実施例のデータ読み出し回路１はメモリセル２
から読み出されたデータをラッチするラッチ回路３と、
プリチャージクロックがＨｉｇｈの期間にラッチ回路３
をリセット状態にするリセット回路４と、リセット回路
４に対し、“０”をリセット状態とするか、“１”をリ
セット状態とするかをラッチされているデータから判断
して知らせるリセット状態選択回路５とを有している。
図２は図１に示すデータ読み出し回路の主要部のタイミ
ングデータを示す図である。
【００１３】図１に示すように、まず、アドレスがセッ
トされる。ここでアドレスがセットされる前にビット線
のプリチャージが行われており、リセット回路４はラッ
チ回路３を、ラッチ回路にラッチされているデータを見
てそのデータとは反対のデータたとえば“０”であれば
“１”に、“１”であれば“０”にといった選択をする
リセット状態選択回路５の指示にしたがってリセットす
る。その後、セットされたアドレスから読み出されたデ
ータはすでにリセット状態となっているラッチ回路３に
送られていき、さらに出力バッファより外部ヘ出力され
る。このようにして、アドレスがセットされてからデー
タが外部に出力され、次のアドレスがセットされるまで
の間にラッチ回路３は常にリセット状態になっている。
トされる。ここでアドレスがセットされる前にビット線
のプリチャージが行われており、リセット回路４はラッ
チ回路３を、ラッチ回路にラッチされているデータを見
てそのデータとは反対のデータたとえば“０”であれば
“１”に、“１”であれば“０”にといった選択をする
リセット状態選択回路５の指示にしたがってリセットす
る。その後、セットされたアドレスから読み出されたデ
ータはすでにリセット状態となっているラッチ回路３に
送られていき、さらに出力バッファより外部ヘ出力され
る。このようにして、アドレスがセットされてからデー
タが外部に出力され、次のアドレスがセットされるまで
の間にラッチ回路３は常にリセット状態になっている。
【００１４】次に、本発明の一実施例の具体的な回路
と、タイミングチャートにより、データ読み出し回路の
動作を説明する。図３はメモリセルより得られるアドレ
スデータの１ビットに対する本発明の一実施例を示す回
路図であり、図４は図３の動作を示すタイミングチャー
ト図である。プリチャージクロック（ＰＣ）に同期した
タイミング信号ａにより、ラッチ出力ｂを次段に伝えた
後で、一旦ａ信号でｂ信号線を切り離し、ラッチ回路３
２内のデータを反転保持するようにしている。図１にお
けるリセット状態選択回路５はラッチのインバータゲー
ト１段を表し、リセット回路はｂ信号としてラッチ出力
したｃ信号をＦ／Ｆ回路３１のＤ入力へ与える。このＦ
／Ｆ回路３１の出力Ｑからｃ信号の反転ｄ信号がａ信号
のＨレベルに合わせて出力され、ラッチ回路３２でラッ
チ保持される。そして、ａ信号のＬレベルに合わせて次
のデータがメモリから読み出される。従って同じ値のデ
ータが読み出されても、読みだし期間の間にラッチ回路
３２のデータを反転させておくようにしているので、メ
モリから読み出されたデータによって必ずラッチ回路３
２のデータが反転することとなり、正確な読みだし速度
を判定可能とする。
と、タイミングチャートにより、データ読み出し回路の
動作を説明する。図３はメモリセルより得られるアドレ
スデータの１ビットに対する本発明の一実施例を示す回
路図であり、図４は図３の動作を示すタイミングチャー
ト図である。プリチャージクロック（ＰＣ）に同期した
タイミング信号ａにより、ラッチ出力ｂを次段に伝えた
後で、一旦ａ信号でｂ信号線を切り離し、ラッチ回路３
２内のデータを反転保持するようにしている。図１にお
けるリセット状態選択回路５はラッチのインバータゲー
ト１段を表し、リセット回路はｂ信号としてラッチ出力
したｃ信号をＦ／Ｆ回路３１のＤ入力へ与える。このＦ
／Ｆ回路３１の出力Ｑからｃ信号の反転ｄ信号がａ信号
のＨレベルに合わせて出力され、ラッチ回路３２でラッ
チ保持される。そして、ａ信号のＬレベルに合わせて次
のデータがメモリから読み出される。従って同じ値のデ
ータが読み出されても、読みだし期間の間にラッチ回路
３２のデータを反転させておくようにしているので、メ
モリから読み出されたデータによって必ずラッチ回路３
２のデータが反転することとなり、正確な読みだし速度
を判定可能とする。
【００１５】
【発明の効果】以上の説明により、本発明のデータ読み
出し回路は、メモリ回路において、１アドレス毎にいか
なるデータが書き込まれても前に出力されたデータに依
存することなく、正確かつ効率良く読み出し速度が観測
できる効果がある。
出し回路は、メモリ回路において、１アドレス毎にいか
なるデータが書き込まれても前に出力されたデータに依
存することなく、正確かつ効率良く読み出し速度が観測
できる効果がある。
【００１６】更に、本発明のデータ読み出し回路は、ア
ドレス変化と、読み込み／書き込み動作によらず、常に
ラッチ回路を初期化することにより、読み出し速度を監
視する場合で、特にビット依在性を除外し、純粋なアド
レス依存性のみの影響を観測するために、意図的に全ア
ドレス同一のデータを書き込んでから一斉に読み出すよ
うな場合に、特に効率良く読み出し速度が観測され、従
来技術のように、ラッチ回路からデータを速く出力しよ
うとすればするほど、ラッチ回路に残つてしまっている
データを常に拾うことになり、期待値比較において、あ
たかも正確なデータを常に拾っているかのように見えて
しまうといったことがなくなると言う効果がある。
ドレス変化と、読み込み／書き込み動作によらず、常に
ラッチ回路を初期化することにより、読み出し速度を監
視する場合で、特にビット依在性を除外し、純粋なアド
レス依存性のみの影響を観測するために、意図的に全ア
ドレス同一のデータを書き込んでから一斉に読み出すよ
うな場合に、特に効率良く読み出し速度が観測され、従
来技術のように、ラッチ回路からデータを速く出力しよ
うとすればするほど、ラッチ回路に残つてしまっている
データを常に拾うことになり、期待値比較において、あ
たかも正確なデータを常に拾っているかのように見えて
しまうといったことがなくなると言う効果がある。
【図１】本発明の一実施例を示すデータ読み出し回路の
ブロック図である。
ブロック図である。
【図２】図１に示すデータ読み出し回路の主要部のタイ
ミングデータを示す図である。
ミングデータを示す図である。
【図３】メモリセルより得られるアドレスデータの１ビ
ットに対する本発明の一実施例を示す回路図である。
ットに対する本発明の一実施例を示す回路図である。
【図４】図３の動作を示すタイミングチャート図であ
る。
る。
１ データ読み出し回路 ２ メモリセル ３ ラッチ回路 ４ リセット回路 ５ リセット状態選択回路 ３１ Ｆ／Ｆ回路 ３２ ラッチ回路
Claims (3)
- 【請求項１】 メモリ回路における所定のアドレスから
読み出されたデータをラッチして保持するデータラッチ
回路を有するデータ読み出し回路であって、前記データ
ラッチ回路のデータを所定信号により反転する手段を有
するデータ読み出し回路。 - 【請求項２】 メモリ回路における所定のアドレスから
読み出されたデータをラッチして保持するデータラッチ
回路を有するデータ読み出し回路であって、前記データ
をラッチする前に前記データラッチ回路の保持データを
反転させる回路を有するデータ読み出し回路。 - 【請求項３】 前記所定信号が、 前記データラッチ回路にラッチされているデータを、次
にラッチされるべきデータが前記データラッチ回路に到
達する以前に、反転させる回路を有する請求項１記載の
データ読み出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8304528A JPH10149681A (ja) | 1996-11-15 | 1996-11-15 | データ読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8304528A JPH10149681A (ja) | 1996-11-15 | 1996-11-15 | データ読み出し回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10149681A true JPH10149681A (ja) | 1998-06-02 |
Family
ID=17934103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8304528A Pending JPH10149681A (ja) | 1996-11-15 | 1996-11-15 | データ読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10149681A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611309B1 (ko) | 2005-06-29 | 2006-08-10 | 고려대학교 산학협력단 | 래치 및 이를 구비하는 플립플롭 |
-
1996
- 1996-11-15 JP JP8304528A patent/JPH10149681A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611309B1 (ko) | 2005-06-29 | 2006-08-10 | 고려대학교 산학협력단 | 래치 및 이를 구비하는 플립플롭 |
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