JPS61157026A - フイルド・プログラマブル・ロジツクアレイ - Google Patents
フイルド・プログラマブル・ロジツクアレイInfo
- Publication number
- JPS61157026A JPS61157026A JP59276179A JP27617984A JPS61157026A JP S61157026 A JPS61157026 A JP S61157026A JP 59276179 A JP59276179 A JP 59276179A JP 27617984 A JP27617984 A JP 27617984A JP S61157026 A JPS61157026 A JP S61157026A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- content
- programmable logic
- shift register
- logic array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、所要とする論理内容に変更できる汎用論理回
路と等価なフィルド・プログラマブル・ロジックアレイ
（Ｆｉｅｌｄ ＰｒｏｇｒａｍａｂｌｅＬｏｇｉｃ Ａ
ｒｒａｙ以下、必要に応じてＦＰＬＡと略称して使用す
る）に関する。
路と等価なフィルド・プログラマブル・ロジックアレイ
（Ｆｉｅｌｄ ＰｒｏｇｒａｍａｂｌｅＬｏｇｉｃ Ａ
ｒｒａｙ以下、必要に応じてＦＰＬＡと略称して使用す
る）に関する。
各種の産業分野においてエレクトロニクス化が進んでお
シ、それに伴なって汎用化、開発コストの低減化および
小形化等が非常に重要になってきている。特に、近年、
マイクロコンピュータの進歩に併行してその要求の大部
分が満九されるようになってきたが、その中でも高速化
や多機能化の面では未處１つの感がある。
シ、それに伴なって汎用化、開発コストの低減化および
小形化等が非常に重要になってきている。特に、近年、
マイクロコンピュータの進歩に併行してその要求の大部
分が満九されるようになってきたが、その中でも高速化
や多機能化の面では未處１つの感がある。
ところで、従来、高速化や多機能化を満足させる論理回
路としては、通常ｒ−ドアレイと称するセミカスタムＬ
ＳＩとかＳＳＩ、ＭＳＩ等の個別ＩＣを組合せたものが
使用され、あるいはそれらの中間を補間する回路として
ＦＰＬＡが使用されている。ＦＰＬＡは、内部にｙ−ト
回路や７リツグ・７０ツブ等を複数個設けるとともにそ
れらの入出力部にそれぞれ直列に配線ヒユーズが設けら
れ、これらの配線ヒユーズを適宜選択的に切断して所望
の論理内容を持った論理回路を得るようにしている。従
って、かかる論理回路即ちＩＣが安価に生産できれば、
現在ある数１００種類のＩＣは全てこれに置き換えるこ
とが望ましい。
路としては、通常ｒ−ドアレイと称するセミカスタムＬ
ＳＩとかＳＳＩ、ＭＳＩ等の個別ＩＣを組合せたものが
使用され、あるいはそれらの中間を補間する回路として
ＦＰＬＡが使用されている。ＦＰＬＡは、内部にｙ−ト
回路や７リツグ・７０ツブ等を複数個設けるとともにそ
れらの入出力部にそれぞれ直列に配線ヒユーズが設けら
れ、これらの配線ヒユーズを適宜選択的に切断して所望
の論理内容を持った論理回路を得るようにしている。従
って、かかる論理回路即ちＩＣが安価に生産できれば、
現在ある数１００種類のＩＣは全てこれに置き換えるこ
とが望ましい。
なぜならば、部品の種類が多いことは生産管理上および
製造上からも好ましくないからである。
製造上からも好ましくないからである。
しかし、ＳｔモノリシックＩＣ等によって配線ヒユーズ
パターンを作ることはＩＣ製造の面からみてもその工程
が複雑となシ、また歩留まシが悪く、しかも配線ヒーー
ズを切ってみないと製品の良否が判らないが、そのよう
なことをすると製品でなくなってしまう等検査の面でも
問題がある。
パターンを作ることはＩＣ製造の面からみてもその工程
が複雑となシ、また歩留まシが悪く、しかも配線ヒーー
ズを切ってみないと製品の良否が判らないが、そのよう
なことをすると製品でなくなってしまう等検査の面でも
問題がある。
本発明は以上のような点に着目してなされたもので、配
線ヒユーズを使用せずに外部からオンラインでプログラ
ミングできる汎用性にすぐれたフィルド・プログラマブ
ル・ロジックアレイを提供することにある。
線ヒユーズを使用せずに外部からオンラインでプログラ
ミングできる汎用性にすぐれたフィルド・プログラマブ
ル・ロジックアレイを提供することにある。
本発明は、複数の入力ラインと複数の出力ラインとの各
交叉部分にそれぞれ半導体スイッチング素子を設けると
ともに、外部からシフトレジスタまたはＲＡＭにプログ
ラム内容を書込んで予め定めた対応する半導体スイッチ
ング素子に与えることによシ、プログラマブルに所望の
論理内容を作成するフィルド・プログラマブル・ロジッ
クアレイである。
交叉部分にそれぞれ半導体スイッチング素子を設けると
ともに、外部からシフトレジスタまたはＲＡＭにプログ
ラム内容を書込んで予め定めた対応する半導体スイッチ
ング素子に与えることによシ、プログラマブルに所望の
論理内容を作成するフィルド・プログラマブル・ロジッ
クアレイである。
以下、本発明の一実施例について第１図および第２図を
参照して説明する。第１図は論理回路部の構成を示し、
第２図は論理内容設定部の構成を示す。先ず、論理回路
部は、例えば４つの入力端Ａ−Ｄを有し、各入力端には
それぞれバッファｒ−）２０Ａ〜ＩＯＤが接続され、こ
れらのバッファゲート１０Ａ〜Ｚ（ＪＤからそれぞれ複
数本の入力ラインＩＩＡ、ＩＩＡ’〜１１Ｄ〜１１Ｄ′
が導出されている。この入力ラインＩＩＡ〜１１Ｄには
入力信号がレベル的にそのｉｔ現われ、入力ライン１１
Ａ′〜１１Ｄ′には入力信号がレベル的に反転した信号
が現われるようになっている。さらに、入力ライン１１
Ａ 、 １１ Ａ’〜１１ Ｄ 、 １１ Ｄ’と交
叉する様に複数本の出力ライン１２Ｅ〜１２Ｈが設けら
れ、これらの各出力端にはそれぞれ出力バッファ１３Ｅ
〜１３Ｈが接続されている。Ｅ、Ｆ。
参照して説明する。第１図は論理回路部の構成を示し、
第２図は論理内容設定部の構成を示す。先ず、論理回路
部は、例えば４つの入力端Ａ−Ｄを有し、各入力端には
それぞれバッファｒ−）２０Ａ〜ＩＯＤが接続され、こ
れらのバッファゲート１０Ａ〜Ｚ（ＪＤからそれぞれ複
数本の入力ラインＩＩＡ、ＩＩＡ’〜１１Ｄ〜１１Ｄ′
が導出されている。この入力ラインＩＩＡ〜１１Ｄには
入力信号がレベル的にそのｉｔ現われ、入力ライン１１
Ａ′〜１１Ｄ′には入力信号がレベル的に反転した信号
が現われるようになっている。さらに、入力ライン１１
Ａ 、 １１ Ａ’〜１１ Ｄ 、 １１ Ｄ’と交
叉する様に複数本の出力ライン１２Ｅ〜１２Ｈが設けら
れ、これらの各出力端にはそれぞれ出力バッファ１３Ｅ
〜１３Ｈが接続されている。Ｅ、Ｆ。
Ｇ、Ｈは論理回路部の出力端である。そして、複数の入
力ラインと複数の出力ラインの各交叉部分には第１図の
点線丸イを拡大して示す第２図の様に半導体スイッチン
グ素子１４が設けられている。
力ラインと複数の出力ラインの各交叉部分には第１図の
点線丸イを拡大して示す第２図の様に半導体スイッチン
グ素子１４が設けられている。
前記論理内容設定部は、第２図に示すように前記交叉部
分の点数に等しい例えば３２ビツトのシフトレジスタ２
０を有し、これらのビット出力端は抵抗１５を介して各
交叉部分の半導体スイッチング素子１４．・・・のベー
スに接続されている。このシフトレジスレ２０には第１
図に示す論理回路部の論理内容を定めるプログラム内容
ＰＲＯがクロックＣＬＫによって順次シフトされて格納
されている。
分の点数に等しい例えば３２ビツトのシフトレジスタ２
０を有し、これらのビット出力端は抵抗１５を介して各
交叉部分の半導体スイッチング素子１４．・・・のベー
スに接続されている。このシフトレジスレ２０には第１
図に示す論理回路部の論理内容を定めるプログラム内容
ＰＲＯがクロックＣＬＫによって順次シフトされて格納
されている。
しかして、以上のよりなＦＰＬＡにおいては、入力端Ａ
−Ｄの入力信号の組合せＡＮＤ論理を与えることによシ
、出力端Ｅ−Ｈから論理内容に応じた論理信号を取シ出
すことが可能である。例ラミングされた論理信号を得よ
うとする場合、論理回路部の各交叉部分のうち、黒丸部
分にシフトレジスタ２０の対応ビット出力端からｌ”を
与え、非黒丸部分にシフトレジスタ２０の対応ビット出
力端から０”を与える様に、シフトレジスタ２０の内部
にプログラム内容ＰＲＯを格納して出力すれば、以上の
ような所望の論理内容を作成することができる。
−Ｄの入力信号の組合せＡＮＤ論理を与えることによシ
、出力端Ｅ−Ｈから論理内容に応じた論理信号を取シ出
すことが可能である。例ラミングされた論理信号を得よ
うとする場合、論理回路部の各交叉部分のうち、黒丸部
分にシフトレジスタ２０の対応ビット出力端からｌ”を
与え、非黒丸部分にシフトレジスタ２０の対応ビット出
力端から０”を与える様に、シフトレジスタ２０の内部
にプログラム内容ＰＲＯを格納して出力すれば、以上の
ような所望の論理内容を作成することができる。
従って、以上のような構成によれば、従来のＦＰＬＡに
比べてシフトレジスタ分だけ素子数が増加する様に考え
られるが、近年、素子の実装密度が急速に改善されてい
るため、その点は問題にならない。しかも、上記実施例
のような構成とすれば、通常のｌＣｆ１造技術により簡
単に製造し得、かつ従来の配線ヒユーズに比べてローコ
ストで信頼性が高い。また、従来の配線ヒユーズ方式は
一回の書込みしか出来ないが、本実施例の方式は適宜に
何回も論理内容を変更してプログラマブルに使用できる
。また、論理回路部をチェックする場合にはチェック専
用のプログラム内容ＰＲＯを与えればよい。さらに、従
来のものは配線ヒーーズを選択的に焼き切る装置が必要
であったが、それを不要にできる。
比べてシフトレジスタ分だけ素子数が増加する様に考え
られるが、近年、素子の実装密度が急速に改善されてい
るため、その点は問題にならない。しかも、上記実施例
のような構成とすれば、通常のｌＣｆ１造技術により簡
単に製造し得、かつ従来の配線ヒユーズに比べてローコ
ストで信頼性が高い。また、従来の配線ヒユーズ方式は
一回の書込みしか出来ないが、本実施例の方式は適宜に
何回も論理内容を変更してプログラマブルに使用できる
。また、論理回路部をチェックする場合にはチェック専
用のプログラム内容ＰＲＯを与えればよい。さらに、従
来のものは配線ヒーーズを選択的に焼き切る装置が必要
であったが、それを不要にできる。
なお、本発明は上記実施例に限定されるものではない。
例えばシフトレジスタ２０の代シにＲＡＭを用いてもよ
い。これはマイクロコンピュータを用いたコントローラ
などではアドレスバス、データバスを必要とするが、Ｃ
ＰＵからこれらのバスに接続されているＲＡＭにプログ
ラム内容を格納しておき、必要なときに読出して論理回
路部に与えればよい。また、シフトレジスタ２０の入力
信号の本数を少なくする場合、第３図に示すように信号
の入力線を兼用してもよい。
い。これはマイクロコンピュータを用いたコントローラ
などではアドレスバス、データバスを必要とするが、Ｃ
ＰＵからこれらのバスに接続されているＲＡＭにプログ
ラム内容を格納しておき、必要なときに読出して論理回
路部に与えればよい。また、シフトレジスタ２０の入力
信号の本数を少なくする場合、第３図に示すように信号
の入力線を兼用してもよい。
即ち、シフトレジスタ２０にゾログラム内容を格納する
とき、端子２１をハイレベルに設定した状態で入力線Ａ
側からクロ、りを、入力線Ｂ側からプログラム内容を入
力すればよい。２２゜２３は駒回路である。また、複数
のＦＰＬＡが使用されておシかつこれらのＦＰＬＡのプ
ログラム内容をチェ、りしたいとき、第４図のようにシ
フトレジスタ２０．・・・を従属接続し、クロ、り端子
にクロッ゛りＣＬＫを与えて出力端側でみれば、全ての
シフトレジスタ２０．・・・の内容をアドレス回路なし
により正常か否かをチェ、りできる。なお、クロ、りＣ
ＬＫを２回シするように供給すれば、元のプログラム内
容を再度各シフトレジスタ２０．・・・に格納すること
ができる。さらに、第５図に示すように、シフトレジス
タ２０の内容ヲラッチ回路２５に移し、シフトレジスタ
２０の内容が正しいか否かを外部からチェックすること
もできる。これによ〕、ＦＰＬＡの故障や電源の瞬停後
のチェックができる。また、シフトレジスタ２０のみを
低消費電力回路で構成し、電池またはコンデンサによっ
てバックアップさせる構成としてもよい。その他、本発
明はその要旨を逸脱しない範囲で種々変形して実施でき
る。
とき、端子２１をハイレベルに設定した状態で入力線Ａ
側からクロ、りを、入力線Ｂ側からプログラム内容を入
力すればよい。２２゜２３は駒回路である。また、複数
のＦＰＬＡが使用されておシかつこれらのＦＰＬＡのプ
ログラム内容をチェ、りしたいとき、第４図のようにシ
フトレジスタ２０．・・・を従属接続し、クロ、り端子
にクロッ゛りＣＬＫを与えて出力端側でみれば、全ての
シフトレジスタ２０．・・・の内容をアドレス回路なし
により正常か否かをチェ、りできる。なお、クロ、りＣ
ＬＫを２回シするように供給すれば、元のプログラム内
容を再度各シフトレジスタ２０．・・・に格納すること
ができる。さらに、第５図に示すように、シフトレジス
タ２０の内容ヲラッチ回路２５に移し、シフトレジスタ
２０の内容が正しいか否かを外部からチェックすること
もできる。これによ〕、ＦＰＬＡの故障や電源の瞬停後
のチェックができる。また、シフトレジスタ２０のみを
低消費電力回路で構成し、電池またはコンデンサによっ
てバックアップさせる構成としてもよい。その他、本発
明はその要旨を逸脱しない範囲で種々変形して実施でき
る。
〔発明の効果〕
以上詳記したように本発明によれば、通常の半導体製造
技術によシ簡単に作れるために低コスト化が図れ、また
必要に応じて所望の論理内容に変更でき、その論理内容
のチェックも容易である汎用性にすぐれたフィルド・プ
ログラマブル・ロジックアレイを提供できる。
技術によシ簡単に作れるために低コスト化が図れ、また
必要に応じて所望の論理内容に変更でき、その論理内容
のチェックも容易である汎用性にすぐれたフィルド・プ
ログラマブル・ロジックアレイを提供できる。
第１図および第２図は本発明に係るフィルド・プログラ
マブル・ロジックアレイの一実施例を説明するだめのも
ので、第１図は論理回路部の構成図、第２図は論理内容
設定部を説明する図、第３図はプログラム内容の書込み
手゛段を説明する構成図、第４図および第５図はそれぞ
れプログラム内容をチェックするための具体的構成図で
ある。 １０Ａ〜ＩＯＤ・・・バッファダート、ＩＩＡ。 １１八′〜１１Ｄ、１１Ｄ’・・・入力ライン、１２Ｅ
〜１２Ｈ・・・出力ライン、１４・・・半導体スイッチ
ング素子、２０・・・シフトレジスタ、２５・・・ラッ
チ回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第４図 第５図 ＣＬに
マブル・ロジックアレイの一実施例を説明するだめのも
ので、第１図は論理回路部の構成図、第２図は論理内容
設定部を説明する図、第３図はプログラム内容の書込み
手゛段を説明する構成図、第４図および第５図はそれぞ
れプログラム内容をチェックするための具体的構成図で
ある。 １０Ａ〜ＩＯＤ・・・バッファダート、ＩＩＡ。 １１八′〜１１Ｄ、１１Ｄ’・・・入力ライン、１２Ｅ
〜１２Ｈ・・・出力ライン、１４・・・半導体スイッチ
ング素子、２０・・・シフトレジスタ、２５・・・ラッ
チ回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第４図 第５図 ＣＬに
Claims (4)
- （１）複数の入力ラインと複数の出力ラインの各交叉部
分に半導体スイッチング素子が設けられた論理回路部と
、外部からプログラム内容が書込まれ、この書込まれた
プログラム内容を出力して前記半導体スイッチング素子
に与えて前記論理回路部の論理内容を定める論理内容設
定部とを備えたことを特徴とするフィルド・プログラマ
ブル・ロジックアレイ。 - （２）論理内容設定部は、シフトレジスタおよびＲＡＭ
の何れか１つを用いたものである特許請求の範囲第（１
）項記載のフィルド・プログラマブル・ロジックアレイ
。 - （３）プログラム内容の書込み手段は、前記複数の入力
ラインの必要なラインを兼用して書込むものである特許
請求の範囲第（１）項記載のフィルド・プログラマブル
・ロジックアレイ。 - （４）論理内容設定部は、プログラム内容書込み端子お
よびプログラム内容出力端子とを有し、プログラム内容
のフィードバックチェックを可能にした特許請求の範囲
第（１）項記載のフィルド・プログラマブル・ロジック
アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276179A JPS61157026A (ja) | 1984-12-28 | 1984-12-28 | フイルド・プログラマブル・ロジツクアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276179A JPS61157026A (ja) | 1984-12-28 | 1984-12-28 | フイルド・プログラマブル・ロジツクアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61157026A true JPS61157026A (ja) | 1986-07-16 |
Family
ID=17565813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276179A Pending JPS61157026A (ja) | 1984-12-28 | 1984-12-28 | フイルド・プログラマブル・ロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61157026A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136416A (ja) * | 1987-11-20 | 1989-05-29 | Mitsubishi Electric Corp | プログラマブル・ロジック・アレイ |
-
1984
- 1984-12-28 JP JP59276179A patent/JPS61157026A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136416A (ja) * | 1987-11-20 | 1989-05-29 | Mitsubishi Electric Corp | プログラマブル・ロジック・アレイ |
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